JPH088277B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH088277B2 JPH088277B2 JP5021933A JP2193393A JPH088277B2 JP H088277 B2 JPH088277 B2 JP H088277B2 JP 5021933 A JP5021933 A JP 5021933A JP 2193393 A JP2193393 A JP 2193393A JP H088277 B2 JPH088277 B2 JP H088277B2
- Authority
- JP
- Japan
- Prior art keywords
- bonding pad
- wiring
- film
- thickness
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にボンディングパッドの構造に関する。
にボンディングパッドの構造に関する。
【０００２】
【従来の技術】ＬＳＩチップ上には、チップ上の端子と
パッケージのリードとの間をボンディングワイヤで接続
するために、ボンディングパッドが設けられている。図
８は、従来の半導体装置におけるボンディングパッドの
製造工程を説明するための断面図と平面図である。最上
層配線を形成するに先立って、通常の方法により下地工
程および下層配線層（例えば、３層配線の半導体装置の
場合であれば、２層の配線層まで）形成工程が実行され
る。
パッケージのリードとの間をボンディングワイヤで接続
するために、ボンディングパッドが設けられている。図
８は、従来の半導体装置におけるボンディングパッドの
製造工程を説明するための断面図と平面図である。最上
層配線を形成するに先立って、通常の方法により下地工
程および下層配線層（例えば、３層配線の半導体装置の
場合であれば、２層の配線層まで）形成工程が実行され
る。
【０００３】その後、さらに最上層配線と下層とを絶縁
するための層間絶縁膜１を形成し、層間絶縁膜１に下層
配線と上層配線とを接続するためのビアホールを形成す
る。続いて、最上層配線を形成するための金属膜をスパ
ッタ法により堆積する。その後、フォトリソグラフィ技
法により金属膜上に選択的にフォトレジスト５ｇを設
け、これをマスクにリアクティブイオンエッチング（Ｒ
ＩＥ）法により金属膜をパターニングして、最上層配線
２とボンディングパッド３とを形成する［図８の
（ａ）］。
するための層間絶縁膜１を形成し、層間絶縁膜１に下層
配線と上層配線とを接続するためのビアホールを形成す
る。続いて、最上層配線を形成するための金属膜をスパ
ッタ法により堆積する。その後、フォトリソグラフィ技
法により金属膜上に選択的にフォトレジスト５ｇを設
け、これをマスクにリアクティブイオンエッチング（Ｒ
ＩＥ）法により金属膜をパターニングして、最上層配線
２とボンディングパッド３とを形成する［図８の
（ａ）］。
【０００４】次に、化学気相成長（ＣＶＤ）法により全
面にＳｉ3 Ｎ4 を堆積してカバー絶縁膜４を形成し、そ
の後、図示されていないフォトレジストをマスクにボン
ディングパッド上のＳｉ3 Ｎ4 膜をＲＩＥ法により除去
して、カバー絶縁膜４にカバー開口部４ａを形成する
［図８の（ｂ）、（ｃ）］。
面にＳｉ3 Ｎ4 を堆積してカバー絶縁膜４を形成し、そ
の後、図示されていないフォトレジストをマスクにボン
ディングパッド上のＳｉ3 Ｎ4 膜をＲＩＥ法により除去
して、カバー絶縁膜４にカバー開口部４ａを形成する
［図８の（ｂ）、（ｃ）］。
【０００５】
【発明が解決しようとする課題】半導体集積回路装置に
おいて、配線層の厚さは回路動作に必要な電流と品質保
障上配線材料が許容する電流密度により決定される。と
ころで、メーンフレームやＬＳＩテスタ、計測器等の高
速動作を要求される電子機器の実現に不可欠なＥＣＬ−
ＲＡＭ、ＥＣＬ−ゲートアレイ等の超高速ＬＳＩでは、
その高速動作のために大電流が要求され、２μｍ以下の
薄い配線では電位降下が問題となるため、電源線を構成
する最上層配線では２μｍを超える厚い配線が用いられ
ている。而して、従来例ではボンディングパッドは、最
上層配線の末端を大面積の島領域とすることにより形成
していたため、この場合ボンディングパッドの厚さは最
上層配線と等しい２μｍ以上となる。ところが、配線お
よびボンディングパッドの材料としてアルミニウムを用
いた場合、ボンディングパッドの膜厚が厚いとワイヤボ
ンディングを行うときにボンディングパッドの表面部分
が削られて、図９の（ａ）、（ｂ）に示されるように、
ウイスカ状のアルミニウムの屑７（以下、アルミ屑７と
いう）が発生し、これが不良発生の原因を与えていた。
おいて、配線層の厚さは回路動作に必要な電流と品質保
障上配線材料が許容する電流密度により決定される。と
ころで、メーンフレームやＬＳＩテスタ、計測器等の高
速動作を要求される電子機器の実現に不可欠なＥＣＬ−
ＲＡＭ、ＥＣＬ−ゲートアレイ等の超高速ＬＳＩでは、
その高速動作のために大電流が要求され、２μｍ以下の
薄い配線では電位降下が問題となるため、電源線を構成
する最上層配線では２μｍを超える厚い配線が用いられ
ている。而して、従来例ではボンディングパッドは、最
上層配線の末端を大面積の島領域とすることにより形成
していたため、この場合ボンディングパッドの厚さは最
上層配線と等しい２μｍ以上となる。ところが、配線お
よびボンディングパッドの材料としてアルミニウムを用
いた場合、ボンディングパッドの膜厚が厚いとワイヤボ
ンディングを行うときにボンディングパッドの表面部分
が削られて、図９の（ａ）、（ｂ）に示されるように、
ウイスカ状のアルミニウムの屑７（以下、アルミ屑７と
いう）が発生し、これが不良発生の原因を与えていた。
【０００６】本発明者等は、不良解析の過程において、
アルミ屑による不良率がボンディングパッドの膜厚と密
接な関係を持つことを見いだした。すなわち、図１０の
グラフに示されるように、ボンディングパッドの膜厚の
増加に伴いアルミ屑に起因する不良率が増加するのであ
る。ここで注目すべきことはボンディングパッドの膜厚
が２．０μｍを超えると急激に不良率が増加することで
あり、１．８μｍ以下では不良率がなだらかに減少する
ことである。
アルミ屑による不良率がボンディングパッドの膜厚と密
接な関係を持つことを見いだした。すなわち、図１０の
グラフに示されるように、ボンディングパッドの膜厚の
増加に伴いアルミ屑に起因する不良率が増加するのであ
る。ここで注目すべきことはボンディングパッドの膜厚
が２．０μｍを超えると急激に不良率が増加することで
あり、１．８μｍ以下では不良率がなだらかに減少する
ことである。
【０００７】
【課題を解決するための手段】本発明の半導体装置で
は、最上層配線が２μｍ以上の膜厚の金属膜により形成
され、これと接続されたボンディングパッドの全体もし
くは主要部の膜厚が、１．８μｍ以下になされ、かつ、
最上層配線層において形成されたヒューズの主要部の膜
厚がボンディングパッドの主要部の膜厚とほぼ等しくな
されている。
は、最上層配線が２μｍ以上の膜厚の金属膜により形成
され、これと接続されたボンディングパッドの全体もし
くは主要部の膜厚が、１．８μｍ以下になされ、かつ、
最上層配線層において形成されたヒューズの主要部の膜
厚がボンディングパッドの主要部の膜厚とほぼ等しくな
されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す断面図であり、図１の（ｂ）はその平面図である。
本実施例では、層間絶縁膜１上に配置される最上層配線
２は、故意に添加された不純物を有しないアルミニウム
（いわゆるピュアアルミ）を用いた膜厚２．４μｍの金
属膜により形成され、一方、ボンディングパッド３はそ
の全体が１．３μｍの厚さになされている。半導体装置
の表面はカバー絶縁膜４により覆われるが、ボンディン
グパッド３の一部の表面は、カバー絶縁膜４に形成され
たカバー開口部４ａにより露出している。図１の（ｃ）
は、本実施例のボンディングパッドにワイヤ６をボンデ
ィングした状態を示す断面図である。同図に示されるよ
うに、ボンディングパッドの膜厚が１．３μｍと薄いた
め、パッドが軟らかいピュアアルミによって形成されて
いてもアルミ屑が発生することはない。
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す断面図であり、図１の（ｂ）はその平面図である。
本実施例では、層間絶縁膜１上に配置される最上層配線
２は、故意に添加された不純物を有しないアルミニウム
（いわゆるピュアアルミ）を用いた膜厚２．４μｍの金
属膜により形成され、一方、ボンディングパッド３はそ
の全体が１．３μｍの厚さになされている。半導体装置
の表面はカバー絶縁膜４により覆われるが、ボンディン
グパッド３の一部の表面は、カバー絶縁膜４に形成され
たカバー開口部４ａにより露出している。図１の（ｃ）
は、本実施例のボンディングパッドにワイヤ６をボンデ
ィングした状態を示す断面図である。同図に示されるよ
うに、ボンディングパッドの膜厚が１．３μｍと薄いた
め、パッドが軟らかいピュアアルミによって形成されて
いてもアルミ屑が発生することはない。
【０００９】図２の（ａ）は、本発明の第２の実施例を
示す断面図であり、図２の（ｂ）はその平面図である。
本実施例では、ボンディングパッド３のうち、カバー絶
縁膜４に形成されたカバー開口部４ａから露出している
部分だけが１．３μｍと薄くなされている（他の部分の
膜厚は２．４μｍ）。本実施例でも先の実施例の場合と
同様の効果を奏することができる。
示す断面図であり、図２の（ｂ）はその平面図である。
本実施例では、ボンディングパッド３のうち、カバー絶
縁膜４に形成されたカバー開口部４ａから露出している
部分だけが１．３μｍと薄くなされている（他の部分の
膜厚は２．４μｍ）。本実施例でも先の実施例の場合と
同様の効果を奏することができる。
【００１０】図３は、本発明の第１の実施例（図１の実
施例）の第１の製造方法を説明するための工程断面図で
ある。下地工程および下層配線形成工程の終了した半導
体基板にたいし、さらに上層配線と下層配線とを絶縁す
るための層間絶縁膜１を形成し、必要に応じて層間絶縁
膜１に上層配線と下層配線とを接続するためのビアホー
ルを形成した後、最上層配線およびボンディングパッド
を形成するためのアルミニウム膜をスパッタ法により膜
厚２．４μｍに堆積した。続いて、フォトリソグラフィ
法によりフォトレジスト５ａを形成しこれをマスクにＲ
ＩＥ法によりアルミニウム膜をパターニングして最上層
配線２とボンディングパッド３を形成した［図３の
（ａ）］。
施例）の第１の製造方法を説明するための工程断面図で
ある。下地工程および下層配線形成工程の終了した半導
体基板にたいし、さらに上層配線と下層配線とを絶縁す
るための層間絶縁膜１を形成し、必要に応じて層間絶縁
膜１に上層配線と下層配線とを接続するためのビアホー
ルを形成した後、最上層配線およびボンディングパッド
を形成するためのアルミニウム膜をスパッタ法により膜
厚２．４μｍに堆積した。続いて、フォトリソグラフィ
法によりフォトレジスト５ａを形成しこれをマスクにＲ
ＩＥ法によりアルミニウム膜をパターニングして最上層
配線２とボンディングパッド３を形成した［図３の
（ａ）］。
【００１１】その後、フォトレジスト５ａを除去し、新
たにボンディングパッド３上に開口を有するフォトレジ
スト５ｂを設け、これをマスクにＲＩＥ法によりボンデ
ィングパッドの上面を１．１μｍ程度エッチングしてそ
の膜厚を１．３μｍとした［図３の（ｂ）］。続いて、
プラズマＣＶＤ法により全面にＳｉ3 Ｎ4 を堆積してカ
バー絶縁膜４を形成し、ボンディングパッド上の窒化膜
をＲＩＥ法により除去してカバー絶縁膜４にカバー開口
部４ａを形成した［図３の（ｃ）］。
たにボンディングパッド３上に開口を有するフォトレジ
スト５ｂを設け、これをマスクにＲＩＥ法によりボンデ
ィングパッドの上面を１．１μｍ程度エッチングしてそ
の膜厚を１．３μｍとした［図３の（ｂ）］。続いて、
プラズマＣＶＤ法により全面にＳｉ3 Ｎ4 を堆積してカ
バー絶縁膜４を形成し、ボンディングパッド上の窒化膜
をＲＩＥ法により除去してカバー絶縁膜４にカバー開口
部４ａを形成した［図３の（ｃ）］。
【００１２】図４は、本発明の第１の実施例の第２の製
造方法を説明するための工程断面図である。図３の場合
と同様に、層間絶縁膜１上に膜厚２．４μｍのアルミニ
ウム膜２ａを堆積し、続いて、アルミニウム膜２ａのボ
ンディングパッド形成予定領域上に開口を有するフォト
レジスト５ｃを形成する。フォトレジスト５ｃをマスク
にＲＩＥ法によりアルミニウム膜２ａの表面をエッチン
グしてその膜厚を１．３μｍとする［図４の（ａ）］。
フォトレジスト５ｃを除去した後、新たに設けたフォト
レジスト５ｄをマスクにアルミニウム膜２ａを選択的に
エッチング除去して最上層配線２とボンディングパッド
３とを形成する［図４の（ｂ）］。続いて、全面を被覆
するカバー絶縁膜４を形成しボンディングパッド上のカ
バー絶縁膜を選択的に除去してカバー開口部４ａを形成
する［図４の（ｃ）］。
造方法を説明するための工程断面図である。図３の場合
と同様に、層間絶縁膜１上に膜厚２．４μｍのアルミニ
ウム膜２ａを堆積し、続いて、アルミニウム膜２ａのボ
ンディングパッド形成予定領域上に開口を有するフォト
レジスト５ｃを形成する。フォトレジスト５ｃをマスク
にＲＩＥ法によりアルミニウム膜２ａの表面をエッチン
グしてその膜厚を１．３μｍとする［図４の（ａ）］。
フォトレジスト５ｃを除去した後、新たに設けたフォト
レジスト５ｄをマスクにアルミニウム膜２ａを選択的に
エッチング除去して最上層配線２とボンディングパッド
３とを形成する［図４の（ｂ）］。続いて、全面を被覆
するカバー絶縁膜４を形成しボンディングパッド上のカ
バー絶縁膜を選択的に除去してカバー開口部４ａを形成
する［図４の（ｃ）］。
【００１３】図３、図４に示した製造方法では、ボンデ
ィングパッド部分の厚さを選択的に減じるためのフォト
リソグラフィ工程（マスク形成工程）とエッチング工程
とを必要とするが、リダンダンシ用のヒューズを最上層
配線層で形成する半導体装置では、ヒューズの溶断を容
易にするために最上層配線の一部（ヒューズ）の膜厚を
減じる工程が必要となるため、この工程においてボンデ
ィングパッドの膜厚を減じるようにすれば、特に新たな
工程を追加することなく、本発明の半導体装置を実現す
ることができる。
ィングパッド部分の厚さを選択的に減じるためのフォト
リソグラフィ工程（マスク形成工程）とエッチング工程
とを必要とするが、リダンダンシ用のヒューズを最上層
配線層で形成する半導体装置では、ヒューズの溶断を容
易にするために最上層配線の一部（ヒューズ）の膜厚を
減じる工程が必要となるため、この工程においてボンデ
ィングパッドの膜厚を減じるようにすれば、特に新たな
工程を追加することなく、本発明の半導体装置を実現す
ることができる。
【００１４】図５は、本発明の第２の実施例（図２の実
施例）の製造方法を説明するための工程断面図である。
この例でも、層間絶縁膜１上に膜厚２．４μｍのアルミ
ニウム膜を堆積し、これをパターニングして最上層配線
２とボンディングパッド３とを形成する。続いて、全面
をＳｉ3 Ｎ4 からなるカバー絶縁膜４で被覆し、ボンデ
ィングパッド上に開口を有するフォトレジスト５ｅを設
け、これをマスクにＲＩＥ法によりカバー絶縁膜４をエ
ッチングしてカバー開口部４ａを形成する［図５の
（ａ）］。
施例）の製造方法を説明するための工程断面図である。
この例でも、層間絶縁膜１上に膜厚２．４μｍのアルミ
ニウム膜を堆積し、これをパターニングして最上層配線
２とボンディングパッド３とを形成する。続いて、全面
をＳｉ3 Ｎ4 からなるカバー絶縁膜４で被覆し、ボンデ
ィングパッド上に開口を有するフォトレジスト５ｅを設
け、これをマスクにＲＩＥ法によりカバー絶縁膜４をエ
ッチングしてカバー開口部４ａを形成する［図５の
（ａ）］。
【００１５】この状態でさらにＲＩＥ法のエッチングに
よりボンディングパッド部の膜厚を１．３μｍに減じ
［図５の（ｂ）］、続いて、フォトレジスト５ｅを除去
する［図５の（ｃ）］。最上層配線層に膜厚削減を必要
とするリダンダンシ用ヒューズを有しない一般の半導体
装置においては、先の図３、図４に示した製造方法では
新たなフォトリソグラフィ工程とエッチング工程とが必
要となるが、図５に示す製造方法によれば、新たなリソ
グラフィ工程を追加することなく、単にカバー絶縁膜の
エッチングに続けてアルミニウム膜のエッチングを行う
だけで本発明の半導体装置の構造を実現することができ
る。
よりボンディングパッド部の膜厚を１．３μｍに減じ
［図５の（ｂ）］、続いて、フォトレジスト５ｅを除去
する［図５の（ｃ）］。最上層配線層に膜厚削減を必要
とするリダンダンシ用ヒューズを有しない一般の半導体
装置においては、先の図３、図４に示した製造方法では
新たなフォトリソグラフィ工程とエッチング工程とが必
要となるが、図５に示す製造方法によれば、新たなリソ
グラフィ工程を追加することなく、単にカバー絶縁膜の
エッチングに続けてアルミニウム膜のエッチングを行う
だけで本発明の半導体装置の構造を実現することができ
る。
【００１６】図６の（ａ）〜（ｃ）は、本発明の第３の
実施例の製造工程を説明するための工程断面図である。
この例でも、層間絶縁膜１上に膜厚２．４μｍのアルミ
ニウム膜を堆積し、これをパターニングして最上層配線
２とボンディングパッド３とを形成する。続いて、全面
をＳｉ3 Ｎ4 からなるカバー絶縁膜４で被覆し、その上
にボンディングパッド上に開口を有するフォトレジスト
５ｆを形成し、これをマスクにＲＩＥ法によりカバー絶
縁膜４をエッチングしてカバー開口部４ａを形成する
［図６の（ａ）］。
実施例の製造工程を説明するための工程断面図である。
この例でも、層間絶縁膜１上に膜厚２．４μｍのアルミ
ニウム膜を堆積し、これをパターニングして最上層配線
２とボンディングパッド３とを形成する。続いて、全面
をＳｉ3 Ｎ4 からなるカバー絶縁膜４で被覆し、その上
にボンディングパッド上に開口を有するフォトレジスト
５ｆを形成し、これをマスクにＲＩＥ法によりカバー絶
縁膜４をエッチングしてカバー開口部４ａを形成する
［図６の（ａ）］。
【００１７】次に、フォトレジスト５ｆを除去し［図６
の（ｂ）］、続いて、カバー絶縁膜４をマスクとして４
０℃乃至６０℃に熱した燐酸によりボンディングパッド
部を約１．１μｍエッチングする［図６の（ｃ）］。こ
の製造方法でも新たなフォトリソグラフィ工程を追加す
ることなく本発明による半導体装置を実現することがで
きる。
の（ｂ）］、続いて、カバー絶縁膜４をマスクとして４
０℃乃至６０℃に熱した燐酸によりボンディングパッド
部を約１．１μｍエッチングする［図６の（ｃ）］。こ
の製造方法でも新たなフォトリソグラフィ工程を追加す
ることなく本発明による半導体装置を実現することがで
きる。
【００１８】図７の（ａ）乃至（ｅ）は、本発明による
半導体装置のボンディングパッドの斜視図であり、図７
の（ｆ）は、従来例のボンディングパッドの斜視図であ
る。図７の（ａ）は、本発明の第１の実施例（図１の実
施例）の、また図７の（ｂ）は、本発明の第２の実施例
（図２の実施例）のボンディングパッドを示している。
図７の（ｃ）、（ｄ）は、図７の（ａ）の例を改変して
ボンディングパッドの一部のみを薄くした例を示してお
り、図７の（ｅ）は、ボンディングパッドおよびそれに
続く配線部の一部を薄くした例を示している。
半導体装置のボンディングパッドの斜視図であり、図７
の（ｆ）は、従来例のボンディングパッドの斜視図であ
る。図７の（ａ）は、本発明の第１の実施例（図１の実
施例）の、また図７の（ｂ）は、本発明の第２の実施例
（図２の実施例）のボンディングパッドを示している。
図７の（ｃ）、（ｄ）は、図７の（ａ）の例を改変して
ボンディングパッドの一部のみを薄くした例を示してお
り、図７の（ｅ）は、ボンディングパッドおよびそれに
続く配線部の一部を薄くした例を示している。
【００１９】上記各実施例では、配線の膜厚を２．４μ
ｍ、ボンディングパッドの膜厚を１．３μｍとしたが、
本発明はこれに限定されるものではなく、特許請求の範
囲に記載された範囲内においてこれ以外の値を採用する
ことができる。またカバー絶縁膜の形成方法やその材質
についても他のものに変更しうる。さらに各エッチング
工程におけるエッチャントやエッチング方法についても
他の通常用いられている手段で代替しうる。なお、本発
明における最上層配線とは、多層配線の最上層に限定さ
れるものではなく、一層配線の一層目の配線をも含むも
のである。
ｍ、ボンディングパッドの膜厚を１．３μｍとしたが、
本発明はこれに限定されるものではなく、特許請求の範
囲に記載された範囲内においてこれ以外の値を採用する
ことができる。またカバー絶縁膜の形成方法やその材質
についても他のものに変更しうる。さらに各エッチング
工程におけるエッチャントやエッチング方法についても
他の通常用いられている手段で代替しうる。なお、本発
明における最上層配線とは、多層配線の最上層に限定さ
れるものではなく、一層配線の一層目の配線をも含むも
のである。
【００２０】
【発明の効果】以上説明したように、本発明は、２μｍ
を超える厚い最上層配線を用いる半導体装置において、
最上層配線と同一層の金属膜で形成されるボンディング
パッドの膜厚を１．８μｍ以下とし、この配線層におい
て形成されるヒューズの膜厚をボンディングパッドのそ
れとほぼ等しくしたものであるので、本発明によれば、
最上層配線に回路動作に必要な十分の電流容量を確保し
つつ、かつ、特別の工程を付加することなく、ワイヤボ
ンディング時におけるアルミ屑の発生を抑止することが
できる。従って、本発明によれば、高速動作が可能な半
導体装置を工程数を増加させることなく高歩留りで製造
することが可能になる。
を超える厚い最上層配線を用いる半導体装置において、
最上層配線と同一層の金属膜で形成されるボンディング
パッドの膜厚を１．８μｍ以下とし、この配線層におい
て形成されるヒューズの膜厚をボンディングパッドのそ
れとほぼ等しくしたものであるので、本発明によれば、
最上層配線に回路動作に必要な十分の電流容量を確保し
つつ、かつ、特別の工程を付加することなく、ワイヤボ
ンディング時におけるアルミ屑の発生を抑止することが
できる。従って、本発明によれば、高速動作が可能な半
導体装置を工程数を増加させることなく高歩留りで製造
することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図と平面図。
【図２】本発明の第２の実施例を示す断面図と平面図。
【図３】本発明の第１の実施例の第１の製造方法を説明
するための工程断面図。
するための工程断面図。
【図４】本発明の第１の実施例の第２の製造方法を説明
するための工程断面図。
するための工程断面図。
【図５】本発明の第２の実施例の製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図６】本発明の第３の実施例の製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図７】本発明および従来例におけるボンディングパッ
ドの斜視図。
ドの斜視図。
【図８】従来例の製造方法を説明するための工程断面
図。
図。
【図９】従来例の問題点を説明するための断面図と平面
図。
図。
【図１０】ボンディングパッドの膜厚と不良率との関係
を示すグラフ。
を示すグラフ。
１ 層間絶縁膜 ２ 最上層配線 ２ａ アルミニウム膜 ３ ボンディングパッド ４ カバー絶縁膜 ４ａ カバー開口部 ５ａ〜５ｇ フォトレジスト ６ ワイヤ ７ アルミ屑
Claims (3)
- 【請求項１】 最上層配線とボンディングパッドとヒュ
ーズとが同一層の金属膜によって形成されている半導体
装置において、前記最上層配線の主要な部分の膜厚が
２．０μｍ以上であり、前記ボンディングパッドの全部
または主要部の膜厚が１．８μｍ以下であり、かつ、前
記ボンディングパッドの主要部の膜厚と前記ヒューズの
主要部の膜厚とがほぼ等しいことを特徴とする半導体装
置。 - 【請求項２】 前記最上層配線および前記ボンディング
パッドが、故意に添加された不純物を含まないアルミニ
ウムによって形成されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記最上層配線が前記ボンディングパッ
ド上に開口部を有するカバー絶縁膜で覆われ、前記ボン
ディングパッドの薄膜部が前記開口部に整合されて形成
されていることを特徴とする請求項１または２記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021933A JPH088277B2 (ja) | 1993-01-14 | 1993-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021933A JPH088277B2 (ja) | 1993-01-14 | 1993-01-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216190A JPH06216190A (ja) | 1994-08-05 |
| JPH088277B2 true JPH088277B2 (ja) | 1996-01-29 |
Family
ID=12068855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5021933A Expired - Lifetime JPH088277B2 (ja) | 1993-01-14 | 1993-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088277B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674169B2 (ja) * | 1988-12-28 | 1997-11-12 | 日本電気株式会社 | 半導体集積回路装置 |
-
1993
- 1993-01-14 JP JP5021933A patent/JPH088277B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216190A (ja) | 1994-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518092B2 (en) | Semiconductor device and method for manufacturing | |
| US4536949A (en) | Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse | |
| US6815324B2 (en) | Reliable metal bumps on top of I/O pads after removal of test probe marks | |
| US5403777A (en) | Semiconductor bond pad structure and method | |
| US20080048334A1 (en) | Semiconductor devices and methods of fabricating the same | |
| JP2002093811A (ja) | 電極および半導体装置の製造方法 | |
| JPH06216190A (ja) | 半導体装置 | |
| US7682957B2 (en) | Method of forming pad and fuse in semiconductor device | |
| JPH10312980A (ja) | 半導体装置の製造方法 | |
| JPH0430471A (ja) | 半導体装置及びその製造方法 | |
| JPH05136271A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS61125152A (ja) | 半導体装置の製造方法 | |
| JPS62136857A (ja) | 半導体装置の製造方法 | |
| JP3351878B2 (ja) | 半導体装置およびその製造方法 | |
| JP3329148B2 (ja) | 配線形成方法 | |
| JPS6039849A (ja) | 半導体装置の製造方法 | |
| JPH0629399A (ja) | 半導体装置の製造方法 | |
| JPS63257268A (ja) | 半導体集積回路 | |
| KR100876286B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP3718261B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH03188634A (ja) | 半導体装置 | |
| JPH06177255A (ja) | 半導体集積回路装置の製造方法 | |
| JPS63260053A (ja) | 半導体装置の製造方法 | |
| KR20040029863A (ko) | 반도체 소자의 패드 형성 방법 | |
| JPH02151052A (ja) | 半導体装置の製造方法 |