JPH0430471A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 回路素子上に配線層を設けて回路を構成する半導体のチ
ップを備えた半導体装置に関し、該配線層が多層となる
際の層数増加に伴って生ずる不具合を緩和させるために
、その多層配線の暦数と電源線やグランド線が占める割
合とを低減させることを目的とし、 半導体支持基板上の絶縁層の上の半導体層に回路素子を
有し、且つ該支持基板の該絶縁層側表面に不純物高濃度
領域からなる電源線またはグランド線を有するように構
成し、前記構造のチップにおいて、その側面に前記電源
線またはグランド線のパッドを有するように構成し、ま
たそのチップの製造方法は、チップにスクライブされる
前の支持基板の各チップ領域に、スクライブ領域で分離
された前記電源線またはグランド線を形成する工程と、
前記絶縁層を設けた該支持基板のスクライブ領域内にマ
ークを形成する工程と、該マークを位置合わせに用いて
、該絶縁層上の前記半導体層に前記回路素子を形成する
工程と、を有するように構成する。

〔産業上の利用分野］ 本発明は、半導体装置及びその製造方法に係り、特に、
回路素子上に配線層を設けて回路を構成する半導体のチ
ップを備えた半導体装置に関する。

上記チップは、半導体装置の高集積化に伴って回路素子
上の配線層が多層となり、その層数が増えると種々の不
都合が生ずるので、その不都合を緩和する工夫が望まれ
る。

〔従来の技術〕

半導体装置は回路を構成する半導体のチップを備えてお
り、そのチップは、複数の回路素子が半導体基体の表面
に配列され内部配線により接続されて、回路を構成して
いる。その内部配線の中には、回路素子相互間の接続配
線、回路素子を外部に接続する信号線、電源線、グラン
ド線、などが含まれる。

そして従来の内部配線は、回路素子上の絶縁膜を介した
配線層に配置される。

ところがこの内部配線は、半導体装置の高集積化が進む
に従い、単一の配線層に収容することが困難となり複数
の配線層に分けて配置されるようになってきた。

このように複数層に分けて配置された配線は、一般に多
層配線と称せられ、回路素子上の絶縁膜の上に設けた配
線の層を第１配線層となし、その上に絶縁膜を介して第
２配線層を設けるといった具合に、配線層を積層したも
のであり、最近はその層数が４〜５に及ぶものがでてき
た。

多層配線が４〜５層となるときは、上側の１〜２層が電
源線及びグランド線で占められる。電源線やグランド線
が大きな領域を占めるのは、その通電容量を大きくする
必要性から配線幅が大きくなるためである。そして、電
源線及びグランド線のパッドを信号線パッドよりもその
複数倍といった具合に大きくすることが必要となる。

（発明が解決しようとする課題〕 ところで、このように配線層の数が増えてくると、つぎ
のような不都合が生じてくる。

■層数増加に伴う製造の困難さから製造歩留りが低下す
る。

■配線の発熱増大により配線層間の絶縁膜にクランクが
発生して眉間ショートを起こし易くなる。

この発熱は大電流が流れる電源線及びグランド線による
ものが大きい。

■電源線やグランド線がチップのほぼ全域を覆う場合は
、寄生容量が増大しまた不良解析が不便になる。

■電源線またはグランド線のパッドを大きくする場合は
、チップ表面のパッド領域が増大する。

そこで本発明は、回路素子上に配線層を設けて回路を構
成する半導体のチップを備えた半導体装置において、該
配線層が多層と成る際に、その層数と電源線やグランド
線が占める割合とを低減さることを目的とする。

〔課題を解決するための手段〕

上記目的を達成するために、本発明の半導体装置は、半
導体支持基板上の絶縁層の上の半導体層に回路素子を有
し、且つ該支持基板の該絶縁層側表面に不純物高濃度領
域からなる電源線またはグランド線を有することを特徴
としており、前記構造のチップにおいて、その側面に電
源線またはグランド線のバッドを有することが望ましい
。

また、その半導体装置を製造するための本発明の製造方
法は、チップにスクライブされる前の支持基板の各チッ
プ領域に、スクライブ領域で分離された前記電源線また
はグランド線を形成する工程と、前記絶縁層を設けた該
支持基板のスクライブ領域内にマークを形成する工程と
、該マークを位置合わせに用いて、該絶縁層上の前記半
導体層に前記回路素子を形成する工程と、を有すること
を特徴としている。

そしてその製造方法において、前記マークは、前記絶縁
層を設けたスクライブ前の支持基板のスクライブ領域に
幅が該領域よりも細く底が該支持基板を露出させる孔を
設け、該孔を上部が該絶縁層と同質であり下部が異質で
ある２Ｎの膜で埋めて、該マーク部分が該絶縁層の厚さ
を薄くしてなるように形成し、前記位置合わせの際に該
厚さの差による色調の差で認識するか、若しくは、前記
孔を前記絶縁層よりもエツチングレートの小さな物質の
膜で埋めて形成し、前記素子の形成に先立ち前記半導体
層及び該絶縁層を局部的にエツチング除去して該マーク
の上面及び側面を露出させ、前記位置合わせの際に該側
面による段差で認識するようにすることが望ましい。

（作　用〕 上記半導体装置のチップは、Ｓ　ＯＩ　（Ｓｉｌｉｃｏ
ｎｏｎ　Ｉｎ５ｕｌａｔｏｒ）構造をなし、その絶縁層
の下に電源線またはグランド線を配置したものである。

この電源線またはグランド線は、従来回路素子上の多層
配線に配置した電源線またはグランド線に代わり得るの
で、その分だけ該多層配線の層数と電源線やグランド線
が占める割合とを低減させて、先に述べた不具合の■〜
■を緩和させる。然も回路素子との間に上記絶縁層を介
在させているので、チ・ンプが構成する回路に悪影響を
与えることがない。

そして上記電源線またはグランド線のバッドをチップの
側面に設けると、同不具合の■が緩和される。

また、回路を構成するチップの製造では、一般に、複数
のチップを前後左右並びに採取し得る大きな半導体基板
の加工により各チップ領域に一括して回路を形成し、個
々のチップ領域に対する良否判定の回路試験（ＰＰテス
ト）を行い、その後チップ領域相互間を切断（スクライ
ブ）して個別のチップにする方法が採用されている。

これに準じて上記チップを製造する場合は、チップがＳ
ｏｌ構造をなしてその絶縁層の下に電源線またはグラン
ド線を有するために、スクライブ前の支持基板にこの電
源線またはグランド線を形成しその上に上記絶縁層を形
成し、その上に回路素子形成用の半導体層を設けてから
回路素子やその上の配線層の形成に入る手順となる。

その場合上記電源線またはグランド線をチップ領域間に
連通させて形成しても良いが、そのようにすると、一部
のチップ領域に不良が生じた際に他のチップ領域を不良
と誤判定するなどＰＰテストが困難になる。

本発明の製造方法においては、支持基板に形成する電源
線やグランド線をスクライブ領域で分離することが、Ｐ
Ｐテストの上記困難を解決している。

しかしながらこの分離は、回路素子形成用の半導体層を
設ける前にチップ領域を画定することになるので、回路
素子を形成する際に位置合わせが必要となる。本発明の
製造方法においては、支持基板に形成する前記マークが
この位置合わせを解決している。

そしてこの位置合わせは、回路素子形成の露光工程で行
われるものであり、その露光装置で必要な位置合わせマ
ークが色調の差を呈するものまたは段差を有するもので
あることから、本発明の製遣方法で示した前記二つのマ
ークの何れかによって可能である。

〔実施例］ 以下本発明による半導体装置及び製造方法の実施例につ
いて第１図〜第４図を用いて説明する。

第１図及び第２図は半導体装置の第１及び第２実施例の
要部を模式的に示す側断面図、第３図（ａ）〜（ｅ）及
び第４図（ａ）〜（ｄ）は製造方法の第１及び第２実施
例を説明するための要部側断面図、であり、全図を通し
同一符号は同一対象物を示す。

第１図において、この図は半導体装置第１実施例のチッ
プの一部を模式的に示し、ｌはＳｉ支持基板、２は電源
線、３はＳＯＴ構造の絶縁層、４は回路素子形成用のＳ
ｉ半導体層、５は回路素子、６はフィールド絶縁膜、７
は回路素子用のコンタクト窓、８は第１配線層の配線、
９は眉間絶縁膜、１０は電源線用のコンタクト窓、１１
は電源線パッド、である。

電源線２は、支持基板１に不純物を高濃度に（１０＋９
／ｃ＋１以上乙こ）イオン注入してチップの全域に形成
した不純物高濃度領域であり、その厚さは５〜５０μｍ
である。そしてその導電型は回路素子５の構成に合わせ
て適宜に選定されている。支持基板ｌの導電型は、この
場合電源線２がチップの全域に渡るので、電源線２の導
電型と同じでも良（反対でも良い。

絶縁層３は、電源線２形成の後に熱酸化により形成した
ＳｉＯ□層で、厚さが１μｍ程度である。

半導体層４の厚さは、回路素子５がバイポーラトランジ
スタの場合３μｍ程度であり、ＭＯＳトランジスタの場
合０．１〜０．５μｍ程度である。

半導体層４の上は、フィールド絶縁膜６上の第１配線層
、層間絶縁膜９上の第２配線層（図示省略）などで多層
配線となっている。

そして電源線２から回路素子５への接続は、コンタクト
窓７と配線８によって行われている。コンタクト窓７は
、フィールド絶縁膜６から半導体層４及び絶縁層３を貫
通して半導体層４が壁面の絶縁膜で絶縁されており、Ｗ
（タングステン）。

八２またはポリＳｉで埋められて電源線２と配線８との
間を導通させている。上記壁面の絶縁膜は、ＣＶＤ法ま
たはスパンタ法で５ｉＯｚを被着しＲＩＥで側壁残しを
して形成されたものである。

また電源線２は、チップの表面から電源線２に達するコ
ンタクト窓１０により電源線パッド１１に導通して、バ
ンド１１から外部に接続される。このコンタクト窓１０
は、コンタクト窓７と同様なものであるが、大きな通電
容量を必要とするために断面がコンタクト窓７よりもは
るかに大きい。そしてパッド１１も不図示の信号線パッ
ドより大きくなっている。

このような構成のチップは、配線８が第１配線層に配置
されるので回路素子５上の多層配線には電源線のための
配線層が不要である。このことからこの多層配線は、層
数が低減してチップの製造歩留りを向上させ、発熱が大
幅に減少して層間ショートを起こさなくなり、寄生容量
も低減する。

しかしながら電源線パッド１１がチップの表面に配置さ
れるため、先に述べた不具合の■はそのまま残る。

なお、２で示した電源線がグランド線であっても同様に
なることは、上述の説明から明らかである。また、上記
実施例は電源線２がチップの全域を占めるようにしたが
、レイアウト上で許されるならば、電源線２の領域を分
割して一方を電源線、他方をグランド線にしても良い。

そうすれば、回路素子５上の多層配線は、電源線及びグ
ランド線の配線層が除去されて、発熱の減少が一層大き
くなると共に不良解析を容易にさせる。但しその場合は
、支持基板１の導電型を電源線またはグランド線のそれ
と反対にする必要があり、電源線とグランド線の間に分
離領域を設けるのが良い。

次に第２図において、この図は半導体装置第２実施例の
チップの一部を示し、１２は電源線パッド、１３は電源
線用のコンタクト窓、１４はテスト用パッド、１５はパ
ッケージ、１６はパッケージの電源線電極、である。

この実施例のチップは、先に説明した第１実施例のチッ
プに対し電源線２の外部接続構造を異にするものである
。即ち、チップの側面に電源線パッド１２を電源線２の
端面と接合させて配置して、これを第１実施例の電源線
バッド１１の代わりにしてあり、チップの表面には第１
実施例のコンタクト窓１０に代わるコンタクト窓１３に
より電源線２と導通するテスト用パッド１４を配置しで
ある。電源線バッド１２は、Ａｕ膜からなり、チップに
マスクをかけたスパッタ法、蒸着またはメツキにより形
成されたものである。

テスト用パッド１４は、ＰＰテスト用であり、通電電流
が小さいので不図示の信号線パッドと同じ大きさである
。これに伴いコンタクト窓１３は、その断面が第１実施
例のコンタクト窓１０の断面と比べて極めて小さい。こ
のことによりチップの表面では、大きな電源線バッド１
１が小さなテスト用パッド１４に変わり、先に述べた不
具合の■が緩和されている。

そしてこのチップは、パッケージ１５の内側壁に設けた
Ａｕの電源線電極１６にパッド１２を圧着接合して、電
源１２が外部に接続される。

次に、上記チップの製造方法の実施例について説明する
。

その第１実施例を示す第３図において、先ず（ａ）を参
照して、複数の支持基板１を前後左右並びに採取し得る
大きなＳｉ支持基板１ａ　（スクライブ前の支持基板）
にマスクをかけ不純物をイオン注入して、支持基板１ａ
の支持基板１となる各領域（チップ領域２１）にスクラ
イブ領域２２で分離された電源線２を形成する。その後
、熱酸化により全面にＳｉＯ□の絶縁層３を形成する。

次いで（ｂ）を参照して、マスクをかけたエツチングに
より、スクライブ領域２２の適宜箇所（例えば支持基板
１ａ上で分散した４箇所）に、幅がスクライブ領域２２
よりも細く底が支持基板１ａを露出させる孔２３を形成
する。

次いで（Ｃ）を参照して、周知の方法により孔２３にポ
リＳｉを埋めてポリＳｉ膜２４を形成する。ポリＳｉ膜
２４０表面は、絶縁Ｎ３の表面より０．１μｍ程度低く
するのが望ましい。

次いで（ｄ）を参照して、熱酸化によりポリＳｉ膜２４
の上部に厚さ０．２μｍ程度のＳｉＯ２膜２５膜形５す
る。

ＳｉＯ□膜２５の表面は絶１！ｉｉ３の表面とほぼ一致
する。

そしてＳｉＯ□膜２５は、５ｉＯｚの絶縁層３と一体に
なり厚さ１μｍ程度の絶縁層３に対し薄い領域を形成し
、後工程の露光における位置合わせのマーク２５となる
ものである。

次いで（ｅ）を参照して、ＳｉＯ□膜２５を含む絶縁層
３上に半導体層４を形成し、通常の方法により半導体層
４に回路素子５を形成する。半導体層４の形成は、支持
基板１ａに合わせた大きさのＳｉ基板を絶縁層３に張り
合わせて所定の厚さまで研磨する方法か、若しくは、絶
縁層３上にポリＳｉを成長しエネルギ線照射によりその
ポリＳｉを再結晶化させる方法で行う。また回路素子５
の形成では、先の電源線２の形成によりチップ領域２１
が既に画定されているので、回路素子５の位置が決まる
露光工程の際にマーク２５を用いて位置合わせする。マ
ーク２５は、半導体層４の厚さが３μｍ程度以下である
ことから、露光のレジスト膜の上から絶縁層２との間の
色調の差で認識することができる。

この後は、周知の方法により多層配線その他を形成して
スクライブ前の状態にし、ＰＰテストを行った後、スク
ライブ領域２２をスクライブして個々のチップ領域２１
を切り離し、所望のチップを完成させる。ＰＰテストは
、電源線２がチップ領域２１毎に独立しているので、一
部のチップ領域２１に不良があってもテストを阻害され
ることがない。

ところで、露光装置が段差でマークを認識して位置合わ
せするものである場合には上記実施例の適用が困難であ
る。その場合には、次に述べる第２実施例のようにすれ
ば良い。

第２実施例では、先ず、第１実施例と同様にして孔２３
の形成まで進める（第３図（ａ）、　（ｂ）参照）。

以下第４図において、 （ａ）を参照して、周知の方法により孔２３にポリＳｉ
を埋めてポリＳｉ膜のマーク２６を形成する。マーク２
６の表面は、絶縁層３の表面と一致させるのが望ましい
。

次いで（ｂ）を参照して、マーク２６を含む絶縁層３上
に半導体層４を形成する。この形成は第１実施例と同様
にする。

次いで（Ｃ）を参照して、半導体層４及び絶縁層３を局
部的にエツチング除去して、マーク２６の上面及び側面
を露出させる。このエツチングは、絶縁層３が表出する
までＳｉ用のエッチャントを用い、その後５ｉＯ７用の
エッチャントに切り換えることにより、マーク２６の上
詑露出が可能である。マーク２６は、側面が段差を形成
して所望のマークとなる。

次いで（ｄ）を参照して、第１実施例と同様にして半導
体層４に回路素子５を形成する。その形成における露光
工程の位置合わせにはマーク２６を用いる。

この後は、第１実施例と同様にして所望のチップを完成
させる。

この第２実施例において、マーク２６として第１実施例
の５ｉＯ７膜２５形成後に残ったポリＳｉ膜２４を充当
しても良い。その場合は、工程が増えるがマーク２６を
露出させるエツチングのエッチャント切り換え時期が判
りやす（なる。

なお、上述の説明に用いた材質や寸法は、実施例に限定
されるものではなく、対象とする半導体装置に応じて適
宜になし得るものである。

以上の説明から理解されるように、本発明は、回路素子
上に設ける配線層の層数の多少にかかわりなく適用する
ことができて、特に、集積度の高い半導体装置に対して
有効である。

〔発明の効果］ 以上説明したように本発明によれば、回路素子上に配線
層を設けて回路を構成する半導体のナツプを備えた半導
体装置において、該配線層が多層となる際に、その層数
と電源線やグランド線が占める割合とを低減させること
ができて、配線層層数増加に伴って生ずる、■製造歩留
りの低下、■配線層間のショート、■配線の寄生容量の
増大及び不良解析の不便、■チン１表面のバッド領域の
増大、といった不具合を緩和させる効果がある。

【図面の簡単な説明】

第１図は半導体装置第１実施例の要部を模式的に示す側
断面図、 第２図は半導体装置第２実施例の要部を模式的に示す側
断面図、 第３図（ａ）〜（ｅ）は製造方法第１実施例を説明する
ための要部側断面図、 第４図（ａ）〜（ｄ）は製造方法第２実施例を説明する
ための要部側断面図、 である。図において、 １．１ａはＳｉ支持基板、２は電源線、３は５ｉＯｚ絶
縁層、　　　４はＳｉ半導体層、５は回路素子、　　　
１１．１２は電源線パッド、２１はチップ領域、　　２
２はスクライブ領域、２３は孔、　　　　　　　２４は
ポリＳｉ膜、２５はＳｉＯ□膜のマーク、２６はポリＳ
ｉ膜のマーク、である。 り ／！ＭＡｅ）壽［ １に電ン□ｊ〜；１堀聴）゛〈°ラド 千課体に１纂ｊ実鮨分ｌの斐計９莫六的１；示す４υ１
１断品図第　ｊ　図 篤 図 ２６゛ポリ５１膜０マー 製造力；ムツ２実施４ｒ１２故 葛 ワ −ｇハ　す

Claims (1)

1. 【特許請求の範囲】 １）半導体支持基板上の絶縁層の上の半導体層に回路素
   子を有し、且つ該支持基板の該絶縁層側表面に不純物高
   濃度領域からなる電源線またはグランド線を有すること
   を特徴とする半導体装置。 ２）前記構造のチップにおいて、その側面に前記電源線
   またはグランド線のパッドを有することを特徴とする請
   求項１記載の半導体装置。 ３）チップにスクライブされる前の支持基板の各チップ
   領域に、スクライブ領域で分離された前記電源線または
   グランド線を形成する工程と、前記絶縁層を設けた該支
   持基板のスクライブ領域内にマークを形成する工程と、 該マークを位置合わせに用いて、該絶縁層上の前記半導
   体層に前記回路素子を形成する工程と、を有することを
   特徴とする請求項１または２記載の半導体装置の製造方
   法。 ４）前記マークは、前記絶縁層を設けたスクライブ前の
   支持基板のスクライブ領域に幅が該領域よりも細く底が
   該支持基板を露出させる孔を設け、該孔を上部が該絶縁
   層と同質であり下部が異質である２層の膜で埋めて、該
   マーク部分が該絶縁層の厚さを薄くしてなるように形成
   し、 前記位置合わせの際に該厚さの差による色調の差で認識
   することを特徴とする請求項３記載の半導体装置の製造
   方法。 ５）前記マークは、前記絶縁層を設けたスクライブ前の
   支持基板のスクライブ領域に幅が該領域よりも細く底が
   該支持基板を露出させる孔を設け、該孔を該絶縁層より
   もエッチングレートの小さな物質の膜で埋めて形成し、 前記素子の形成に先立ち前記半導体層及び該絶縁層を局
   部的にエッチング除去して該マークの上面及び側面を露
   出させ、前記位置合わせの際に該側面による段差で認識
   することを特徴とする請求項３記載の半導体装置の製造
   方法。