JPH088309B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH088309B2 JPH088309B2 JP61307642A JP30764286A JPH088309B2 JP H088309 B2 JPH088309 B2 JP H088309B2 JP 61307642 A JP61307642 A JP 61307642A JP 30764286 A JP30764286 A JP 30764286A JP H088309 B2 JPH088309 B2 JP H088309B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- insulating film
- opening
- mobile ions
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に関する。
（従来の技術） EPROMやEEPROMといった不揮発性半導体記憶装置に於
いては、例えば、電子をフローティングゲートあるいは
酸化膜／窒化膜界面に蓄積させることにより、情報を記
憶するようになっている。
いては、例えば、電子をフローティングゲートあるいは
酸化膜／窒化膜界面に蓄積させることにより、情報を記
憶するようになっている。
このような構成に於いては、例えば、Na+といった正
の可動イオンがウェハープロセス中に存在したり、外部
から侵入すると、これらが蓄積電子に引き寄せられ、使
用中にこれを中和して誤動作を招くことがある。
の可動イオンがウェハープロセス中に存在したり、外部
から侵入すると、これらが蓄積電子に引き寄せられ、使
用中にこれを中和して誤動作を招くことがある。
この問題を解決するために、従来より記憶セルアレイ
を例えばリンを含むシリコン酸化膜（以下、SiO2と記
す）で形成された絶縁膜で覆うことが行われている。す
なわち、上記絶縁膜は、一般に、可動イオンをゲッタリ
ングして不動化してしまう性質を有する。したがって、
これで記憶セルアレイを覆うことにより、外部からの可
動イオンの侵入を阻止することができる。また、上記絶
縁膜は高温熱処理すると、可動イオンを吸収する性質を
有する。したがって、絶縁膜形成後、これを高温熱処理
することにより、絶縁膜形成以前に侵入した可動イオン
を吸収し、蓄積電子との中和を防ぐことができる。
を例えばリンを含むシリコン酸化膜（以下、SiO2と記
す）で形成された絶縁膜で覆うことが行われている。す
なわち、上記絶縁膜は、一般に、可動イオンをゲッタリ
ングして不動化してしまう性質を有する。したがって、
これで記憶セルアレイを覆うことにより、外部からの可
動イオンの侵入を阻止することができる。また、上記絶
縁膜は高温熱処理すると、可動イオンを吸収する性質を
有する。したがって、絶縁膜形成後、これを高温熱処理
することにより、絶縁膜形成以前に侵入した可動イオン
を吸収し、蓄積電子との中和を防ぐことができる。
しかし、このような構成では、配線形成時にコンタク
トホールから可動イオンが侵入したり、ダイシング時に
ダイシングラインから可動イオンが侵入したりして蓄積
電子を中和してしまうことがあるという問題があった。
すなわち、一般に、上記絶縁膜の下には、例えば、SiO2
によって形成される酸化膜が設けられる。可動イオンは
この酸化膜中を自由に動き回ることができる。したがっ
て、コンタクトホールの形成やダイシング処理によって
酸化膜が露出すると、ここから可動イオンが侵入する。
そして、配線形成後は上述したような高温熱処理がなさ
れないので、配線形成時に侵入した可動イオンを絶縁膜
でゲッタリングできず、蓄積電子との中和を防ぐことが
できないわけである。これは、ダイシング後に侵入する
可動イオンについても同様である。
トホールから可動イオンが侵入したり、ダイシング時に
ダイシングラインから可動イオンが侵入したりして蓄積
電子を中和してしまうことがあるという問題があった。
すなわち、一般に、上記絶縁膜の下には、例えば、SiO2
によって形成される酸化膜が設けられる。可動イオンは
この酸化膜中を自由に動き回ることができる。したがっ
て、コンタクトホールの形成やダイシング処理によって
酸化膜が露出すると、ここから可動イオンが侵入する。
そして、配線形成後は上述したような高温熱処理がなさ
れないので、配線形成時に侵入した可動イオンを絶縁膜
でゲッタリングできず、蓄積電子との中和を防ぐことが
できないわけである。これは、ダイシング後に侵入する
可動イオンについても同様である。
以上から、コンタクトホールやダイシングラインから
侵入する可動イオンによる蓄積電子の中和を防止するこ
とが非常に重要である。
侵入する可動イオンによる蓄積電子の中和を防止するこ
とが非常に重要である。
（発明が解決しようとする問題点） 以上述べたように従来の半導体記憶装置に於いては、
配線形成時やダイシング時に可動イオンが侵入し、蓄積
電子を中和して誤動作を招くことがあるという問題があ
った。
配線形成時やダイシング時に可動イオンが侵入し、蓄積
電子を中和して誤動作を招くことがあるという問題があ
った。
そこでこの発明は、配線形成時やダイシング時に可動
イオンが侵入しても、蓄積電子の中和を抑えることがで
きる半導体記憶装置を提供することを目的とする。
イオンが侵入しても、蓄積電子の中和を抑えることがで
きる半導体記憶装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明は、半導体基体の素子形成領域に形成され、
複数の記憶セルを含む記憶セルアレイからなる記憶部
と、前記記憶部を覆うように前記半導体基体上に形成さ
れた酸化膜と、前記記憶部の周囲のうち少なくともダイ
シングラインの近傍に位置する部分の前記酸化膜に設け
られ、前記半導体基体を露出させる開口部と、前記酸化
膜の上および前記開口部内に設けられ、前記酸化膜中の
可動イオンの移動を阻止するリンを含む絶縁膜とを具備
している。
複数の記憶セルを含む記憶セルアレイからなる記憶部
と、前記記憶部を覆うように前記半導体基体上に形成さ
れた酸化膜と、前記記憶部の周囲のうち少なくともダイ
シングラインの近傍に位置する部分の前記酸化膜に設け
られ、前記半導体基体を露出させる開口部と、前記酸化
膜の上および前記開口部内に設けられ、前記酸化膜中の
可動イオンの移動を阻止するリンを含む絶縁膜とを具備
している。
さらに、前記開口部は、複数の記憶セルのうち少なく
とも可動イオンが多く存在する部分にある各記憶セルの
周囲に位置する酸化膜に設けられ、前記酸化膜の上およ
び開口部内には前記酸化膜中の可動イオンの移動を阻止
するリンを含む絶縁膜が設けられている。
とも可動イオンが多く存在する部分にある各記憶セルの
周囲に位置する酸化膜に設けられ、前記酸化膜の上およ
び開口部内には前記酸化膜中の可動イオンの移動を阻止
するリンを含む絶縁膜が設けられている。
（作用） 上記構成によれば、配線形成時やダイシング時にコン
タクトホールやダイシングラインから酸化膜に入り込ん
だ可動イオンは、絶縁膜によって移動を阻止され、記憶
セルに到達することができない。これにより、蓄積電子
の中和を抑えることができる。
タクトホールやダイシングラインから酸化膜に入り込ん
だ可動イオンは、絶縁膜によって移動を阻止され、記憶
セルに到達することができない。これにより、蓄積電子
の中和を抑えることができる。
（実施例） 以下、図面を参照してこの発明の実施例を詳細に説明
する。
する。
第１図はこの発明の一実施例の部分的な構成を示す断
面図であり、第２図は全体的な構成を示す平面図であ
る。
面図であり、第２図は全体的な構成を示す平面図であ
る。
この第１図に於いて、11はシリコン基板である。12は
記憶セルアレイであり、13はその記憶セルである。14は
周辺回路であり、15はそのトランジスタである。
記憶セルアレイであり、13はその記憶セルである。14は
周辺回路であり、15はそのトランジスタである。
なお、第１図は、第２図に例えばＲとして示される部
分、つまり、記憶セルアレイ11と周辺回路13との境界部
の微少部分を拡大して示すものである。
分、つまり、記憶セルアレイ11と周辺回路13との境界部
の微少部分を拡大して示すものである。
上記記憶セル13は、例えば、フローティングゲートタ
イプのMOS電界効果トランジスタ（以下、MOSFETと記
す）によって形成されている。すなわち、記憶セル13に
於いて、131はソース電極であり、132はドレイン電極で
あり、133は第１のゲート絶縁膜であり、134はフローテ
ィングゲート電極であり、135は第２のゲート絶縁膜で
あり、136はコントロールゲート電極である。
イプのMOS電界効果トランジスタ（以下、MOSFETと記
す）によって形成されている。すなわち、記憶セル13に
於いて、131はソース電極であり、132はドレイン電極で
あり、133は第１のゲート絶縁膜であり、134はフローテ
ィングゲート電極であり、135は第２のゲート絶縁膜で
あり、136はコントロールゲート電極である。
また、周辺回路14のトランジスタ15はMOSFETで形成さ
れている。すなわち、トランジスタ15に於いて、151は
ソース電極であり、152はドレイン電極であり、153はゲ
ート絶縁膜であり、154はゲート電極である。
れている。すなわち、トランジスタ15に於いて、151は
ソース電極であり、152はドレイン電極であり、153はゲ
ート絶縁膜であり、154はゲート電極である。
上記記憶セル13およびトランジスタ15は例えば、SiO2
よりなる酸化膜16によって覆われている。この酸化膜16
の上には、例えば、リンを含むSiO2により形成される層
間絶縁膜17が上記記憶セル13、トランジスタ15を覆うよ
うに形成されている。この層間絶縁膜17は、さらに、酸
化膜16に形成された溝18を介して一部がシリコン基板11
と接触するようになっている。
よりなる酸化膜16によって覆われている。この酸化膜16
の上には、例えば、リンを含むSiO2により形成される層
間絶縁膜17が上記記憶セル13、トランジスタ15を覆うよ
うに形成されている。この層間絶縁膜17は、さらに、酸
化膜16に形成された溝18を介して一部がシリコン基板11
と接触するようになっている。
溝18は第２図に斜線で示すように、記憶セルアレイ12
の全周囲に亘って形成されている。したがって、層間絶
縁膜17は、記憶セルアレイ12を取り囲むようにシリコン
基板11に接触している。
の全周囲に亘って形成されている。したがって、層間絶
縁膜17は、記憶セルアレイ12を取り囲むようにシリコン
基板11に接触している。
なお、上記酸化膜16は、通常、上記層間絶縁膜17から
の不純物（特にリン）の拡散から記憶セル13やトランジ
スタ15を保護するためと、ゲート電極の信頼性を向上さ
せるために設けられるものである。
の不純物（特にリン）の拡散から記憶セル13やトランジ
スタ15を保護するためと、ゲート電極の信頼性を向上さ
せるために設けられるものである。
一実施例の半導体記憶装置は上述したような構成を有
するものであるが、ここで、この半導体記憶装置の製造
プロセスの一例を、第３図乃至第５図を参照しながら説
明する。このプロセスでは、まず、第３図に示すよう
に、イオン注入による不純物の導入等といった各種処理
を使って記憶セル13、トランジスタ15が作られる。次
に、第４図に示すように、上記酸化膜16が例えば熱酸化
により500Å程度に形成される。次に、第５図に示すよ
うに、例えば、フォトリソグラフィー工程によって記憶
セルアレイ12の全周囲に沿って酸化膜16を除去すること
により、溝18が形成される。次に、酸化膜16の上に例え
ばCVD法によりリンを含んだ絶縁膜17を5000Å程度堆積
することにより、先の第１図に示すような状態となる。
この後、コンタクトホールの開孔、アルミニウム等によ
る配線の形成、この配線の保護膜の形成を行なうことに
より、半導体記憶装置の出来上がることになる。
するものであるが、ここで、この半導体記憶装置の製造
プロセスの一例を、第３図乃至第５図を参照しながら説
明する。このプロセスでは、まず、第３図に示すよう
に、イオン注入による不純物の導入等といった各種処理
を使って記憶セル13、トランジスタ15が作られる。次
に、第４図に示すように、上記酸化膜16が例えば熱酸化
により500Å程度に形成される。次に、第５図に示すよ
うに、例えば、フォトリソグラフィー工程によって記憶
セルアレイ12の全周囲に沿って酸化膜16を除去すること
により、溝18が形成される。次に、酸化膜16の上に例え
ばCVD法によりリンを含んだ絶縁膜17を5000Å程度堆積
することにより、先の第１図に示すような状態となる。
この後、コンタクトホールの開孔、アルミニウム等によ
る配線の形成、この配線の保護膜の形成を行なうことに
より、半導体記憶装置の出来上がることになる。
以上説明したようにこの実施例は、記憶セルアレイ12
の全周囲に渡って、層間絶縁膜17をシリコン基板11に接
触させるようにしたものである。
の全周囲に渡って、層間絶縁膜17をシリコン基板11に接
触させるようにしたものである。
このような構成によれば、配線形成時やダイシング時
にコンタクトホールやダイシングラインから酸化膜16に
入り込んだ可動イオンは、溝18部分において、絶縁膜17
によって移動を阻止され、記憶セル13には到達すること
ができない。したがって、この実施例によれば、可動イ
オンの侵入による蓄積電子の中和を抑え、安定な動作を
確保することができる。
にコンタクトホールやダイシングラインから酸化膜16に
入り込んだ可動イオンは、溝18部分において、絶縁膜17
によって移動を阻止され、記憶セル13には到達すること
ができない。したがって、この実施例によれば、可動イ
オンの侵入による蓄積電子の中和を抑え、安定な動作を
確保することができる。
また、この実施例では、シリコン基板11と接触する絶
縁膜として層間絶縁膜17を利用するようになっているの
で、半導体記憶装置の構造および製造プロセスの簡易化
を図ることができる。
縁膜として層間絶縁膜17を利用するようになっているの
で、半導体記憶装置の構造および製造プロセスの簡易化
を図ることができる。
なお、先の実施例では、記憶セルアレイ12の全周囲に
沿って層間絶縁膜17をシリコン基板11に接触させる場合
を説明したが、第６図に示すように各記憶セル13ごとに
その全周囲に沿って、層間縁膜17をシリコン基板11に接
触させるようにしてもよいことは勿論である。
沿って層間絶縁膜17をシリコン基板11に接触させる場合
を説明したが、第６図に示すように各記憶セル13ごとに
その全周囲に沿って、層間縁膜17をシリコン基板11に接
触させるようにしてもよいことは勿論である。
また、先の実施例では、記憶セルアレイ12あるいは記
憶セル13の全周囲に亘って層間絶縁膜をシリコン基板11
と接触させる場合を説明したが、一部に亘ってのみ接触
させるようにしてもよいことは勿論である。例えば、ダ
イシングラインの近傍といった可動イオンが侵入しやす
い部分で接触させるわけである。この考えは、第６図に
示す実施例にも適用可能である。すなわち、可動イオン
が多く存在する部分の記憶セルのみ、その全周囲に亘っ
て層間絶縁膜をシリコン基板に接触させるわけである。
憶セル13の全周囲に亘って層間絶縁膜をシリコン基板11
と接触させる場合を説明したが、一部に亘ってのみ接触
させるようにしてもよいことは勿論である。例えば、ダ
イシングラインの近傍といった可動イオンが侵入しやす
い部分で接触させるわけである。この考えは、第６図に
示す実施例にも適用可能である。すなわち、可動イオン
が多く存在する部分の記憶セルのみ、その全周囲に亘っ
て層間絶縁膜をシリコン基板に接触させるわけである。
また、先の実施例では、この発明の絶縁膜として層間
絶縁膜を利用する場合を説明したが、これに限らず、可
動イオン阻止専用の絶縁膜を設けるようにしてもよいこ
とは勿論である。
絶縁膜を利用する場合を説明したが、これに限らず、可
動イオン阻止専用の絶縁膜を設けるようにしてもよいこ
とは勿論である。
さらに先の実施例では、絶縁膜をリンを含むSiO2で形
成する場合を説明したが、この他に例えば、リンとほう
素を含むSiO2で形成してもよいことは勿論である。
成する場合を説明したが、この他に例えば、リンとほう
素を含むSiO2で形成してもよいことは勿論である。
さらにこの発明は、不揮発性以外の半導体装置にも適
用可能なことは勿論である。
用可能なことは勿論である。
［発明の効果］ 以上述べたようにこの発明によれば、周辺回路の配線
形成時やダイシング時の可動イオンの侵入を阻止するこ
とが可能で、蓄積電荷の中和阻止能力を高めることがで
きる半導体記憶装置を提供することができる。
形成時やダイシング時の可動イオンの侵入を阻止するこ
とが可能で、蓄積電荷の中和阻止能力を高めることがで
きる半導体記憶装置を提供することができる。
第１図はこの発明の一実施例の構成を示す断面図、第２
図は同じく平面図、第３図乃至第５図は一実施例の半導
体記憶装置の製造プロセスの一例を説明するための断面
図、第６図はこの発明の他の実施例の構成を示す平面図
である。 11……シリコン基板、12……記憶セルアレイ、13……記
憶セル、14……周辺回路、15……トランジスタ、16……
酸化膜、17……層間絶縁層、18……溝。
図は同じく平面図、第３図乃至第５図は一実施例の半導
体記憶装置の製造プロセスの一例を説明するための断面
図、第６図はこの発明の他の実施例の構成を示す平面図
である。 11……シリコン基板、12……記憶セルアレイ、13……記
憶セル、14……周辺回路、15……トランジスタ、16……
酸化膜、17……層間絶縁層、18……溝。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】半導体基体の素子形成領域に形成され、複
数の記憶セルを含む記憶セルアレイからなる記憶部と、 前記記憶部を覆うように前記半導体基体上に形成された
酸化膜と、 前記記憶部の周囲のうち少なくともダイシングラインの
近傍に位置する部分の前記酸化膜に設けられ、前記半導
体基体を露出させる開口部と、 前記酸化膜の上および前記開口部内に設けられ、前記酸
化膜中の可動イオンの移動を阻止するリンを含む絶縁膜
と を具備することを特徴とする半導体記憶装置。 - 【請求項２】前記開口部は、前記記憶部の全周囲に位置
する前記酸化膜に設けられていることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】半導体基体の素子形成領域に形成され、複
数の記憶セルを含む記憶部と、前記記憶部を覆うように
前記半導体基体上に形成された酸化膜と、 前記複数の記憶セルのうち少なくとも可動イオンが多く
存在する部分にある各記憶セルの周囲に位置する前記酸
化膜に設けられ、前記半導体基体を露出させる開口部
と、 前記酸化膜の上および前記開口部内に設けられ、前記酸
化膜中の可動イオンの移動を阻止するリンを含む絶縁膜
と を具備することを特徴とする半導体記憶装置。 - 【請求項４】前記開口部は各記憶セルの全周囲に位置す
る前記酸化膜に形成されることを特徴とする特許請求の
範囲第３項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307642A JPH088309B2 (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307642A JPH088309B2 (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63161674A JPS63161674A (ja) | 1988-07-05 |
| JPH088309B2 true JPH088309B2 (ja) | 1996-01-29 |
Family
ID=17971496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307642A Expired - Fee Related JPH088309B2 (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088309B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549591B1 (ko) * | 2003-11-05 | 2006-02-08 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 및 그의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375779A (en) * | 1976-12-16 | 1978-07-05 | Fujitsu Ltd | Manufacture for semiconductor |
| JPS5649571A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Semiconductor memory and its manufacturing process |
| JPS58197743A (ja) * | 1982-05-12 | 1983-11-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61295665A (ja) * | 1985-06-25 | 1986-12-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-12-25 JP JP61307642A patent/JPH088309B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63161674A (ja) | 1988-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4982250A (en) | Mosture barrier for floating gate transistors | |
| JPS5940296B2 (ja) | 超大規模集積回路の形成方法 | |
| EP0106617A2 (en) | Method for fabricating an EEPROM | |
| US5200636A (en) | Semiconductor device having E2 PROM and EPROM in one chip | |
| JP2009044000A (ja) | 不揮発性半導体メモリ及びその製造方法 | |
| US4265685A (en) | Utilizing simultaneous masking and diffusion of peripheral substrate areas | |
| US5357136A (en) | Semiconductor device with anchored interconnection layer | |
| JP2772020B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPH088309B2 (ja) | 半導体記憶装置 | |
| US4441941A (en) | Method for manufacturing a semiconductor device employing element isolation using insulating materials | |
| US20050059211A1 (en) | Method of manufacturing semiconductor device | |
| JP2858384B2 (ja) | 半導体装置の製造方法 | |
| KR920001640B1 (ko) | 불휘발성 반도체장치 | |
| EP0035690B1 (en) | Semiconductor device using component insulation and method of manufacturing the same | |
| US6124623A (en) | Semiconductor device having channel stop regions | |
| EP0360998B1 (en) | Semiconductor device having improved element isolation area | |
| US20030015751A1 (en) | Semiconductor memory device including memory cells and peripheral circuits and method for manufacturing the same | |
| JP2872874B2 (ja) | 半導体記憶装置およびその製法 | |
| JPH04284675A (ja) | 半導体装置の製造方法 | |
| JP2515043B2 (ja) | 紫外線消去型不揮発性半導体記憶装置 | |
| JP2957586B2 (ja) | 不揮発性メモリセルの製造方法 | |
| JPS625654A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH09232454A (ja) | 不揮発性半導体装置及びその製造方法 | |
| JP3175394B2 (ja) | 不揮発性半導体装置およびその製造方法 | |
| KR940008727B1 (ko) | 반도체장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |