JPH0883314A - マルチプライヤ - Google Patents

Abstract

(57)【要約】 【目的】半導体集積回路上に形成される４象限アナログ
マルチプライヤを実現するバイポーラ、および、ＭＯＳ
マルチプライヤ・コア回路を提供する。 【構成】出力を共通接続されて差動出力対を構成する２
つのトランジスタ対が共通のテール電流により駆動され
るクァドリテールセルを有するマルチプライヤ・コア回
路を含むマルチプライヤにおいて、第一トランジスタ対
のそれぞれのトランジスタには、第一の信号と第二の信
号の和信号と無信号が入力され、第二のトランジスタ対
のそれぞれのトランジスタには、第一の信号と第二の信
号とが入力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２つのアナログ信号を乗
算するマルチプライヤに関し、特に、半導体集積回路上
に構成されるマルチプライヤに関する。

【０００２】

【従来の技術】近年、マルチプライヤ・コア回路を用い
たアナログ信号処理では、ファンクション・ブロックプ
ロセスのファイン化が進み、それに伴いＬＳＩの電源電
圧も５Ｖから３．３Ｖまたは３Ｖあるいはそれ以下の電
圧へと低電圧化してきており、低電圧回路技術の必要性
が一層高まってきている。さらに、ＣＭＯＳプロセスが
ＬＳＩ化には最適のプロセス技術として広く認められる
ようになり、ＣＭＯＳプロセスでマルチプライヤを実現
するための回路技術が求められている。

【０００３】従来のマルチプライヤ・コア回路として、
４個のＭＯＳトランジスタを用いて構成し、フローティ
ング入力化されるクァドリテールセルを図２２に、ソー
ス接地された４個のＭＯＳトランジスタで構成した回路
を図２８に示す。

【０００４】図２２，および図２８に示したマルチプラ
イヤ・コア回路において、その直線動作は一般的に、２
つのパラメータａおよびｂを用い、次式で示される代数
方程式、 （ａ＋ｂ）² −（ａ−ｂ）² ＝４ａｂ （１） により、２つのパラメータの２乗差で線形関数が定義さ
れる。

【０００５】この方法は、クォター・スクェア技術とし
て良く知られており、ＭＯＳトランジスタの２乗則を用
いて、２つのトランジスタモデルで実現する方法が議論
されている。

【０００６】さらに、不要なパラメータｃを追加する
と、（１）式に代えて、不要なパラメータｃを含んだ４
つの２乗の和と差を用いても線形関数が定義できる。す
なわち （ａ＋ｂ＋ｃ）² −（ａ−ｂ＋ｃ）² ＋（ａ＋ｂ−ｃ）² −（ａ−ｂ−ｃ）² ＝８ａｂ （２） または、 （ａ＋ｃ）² −（ａ−ｃ）² ＋（ａ＋ｂ−ｃ）² −（ａ−ｂ＋ｃ）² ＝４ａｂ （３） または、 （ａ＋ｂ＋ｃ）² −（ａ−ｃ）² ＋（−ｃ）² −（ｂ−ｃ）² ＝２ａｂ （４） と定義することができる。（２）式で、ｂ→ｂ／２，ｃ
→ｃ＋ｂ／２とおくと、（３）式と等しくなる。また、
（４）式でａ→２ａ，ｃ→ｃ−ａとおくと、（３）式と
等しくなる。

【０００７】以上のように（２）式から（４）式で示さ
れる線形関数は、４個のＭＯＳトランジスタを用いて構
成することができることを明示している。

【０００８】すなわち、飽和領域で動作しているＭＯＳ
トランジスタのドレイン電流は、チャネル長変調と基板
効果を無視すれば、

【０００９】

【００１０】により、表わすことができる。ここで、β
＝μ（Ｃ_OX／２）（Ｗ／Ｌ）はトランスコンダクタンス
・パラメータであり、μはキャリアの実効モビリティ、
Ｃ_OXは単位面積当たりのゲート酸化膜容量、Ｗ、Ｌはそ
れぞれ、ゲート幅、ゲート長である。また、Ｖ_THはスレ
ッショルド電圧、Ｖ_GSi はそれぞれのゲート・ソース間
電圧である。

【００１１】したがって、不要なパラメータｃには、ス
レッショルド電圧Ｖ_THが含まれるが、（２）式〜（４）
式に示した入力電圧の組み合わせにすれば消去できる。
すなわち、おのおののＭＯＳトランジスタのゲートへの
入力信号を設定し、出力を交叉接続することで、入力電
圧と出力電流の関係を直線化できる。マルチプライヤ・
コア回路を構成する４個のトランジスタがいずれもカッ
トオフしない入力電圧範囲においては、（５ａ）式で示
したように、２乗則に従って動作するから、図２２に示
すＭＯＳクァドリテールセルと、図２８に示すソース接
地された４つのＭＯＳトランジスタ回路は、（２）式か
ら（４）式を満たす。

【００１２】さらに、マルチプライヤの差動出力電流Δ
Ｉは、トランジスタがいずれもカットオフしない入力電
圧範囲においては、 ΔＩ／β ＝（ｖ₁ ＋Ｖ_R −Ｖ_S −Ｖ_TH）² −（ｖ₂ ＋Ｖ_R −Ｖ_S −Ｖ_TH）² −（ｖ₃ ＋Ｖ_R −Ｖ_S −Ｖ_TH）² −（ｖ₄ ＋Ｖ_R −Ｖ_S −Ｖ_TH）² ＝ｖ₁ ²−ｖ₂ ²−ｖ₃ ²＋ｖ₄ ²＋２ｃ（ｖ₁ −ｖ₂ −ｖ₃ ＋ｖ₄ ） （６） で表わされる。ただし、ｃ＝Ｖ_R −Ｖ_S −Ｖ_TH、Ｖ_R は
入力信号の直流電圧、Ｖ_S は共通ソースの電圧であり、
ソース接地される図２８の場合には零である。また、図
２２に示すＭＯＳクァドリテールセルは、テール電流は
共通であるから、 Ｉ_D1＋Ｉ_D2＋Ｉ_D3＋Ｉ_D4＝Ｉ_O （７） の条件が付加される。（４）式により直線化される入力
電圧の組み合わせでは、 ｖ₁ −ｖ₂ −ｖ₃ ＋ｖ₄ ＝０ （８） が成り立ち、（６）式に代入すると、 ΔＩ／β＝ｖ₁ ²−ｖ₂ ²−ｖ₃ ²＋ｖ₄ ² ＝（ｖ₁ −ｖ₂ ）（ｖ₁ ＋ｖ₂ −ｖ₃ −ｖ₄ ） （９） となる。

【００１３】これまでに、直線化される入力電圧の組み
合わせ方法として、例えば、ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，
ＶＯＬ．ＳＣ−２１，ＮＯ．３，ｐｐ．４３０−４３
５，Ｊｕｎｅ １９８６号公報にＢｕｌｔ等が提案した
マルチプライヤ・コア回路が記載されており、また、Ｉ
ＥＥ Ｅｌｅｃｔｒｏｎ ｌｅｔｔｅｒｓ，１８ｔｈ
Ｊａｎ．１９９０，Ｖｏｌ．２６，Ｎｏ．９号公報には
Ｗａｎｇが再提案した回路（もとの回路はＢｕｌｔが提
案した）がＩＥＥＥ Ｅｌｅｃｔｒｏｎ ｌｅｔｔｅｒ
ｓ，４ｔｈ Ｊｕｌｙ １９９１，Ｖｏｌ．２７，Ｎ
ｏ．１４号公報には、ＷｕとＳｃｈａｕｍａｎｎの提案
した回路が記載されている。

【００１４】図２３および図２９は、Ｂｕｌｔ等が提案
したタイプのマルチプライヤ・コア回路（タイプ１）を
示しており、図２４および図３０は、ＷａｎｇおよびＳ
ｃｈａｕｍａｎｎが提案したタイプのマルチプライヤ・
コア回路（タイプ２）を示している。

【００１５】図２３および２９に示したタイプ１のマル
チプライヤ・コア回路においては、入力電圧の組み合わ
せは、（ｖ₁ ，ｖ₂ ，ｖ₃ ，ｖ₄ ）＝（ａ＋ｂ，ａ−
ｂ，−ａ＋ｂ，−ａ−ｂ）となっており、（２）式に相
当する。（９）式に代入すると、ｖ₁ −ｖ₂ ＝２ｂ，ｖ
₁ ＋ｖ₂ −ｖ₃ −ｖ₄ ＝４ａ（ｖ₁ ＋ｖ₂ ＝−ｖ₃ −ｖ
₄ ＝２ａ）となり、ΔＩ／β＝８ａｂと求まる。

【００１６】また、タイプ２のマルチプライヤーコア回
路においては、入力電圧の組み合わせは、（ｖ₁ ，ｖ
₂ ，ｖ₃ ，ｖ₄ ）＝（ａ，−ａ，ａ−ｂ，−ａ−ｂ）と
なっており、（３）式に相当する。（９）式に代入する
と、ｖ₁ −ｖ₂ ＝２ａ，ｖ₁ ＋ｖ₂ −ｖ₃ −ｖ₄ ＝２ｂ
（ｖ₁ ＋ｖ₂ ＝０，−ｖ₃ −ｖ₄ ＝２ｂ）となり、ΔＩ
／β＝４ａｂと求まる。

【００１７】また、上述したように、（２）式で、ｂ→
ｂ／２，ｃ→ｃ＋ｂ／２とおくと、（３）式と等しくな
り、（３）式で、ａ→ａ／２，ｃ−ａ→ｃとおくと、
（４）式と等しくなるが、この変換を行うといずれの場
合にもプロダクトは等しくなり、ΔＩ／β＝２ａｂと表
される。すなわち、ＭＯＳトランジスタをマルチプライ
ヤ・コア回路に用いると、線形なマルチプライヤ特性が
得られる。

【００１８】上述したタイプ１および２のマルチプライ
ヤ・コア回路では、低電圧動作が可能であるという効果
を奏する。

【００１９】上述した回路構成以外に、４個のトランジ
スタのソースを接地するか、定電流源で駆動するマルチ
プライヤ・コア回路が考えられる。前者は、入力電圧範
囲は広く、回路電流の上限もトランジスタの内部抵抗等
の他の要因で制約されるまで流れるが、後者は、回路電
流はテール電流で設定され、テール電流で入力電圧範囲
が制限される。しかし、ＬＳＩ化を前提とし、製造バラ
ツキを考慮すれば、フローティング入力、定電流駆動が
望ましい。

【００２０】次に、バイポーラトランジスタで構成する
マルチプライヤ・コア回路について説明する。

【００２１】図２５は、バイポーラ・マルチプライヤ・
コア回路の一例を示す回路図である。

【００２２】図２５において、トランジスタのコレクタ
電流とベース−エミッタ間電圧の関係は指数則に従うも
のとすれば、

【００２３】

【００２４】で表わされる。ここで、Ｉ_S は飽和電流、
Ｖ_T は熱電圧であり、Ｖ_T ＝ｑ／ｋＴと表される。ただ
し、ｑは単位電子電荷、ｋはボルツマン定数、Ｔは絶対
温度である。（１０）式は、ベース−エミッタ間電圧Ｖ
_BEi が６００ｍＶ前後のトランジスタが通常動作時には
指数部ｅｘｐ（Ｖ_BEi ／Ｖ_T ）は１０乗程度の値にな
り、−１は無視できる。したがって、

【００２５】

【００２６】となる。このときに、テール電流Ｉ_EEで駆
動されるバイポーラ・クァドリテールセルのおのおのの
コレクタ電流は、素子間の整合性は良いと仮定すると、

【００２７】

【００２８】となる。ただし、Ｖ_R は、入力信号の直流
電圧、Ｖ_E は、共通エミッタ電圧である。また、テール
電流の条件より、 Ｉ_C1＋Ｉ_C2＋Ｉ_C3＋Ｉ_C4＝α_F Ｉ_O （１６） と表される。ただしα_F はトランジスタの直流電流増幅
率である。（１２）式から（１６）式を解くと、

【００２９】

【００３０】と求まる。バイポーラ・クァドリテールセ
ルの差動出力電流ΔＩは、

【００３１】

【００３２】と表わせる。

【００３３】図２６は、バイポーラ・マルチプライヤ・
コア回路の別の例を示す回路図である。

【００３４】図２６において、Ｖ₁ ＝（Ｖ_x ＋Ｖ_y ）／
２，Ｖ₂ ＝（Ｖ_x −Ｖ_y ）／２，Ｖ₃ ＝−（Ｖ_x −Ｖ
_y ）／２，Ｖ₄ ＝−（Ｖ_x ＋Ｖ_y ）／２であるから、
（１８）式に代入すると、バイポーラ・クァドリテール
セルの差動出力電流ΔＩは、

【００３５】

【００３６】と求まる。

【００３７】同様に、図２７に示すバイポーラ・クァド
リテールセルについては、Ｖ₁ ＝Ｖ_x ／２，Ｖ₂ ＝−Ｖ
_x ／２，Ｖ₃ ＝Ｖ_x ／２−Ｖ_y ，Ｖ₄ ＝−Ｖ_x ／２−Ｖ
_y であるから、（１８）式に代入すると、バイポーラ・
クァドリテールセルの差動出力電流ΔＩは、

【００３８】

【００３９】と求まり、（１９）式と等しくなる。（１
９）式、あるいは、（２９）式の右辺にα_F を掛けると
良く知られたＧｉｌｂｅｒｔ ｍｕｌｔｉｐｌｉｅｒ
ｃｅｌｌの差動出力電流と等しくなる。一般的なバイポ
ーラプロセスでは、α_F は、０．９８〜０．９９であ
り、およそ１に近い。したがって、従来のバイポーラ・
マルチプライヤ・コア回路の伝達特性はＧｉｌｂｅｒｔ
ｍｕｌｔｉｐｌｉｅｒｃｅｌｌとほぼ等しくなってい
る。ただし、トランジスタを縦積みしていないために、
低電圧で動作可能となっている。

【００４０】付け加えると、図２６でエミッタを接地す
ると、差動出力電流ΔＩは

【００４１】

【００４２】ただし、Ｉ_O ＝Ｉ_S ｅｘｐ（Ｖ_R ／Ｖ_T ）
である。

【００４３】同様に、図２７でエミッタを接地すると、
差動出力電流ΔＩは

【００４４】

【００４５】と求まる。

【００４６】

【発明が解決しようとする課題】上述したタイプ１およ
びタイプ２のＣＭＯＳ４象限アナログマルチプライヤ・
コア回路では、低電圧動作を可能にしているものの、入
力回路としては幾分、回路規模が大きくなるという課題
を生ずる。

【００４７】また、ＬＳＩ化に適した回路の提供のため
に、４個のトランジスタを定電流源で駆動させると、回
路電流がテール電流で設定され、テール電流により、入
力電圧が制限されるという課題を生ずる。

【００４８】さらに、バイポーラ・マルチプライヤ・コ
ア回路では、式（２２）に示したとおり、マルチプライ
ヤ・コア回路とは呼べない伝達特性を持つ。

【００４９】本発明の目的は、上述した課題を解決し、
ＬＳＩ化に適した新しいタイプのマルチプライヤ・コア
回路（タイプ３）およびこのマルチプライヤ・コア回路
を用いたマルチプライヤを提供することにある。

【００５０】

【課題を解決するための手段】上述した目的を達成する
ために、本発明のマルチプライヤは、出力が共通接続さ
れて差動出力対を構成する第一および第二のトランジス
タ対が共通のテール電流により駆動されるクァドリテー
ルセルを有するマルチプライヤ・コア回路を含むマルチ
プライヤにおいて、第一のトランジスタ対のそれぞれの
トランジスタには、第一の信号と第二の信号の和信号と
無信号が入力され、第二のトランジスタ対のそれぞれの
トランジスタには、第一の信号と第二の信号とが入力さ
れる。

【００５１】

【作用】上述した回路構成の採用により、直線性の良い
入力電圧範囲を得ることができ、極めて簡易な構成から
なるマルチプライヤ・コア回路を得ることができる。

【００５２】

【実施例】図１は、本発明の一実施例を示す４個のトラ
ンジスタが１つのテール電流で駆動されたクァドリテー
ルセルをマルチプライヤ・コアに用いて実現されるＭＯ
Ｓ４象限マルチプライヤである。図１において、各トラ
ンジスタのドレイン電流は、 Ｉ_D1＝β（Ｖ_x ＋Ｖ_y ＋Ｖ_R −Ｖ_S −Ｖ_TH）² （２３） Ｉ_D2＝β（Ｖ_x ＋Ｖ_R ＋Ｖ_S −Ｖ_TH）² （２４） Ｉ_D3＝β（Ｖ_y ＋Ｖ_R ＋Ｖ_S −Ｖ_TH）² （２５） Ｉ_D4＝β（Ｖ_R ＋Ｖ_S ＋Ｖ_TH）² （２６） で示される。ただし、Ｖ_R は入力信号の直流電圧、Ｖ_S
は共通ソース電圧である。

【００５３】テール電流の条件より、 Ｉ_D1＋Ｉ_D2＋Ｉ_D3＋Ｉ_D4＝Ｉ_O （２７） なのでＭＯＳ４象限アナログマルチプライヤの差動出力
電流ΔＩは、

【００５４】

【００５５】で表わされる。（２８）式において、同式
は、ＢｕｌｔとＷａｌｌｉｎｇａの提案したマルチプラ
イヤの伝達特性、および、Ｂｕｌｔが提案しＷａｎｇが
再提案したマルチプライヤの伝達特性と等しくなってい
る。また、ＭＯＳトランジスタの２乗則を仮定すれば、
回路内のＭＯＳトランジスタがいずれもカットオフしな
い入力電圧範囲で理想的なマルチプライヤ特性が得られ
る。したがって、クァドリテールセルはマルチプライヤ
・コア回路を構成する。

【００５６】なお、図２１にＭＯＳマルチプライヤ・コ
ア回路の理想動作入力範囲を示す。

【００５７】しかしながら、入力電圧が大きくなるにし
たがって回路内のＭＯＳトランジスタがカットオフし始
め、理想的なマルチプライヤ特性からずれてしまう。図
２に（２８）式をもとにした、マルチプライヤの伝達特
性をＶ_y をパラメータにして示す。同図において、大信
号に対してはテール電流により、リミッティング特性を
持つことが理解できる。

【００５８】また図３に動作入力電圧範囲を図示する。
菱形の斜線を施した部分が（２８ａ）式に示す正常動作
領域であり、４つの突き出した領域が（２８ｂ）に示す
不良動作領域であり、それ以外は（２８ｃ）に示す非動
作領域である。一般に、マルチプライヤのトランスコン
ダクタンス特性は、Ｖ_x 、Ｖ_y のいずれに対しても等し
くなっている。そこで、（２８）式を、Ｖ_x について微
分し、トランスコンダクタンス特性を求めると、

【００５９】

【００６０】となる。

【００６１】図４に（２９）式をもとにしたマルチプラ
イヤのトランスコンダクタンス特性Ｖ_y をパラメータに
して示す。

【００６２】以上の回路解析により、ＭＯＳマルチプラ
イヤ・コア回路を図１に示した回路により得ることがで
きるのが理解できる。

【００６３】一般に図２２および図２８に示す４つのＭ
ＯＳトランジスタから構成される回路が２つの入力信号
Ｖ_x ，Ｖ_y の乗算機能を有し、マルチプライヤ・コア回
路となるためには各ゲートへの入力電圧は一般化でき次
式で示される。

【００６４】 Ｖ₁ ＝ｕＶ_x ＋ｖＶ_y （３０） Ｖ₂ ＝（ｕ−ｗ）Ｖ_x ＋ｖＶ_y （３１） Ｖ₃ ＝ｕＶ_x ＋（ｖ−１／ｗ）Ｖ_y （３２） Ｖ₄ ＝（ｕ−ｗ）Ｖ_x ＋（ｖ−１／ｗ）Ｖ_y （３３） ただし、ｕ，ｖ，ｗは定数 このときにＭＯＳトランジスタがいずれもピンチオフし
ない場合にはマルチプライヤ・コア回路の差動出力電流
は ΔＩ＝（Ｉ_D1＋Ｉ₄ ）−（Ｉ_D2＋Ｉ_D3） ＝２βＶ_x Ｖ_y （３４） と求まりＶ_x ，Ｖ_y の積が得られ、マルチプライヤ・コ
ア回路となっていることがわかる。また定数ｕ，ｖ，ｗ
はキャンセルされて、式に現れてこない。例えばｕ＝ｖ
＝１／２，ｗ＝１とおくとＢｕｌｔ等が提案したマルチ
プライヤ・コア回路が得られ、ｕ＝１／２，ｖ＝１，ｗ
＝１とおくとＢｕｌｔが提案し、Ｗａｎｇが再提案した
マルチプライヤ・コア回路あるいはＷｕとＳｃｈａｕｍ
ａｎｎの提案したマルチプライヤ・コア回路が得られ
る。また本発明のマルチプライヤ・コア回路はｕ＝ｖ＝
ｗ＝１とおくと得られる。

【００６５】次に、こうして得られるマルチプライヤ・
コア回路を用いたマルチプライヤについて説明する。

【００６６】図５は本発明の一実施例を示す回路図であ
る。図５においてドレイン電流が等しいＭＯＳトランジ
スタには等しい電流が流れ、従ってゲート・ソース間電
圧も等しくなる。すなわちＶ_GS5 ＝Ｖ_GS6 ＝Ｖ_GS7 ＝Ｖ
_GS8 ＝Ｖ_X ＋Ｖ_R1Ｖ_GS9 ＝Ｖ_GS10＝Ｖ_GS11＝Ｖ_GS12＝Ｖ
_R1となる。またトランジスタＭ５，Ｍ９のゲート電圧は
Ｖ_y ＋Ｖ_R2でありトランジスタＭ９，Ｍ１１のゲート電
圧はＶ_R2であるからトランジスタＭ１，Ｍ２，Ｍ３，Ｍ
４のそれぞれのゲート電圧は Ｖ₁ ＝（Ｖ_y ＋Ｖ_R2）−（Ｖ_x ＋Ｖ_R1） （３５） Ｖ₃ ＝（Ｖ_y ＋Ｖ_R2）−Ｖ_R1 （３６） Ｖ₂ ＝Ｖ_R2−（Ｖ_x ＋Ｖ_R1） （３７） Ｖ₄ ＝Ｖ_R2−Ｖ_R1 （３８） と求まり、マルチプライヤ・コア回路への入力基準直流
電圧をＶ_R2−Ｖ_R1として、それぞれ、Ｖ_y −Ｖ_x ，−Ｖ
_x ，Ｖ_y ，０の入力電圧が得られる。すなわち（−Ｖ
_x ）とＶ_y の積が得られ、マルチプライヤが実現でき
る。図５の回路では出力を逆にしているので出力電流は
Ｖ_x Ｖ_y の積に比例する。次に、図６を用いて本発明に
よる他の実施例であるマルチプライヤを説明する。

【００６７】同図において、入力加算回路には２つの差
動対を用いられている。図７は入力加算回路を切り出し
た図である。図７においては Ｖ_OUT ＝Ｖ_REF ＋Ｖ_IN （３９） となる。なぜならトランジスタＭ７とＭ６の電流が等し
くなり（Ｉ_D7＝Ｉ_D6）Ｖ_GS7 ＝Ｖ_GS6 。またいずれも定
電流Ｉ_OOで駆動されておりＩ_D7＋Ｉ_D8＝Ｉ_D5＋Ｉ_D6＝Ｉ
_OOすなわちＩ_D8＝Ｉ_D5となりＶ_GS8 ＝Ｖ_GS5 と求まる。
従ってＶ_OUT −Ｖ_REF ＝Ｖ_GS6 −Ｖ_GS5 ＝Ｖ_GS7 −Ｖ
_GS8 ＝Ｖ_INが導け（３９）式が得られる。図６に示し
た、本発明のＣＭＯＳ４象限アナログマルチプライヤ
は、従来回路である、ＢｕｌｔとＷａｌｌｉｎｇａの提
案したマルチプライヤ、および、Ｗａｎｇの提案したマ
ルチプライヤの全体回路に比べるとトランジスタ数が少
なくなっている。また、低電圧動作も可能である。次
に、図８は本発明に関かわる抵抗分圧器である。ここで
Ｖ_A −Ｖ_B ＝Ｖ_x ，Ｖ_C −Ｖ_D ＝Ｖ_y とおくと、

【００６８】

【００６９】従ってトランジスタがピンチオフしない正
常動作領域においては

【００７０】

【００７１】と求まりＶ_x Ｖ_y の積が得られマルチプラ
イヤとなることがわかる。

【００７２】図８でＶ_B ＝Ｖ_D とおくとトランジスタＭ
４のゲートに接続される抵抗対が省略できる。

【００７３】従ってこの場合には図９に示すマルチプラ
イヤが得られる。

【００７４】さらに抵抗値を全て等しくすると更に簡略
化される。

【００７５】図１０は本発明のさらに別の実施例を示す
マルチプライヤである。マルチプライヤの差動出力電流
は（４４）式でｍ＝ｎ＝１とおいて

【００７６】

【００７７】と求まり、入力電圧Ｖ_x ，Ｖ_y が２分圧さ
れ、入力電圧範囲がいずれも２倍に拡大されている。図
９，図１０の場合にもトランジスタＭ４のゲート電圧と
なっている共通直流電圧は例えばインピーダンスが高く
てある一定の値となっても（４４）式で示されるように
出力のＶ_x Ｖ_y の積には表われない。従ってこのように
入力回路に抵抗を用いるやり方は定電圧化，低消費電流
化に適している。

【００７８】また回路規模も最小となる。

【００７９】次に、図１１にバイポーラ・マルチプライ
ヤ・コア回路について示す。図１１において、Ｖ₁ ＝Ｖ
_x ＋Ｖ_y ，Ｖ₂ ＝Ｖ_x ，Ｖ₃ ＝Ｖ_y ，Ｖ₄ ＝０であるか
ら、（１８）式に代入すると、バイポーラ・クァドリテ
ールセルの差動出力電流ΔＩは、

【００８０】

【００８１】と求まり、（１９）式、および、（２０）
と等しくなる。同様に、右辺にα_F を掛けると良く知ら
れたＧｉｌｂｅｒｔ ｍｕｌｔｉｐｌｉｅｒ ｃｅｌｌ
の差動出力電流と等しくなる。一般的なバイポーラプロ
セスでは、α_F は、０．９８〜０．９９であり、およそ
１に近い。したがって、従来のバイポーラ・マルチプラ
イヤ・コア回路の伝達特性はＧｉｌｂｅｒｔ ｍｕｌｔ
ｉｐｌｉｅｒ ｃｅｌｌとほぼ等しくなっている。ただ
し、トランジスタを縦積みしていないために、低電圧で
動作可能となっている。

【００８２】図１２に伝達特性を、図１９にトランスコ
ンダクタンス特性を示す。

【００８３】一般に図２５に示す４つのトランジスタが
１つの共通テール電流で駆動されるクァドリテールセル
が２つの入力信号Ｖ_x ，Ｖ_y の乗算機能を有しマルチプ
ライヤ・コア回路となるためには、各ベースへの入力電
圧は一般化でき、次式で示される。

【００８４】 Ｖ₁ ＝ｕＶ_x ＋ｖＶ_y （４７） Ｖ₂ ＝（ｕ−１）Ｖ_x ＋ｖＶ_y （４８） Ｖ₃ ＝ｕＶ_x ＋（ｖ−１）Ｖ_y （４９） Ｖ₄ ＝（ｕ−１）Ｖ_x ＋（ｖ−１）Ｖ_y （５０） ただし、ｕ，ｖは定数である。

【００８５】このときに（１７）式は

【００８６】

【００８７】と表わせる。

【００８８】従ってクァドリテールセルの差動出力電流
ΔＩは

【００８９】

【００９０】と求まり、（１８）式と等しくなる。ここ
では定数ｕ，ｖはキャンセルされて式に現れてこない。
従って図１３はマルチプライヤ・コア回路となってい
る。

【００９１】式（３０）及至（３３）と式（４７）及至
（５０）を比べるとマルチプライヤ・コア回路の入力電
圧はＭＯＳとバイポーラでは多少異なりＭＯＳマルチプ
ライヤ・コア回路の入力電圧で定数ｗを１とおくとバイ
ポーラ・マルチプライヤ・コア回路（クァドリテールセ
ル）の入力電圧となっている。

【００９２】次に、バイポーラマルチプライヤ・コア回
路における本発明の一実施例を示すマルチプライヤを図
１４に示す。

【００９３】ここでＲＩ_OOがクァドリテールセルの入力
電圧範囲に比較して十分大きければ、すなわちＲＩ_OO＞
＞２Ｖ_T であればＱ５，Ｑ６，Ｑ７，Ｑ８のベースエミ
ッタ間電圧はほぼ等しいとみなせられ、図５の場合と同
様に考えて良い。

【００９４】次に、図１５はバイポーラマルチプライヤ
・コア回路における本発明の別の実施例を示すマルチプ
ライヤの回路例を示す。

【００９５】バイポーラトランジスタではα_F が０．９
８〜０．９９と１とはならないためにその分が誤差とな
ってマルチプライヤーの入力オフセット電圧として発生
するが、実用上は問題のない値である。

【００９６】また図１５ではトランジスタＱ１１，Ｑ１
２を挿入して差動対を構成する各トランジスタのベース
幅変調が小さくなるようにしている。次に図８の抵抗分
圧器を用いる本発明のマルチプライヤについて説明す
る。

【００９７】同様に各ベースへの入力電圧は式（４０）
及至（４３）となるから、バイポーラ・クァドリテール
セルの差動出力電流ΔＩは

【００９８】

【００９９】と求まり、Ｖ_x がｎ／（ｍ＋ｎ）にＶ_y が
ｍ／（ｍ＋ｎ）に分圧される。従って、この分だけ図１
３に示すマルチプライヤ・コア回路の入力電圧範囲より
も広くなる。同様にＶ_b ＝Ｖ_D とおくと、トランジスタ
Ｑ４のベースに接続される抵抗対が省略でき簡単にな
る。この場合の回路を図１６に示す。

【０１００】更にｍ＝ｎとすれば、図１７に示すよう
に、最も単純な回路構成となる。このときのバイポーラ
・クァドリテールセルの差動出力電流ΔＩは

【０１０１】

【０１０２】と求まり、入力電圧Ｖ_x ，Ｖ_y が２分圧さ
れて、入力電圧範囲がいずれも２倍に拡大される。

【０１０３】同様にトランジスタＱ４のベース電圧とな
っている共通直流電圧は例えばインピーダンスが高く
て、ある一定の値となっても式で示されるように出力の
Ｖ_x Ｖ_y の積には表われない。従ってこのように入力回
路に抵抗を用いるやり方は定電圧化，低消費電流化に適
している。また回路規模も最小となる。

【０１０４】図１８は電源電圧を１．０Ｖとした場合の
図１７に示したマルチプライヤの特性図の実測値であ
る。Ｉ_O ≒１００μＡ，Ｒ_L ＝２．２ＫΩ，Ｒ＝１００
Ω，Ｖ_R ＝０．９Ｖとして、Ｖ_y をパラメータとして
０，±２０ｍＶ，±４０ｍＶ，±６０ｍＶ，±８０ｍ
Ｖ，±１００ｍＶと変えている。超低電圧動作が少ない
消費電流で実現できることがわかる。

【０１０５】ここで付け加えると、図１１でエミッタを
接地すると、差動出力電流ΔＩは

【０１０６】

【０１０７】と求まり、マルチプライヤ・コア回路とは
呼べない伝達特性を持つ。

【０１０８】次に、図２０に、ソース接地された４個の
トランジスタからなるマルチプライヤ・コアを示す。同
図において、各トランジスタのドレイン電流は、 Ｉ_D1＝β（Ｖ_x ＋Ｖ_y ＋Ｖ_R −Ｖ_TH）² （５５） Ｉ_D2＝β（Ｖ_x ＋Ｖ_R −Ｖ_TH）² （５６） Ｉ_D3＝β（Ｖ_x ＋Ｖ_R −Ｖ_TH）² （５７） Ｉ_D4＝β（Ｖ_R −Ｖ_TH）² （５８） で示される。また、ソース接地されたＭＯＳマルチプラ
イヤ・コアの差動出力電流ΔＩは、

【０１０９】

【０１１０】で示される。このように、トランジスタが
カットオフする条件は、（Ｖ_x ，Ｖ_y ）の各象限で異な
り、第一象限（Ｖ_x ≧０，Ｖ_y ≧０）ではいずれのトラ
ンジスタもカットオフしない。しかし、入力信号の直流
電圧Ｖ_R は設定でき、また、入力信号の各電圧もトラン
ジスタがカットオフしない範囲に設定できる。したがっ
て、式（５５）及至（５９）より、図２０に示す｜Ｖ_x
｜＋｜Ｖ_y ｜≦Ｖ_R −Ｖ_THの入力電圧範囲にすれば、い
ずれの象限でもトランジスタはカットオフしない。

【０１１１】また、（５９ａ）式は、ＢｕｌｔとＷａｌ
ｌｉｎｇａの提案したソース接地されたマルチプライヤ
・コア回路（図２９）の伝達特性、および、ＷｕとＳｃ
ｈａｕｍａｎｎの提案したマルチプライヤ・コア回路
（図３０）の伝達特性と等しくなっている。すなわち、
ＭＯＳトランジスタの２乗則を仮定すれば、回路内のＭ
ＯＳトランジスタがいずれもカットオフしない入力電圧
範囲においては、理想的なマルチプライヤ特性が得られ
る。したがって、ソース接地された４つのＭＯＳトラン
ジスタはマルチプライヤ・コア回路を構成することがで
きる。しかしながら、入力電圧が大きくなるにしたがっ
て、回路内のＭＯＳトランジスタがカットオフし始め、
理想的なマルチプライヤ特性からずれてくる。

【０１１２】また、マルチプライヤ・コア回路のトラン
スコンダクタンス特性は、Ｖ_x 、Ｖ_y のいずれに対して
も等しくなっている。（５９）式を、Ｖ_x について微分
すれば、トランスコンダクタンス特性が求まる。すなわ
ち、ＭＯＳトランジスタがいずれもカットオフしない場
合に、

【０１１３】

【０１１４】と求めることができる。

【０１１５】

【発明の効果】以上説明したように、本発明のマルチプ
ライヤ・コア回路は、直線性の良い入力電圧範囲を広く
でき、ＣＭＯＳプロセスでは、最も小さい回路規模でマ
ルチプライヤを実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＭＯマルチプライヤ・
コア回路の回路図。

【図２】図１に示すＭＯＳマルチプライヤ・コア回路の
入出力特性図。

【図３】図１に示すＭＯＳマルチプライヤ・コア回路の
動作入力範囲を示す特性図。

【図４】図１に示すＭＯＳマルチプライヤ・コア回路の
トランスコンダクタンス特性図。

【図５】図１に示すＭＯＳマルチプライヤ・コア回路を
用いて実現できるＣＭＯＳマルチプライヤの一実施例を
示す全体回路図。

【図６】図１に示すＭＯＳマルチプライヤ・コア回路を
用いて実現できるＣＭＯＳマルチプライヤの他の実施例
を示す全体回路図。

【図７】２つの差動対で構成される図６の加算回路。

【図８】抵抗分圧器。

【図９】抵抗分圧器を用いたマルチプライヤの実施例。

【図１０】抵抗分圧器を用いた最も単純なマルチプライ
ヤの実施例。

【図１１】本発明の一実施例を示すバイポーラ・マルチ
プライヤ・コア回路の回路図。

【図１２】図１に示すバイポーラ・マルチプライヤ・コ
ア回路の入出力特性図。

【図１３】クァドリテールセルを用いたバイポーラマル
チプライヤの入力電圧。

【図１４】クァドリテールセルをマルチプライヤ・コア
回路に用いたマルチプライヤの回路例。

【図１５】２つの差動対を加算器に用いたマルチプライ
ヤ回路の例。

【図１６】抵抗分圧器を用いたマルチプライヤの実施
例。

【図１７】抵抗分圧器を用いた最も単純なマルチプライ
ヤの実施例。

【図１８】図１７の特性図の実測値。

【図１９】図１に示すバイポーラ・マルチプライヤ・コ
ア回路のトランスコンダクタンス特性図。

【図２０】本発明の別の一実施例を示すＭＯＳマルチプ
ライヤ・コア回路の回路図。

【図２１】ＭＯＳマルチプライヤ・コア回路の理想動作
入力電圧範囲。

【図２２】フローティング入力を持つＭＯＳマルチプラ
イヤ・コア回路の一般回路。

【図２３】従来回路例（ｂｕｌｔとＷａｌｌｉｎｇａが
提案した回路）。

【図２４】従来回路例（Ｗａｎｇが提案した回路）。

【図２５】フローティング入力を持つバイポーラ・マル
チプライヤ・コア回路の一般回路。

【図２６】従来回路例（ｂｕｌｔとＷａｌｌｉｎｇａが
提案したＭＯＳ回路をバイポーラに置き換えた）。

【図２７】従来回路例（Ｗａｎｇが提案したＭＯＳ回路
をバイポーラに置き換えた）。

【図２８】ソース接地されたＭＯＳマルチプライヤ・コ
ア回路の一般回路。

【図２９】従来回路例（ｂｕｌｔとＷａｌｌｉｎｇａが
提案した回路）。

【図３０】従来回路例（ＷｕとＳｃｈａｕｍａｎｎが提
案した回路）。

【符号の説明】

Ｍ１〜Ｍ１４ ＭＯＳトランジスタ Ｖ_R 直流電源電圧 １／２Ｉ_O ，Ｉ_O ，２Ｉ_O 定電流源 Ｖ_DD 基準電圧 Ｑ１〜Ｑ１２ バイポーラトランジスタ ｍＲ，ｎＲ，Ｒ／ｍ，Ｒ／ｎ，Ｒ，ＲＬ 抵抗

Claims (9)

【特許請求の範囲】
1. 【請求項１】 出力が共通接続されて差動出力対を構成
   する第一および第二のトランジスタ対が共通のテール電
   流により駆動されるクァドリテールセルを有するマルチ
   プライヤ・コア回路を含むマルチプライヤにおいて、 前記第一のトランジスタ対のそれぞれのトランジスタに
   は、第一の信号と第二の信号の和信号と無信号が入力さ
   れ、 前記第二のトランジスタ対のそれぞれのトランジスタに
   は、前記第一の信号と前記第二の信号とが入力される、 ことを特徴とするマルチプライヤ。
2. 【請求項２】 前記第一および第二のトランジスタ対の
   それぞれのトランジスタがソース接地されたＦＥＴある
   いはソース接地されたＭＯＳトランジスタから構成され
   ていることを特徴とする請求項１記載のマルチプライ
   ヤ。
3. 【請求項３】 前記それぞれのトランジスタが定電流源
   で駆動されることを特徴とする請求項１記載のマルチプ
   ライヤ。
4. 【請求項４】 前記それぞれのトランジスタがＦＥＴあ
   るいはＭＯＳトランジスタから構成されていることを特
   徴とする請求項３記載のマルチプライヤ。
5. 【請求項５】 前記それぞれのトランジスタがバイポー
   ラトランジスタから構成されていることを特徴とする請
   求項３記載のマルチプライヤ。
6. 【請求項６】 前記第一の信号と前記第二の信号とがカ
   スコード接続されたトランジスタから構成される回路に
   より供給されることを特徴とする請求項１記載のマルチ
   プライヤ。
7. 【請求項７】 前記第一の信号と前記第二の信号とが２
   つの差動対を介して加算されることを特徴とする請求項
   １記載のマルチプライヤ。
8. 【請求項８】 前記第一の信号と前記第二の信号と、前
   記和信号と、前記無信号とが少なくとも２つの抵抗から
   なる分圧器を介して前記それぞれのトランジスタに入力
   されることを特徴とする請求項６記載のマルチプライ
   ヤ。
9. 【請求項９】 前記少なくとも２つの抵抗の抵抗値が等
   しいことを特徴とする請求項８記載のマルチプライヤ。