JPH088355B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JPH088355B2 JPH088355B2 JP2323425A JP32342590A JPH088355B2 JP H088355 B2 JPH088355 B2 JP H088355B2 JP 2323425 A JP2323425 A JP 2323425A JP 32342590 A JP32342590 A JP 32342590A JP H088355 B2 JPH088355 B2 JP H088355B2
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- current
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- transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般に超格子多状態回路に関するものであ
り、特に、多状態記憶回路または多状態論理回路で利用
できる基本的構成単位の多状態インバータ回路に関する
ものである。多状態インバータ回路は、階段状のドレン
イン電流−ゲート電圧特性を有する、インバータ負荷と
直列な超格子トランジスタを含む。特定の実施例では、
各記憶セルが３つ以上の安定な記憶状態を有する交差結
合された１対のインバータ回路を含み、各インバータが
超格子電界効果トランジスタを有する、改良された消去
可能なメモリが形成される。
り、特に、多状態記憶回路または多状態論理回路で利用
できる基本的構成単位の多状態インバータ回路に関する
ものである。多状態インバータ回路は、階段状のドレン
イン電流−ゲート電圧特性を有する、インバータ負荷と
直列な超格子トランジスタを含む。特定の実施例では、
各記憶セルが３つ以上の安定な記憶状態を有する交差結
合された１対のインバータ回路を含み、各インバータが
超格子電界効果トランジスタを有する、改良された消去
可能なメモリが形成される。
B.従来の技術 従来の消去可能半導体記憶セルは、２つの安定状態の
いずれかをラッチ（ロック）する１対の交差結合された
インバータを含む、ラッチ回路に基づいている。記憶セ
ルの２つの状態（0,1）は、単にインバータの安定な論
理状態であり、インバータの伝達関数によって決まる。
いずれかをラッチ（ロック）する１対の交差結合された
インバータを含む、ラッチ回路に基づいている。記憶セ
ルの２つの状態（0,1）は、単にインバータの安定な論
理状態であり、インバータの伝達関数によって決まる。
電界効果トランジスタ（FET）に関して具体的に本発
明の説明を行なうが、本明細書の教示は、他の種類のト
ランジスタおよび半導体にも適用できる。電界効果トラ
ンジスタは一般に単層のデバイスで、電荷のキャリアが
ゲートの制御下でソースからドレインへ流れるものであ
り、ソース、ゲート、およびドレインはそれぞれ金属製
の接点電極を有する。ゲートは、ゲートの下をソースか
らドレインへ流れる電荷の伝達を制御するため、空乏層
を形成するショットキー・バリアを含むことができる。
明の説明を行なうが、本明細書の教示は、他の種類のト
ランジスタおよび半導体にも適用できる。電界効果トラ
ンジスタは一般に単層のデバイスで、電荷のキャリアが
ゲートの制御下でソースからドレインへ流れるものであ
り、ソース、ゲート、およびドレインはそれぞれ金属製
の接点電極を有する。ゲートは、ゲートの下をソースか
らドレインへ流れる電荷の伝達を制御するため、空乏層
を形成するショットキー・バリアを含むことができる。
最近の半導体の発達により、多層ヘテロ接合デバイス
が開発された。これらのデバイスは、一般にガリウムひ
素（GaAs）とアルミニウムガリウムひ素（AlGaAs）の交
互の層から構成されている。このようなデバイスに適当
な電圧を印加すると、GaAs層の材料接合部に、易動度の
高い電子が高濃度で形成できる。この領域を２次元電子
ガス（2DEG）という。2DEG中の電子は易動度がきわめて
高く、高濃度であり、このため他のトランジスタに比べ
てスイッチング速度がほぼ４倍のトランジスタが得られ
る。
が開発された。これらのデバイスは、一般にガリウムひ
素（GaAs）とアルミニウムガリウムひ素（AlGaAs）の交
互の層から構成されている。このようなデバイスに適当
な電圧を印加すると、GaAs層の材料接合部に、易動度の
高い電子が高濃度で形成できる。この領域を２次元電子
ガス（2DEG）という。2DEG中の電子は易動度がきわめて
高く、高濃度であり、このため他のトランジスタに比べ
てスイッチング速度がほぼ４倍のトランジスタが得られ
る。
電界効果トランジスタなど易動度の高いデバイスで
は、共通の上面にソース接点およびドレイン接点を設け
ることが知られている。ショットキー・バリアをゲート
として、共通の上面上のソースとドレインの間に設け
る。このゲートは、ゲート電極の下の2DEG中の電荷の流
れを制御する。たとえば、米国特許第4558337号、第447
1367号、および第4455564号明細書を参照のこと。これ
らのデバイスでは、ソース接点およびドレイン接点は、
上部導電層にのみ延びている。
は、共通の上面にソース接点およびドレイン接点を設け
ることが知られている。ショットキー・バリアをゲート
として、共通の上面上のソースとドレインの間に設け
る。このゲートは、ゲート電極の下の2DEG中の電荷の流
れを制御する。たとえば、米国特許第4558337号、第447
1367号、および第4455564号明細書を参照のこと。これ
らのデバイスでは、ソース接点およびドレイン接点は、
上部導電層にのみ延びている。
従来技術におけるもうひとつの方法は、超格子から形
成したベース領域を有するトランジスタを製作するもの
である。米国特許第4137542号明細書に開示するよう
に、超格子は、GaAsとGaAlAsなどの異種の材料の交互の
層から形成することができる。超格子の他の例は、Surf
ace Science、No.113、1982年、pp.479〜480に開示され
たもので、固有層を間に挟んで、ｎ型およびｐ型にドー
ピングしたGaAs層を周期的に配列したものである。特開
昭58−114455は、ｎ型にドーピングしたGaInAsのエミッ
タ層とコレクタ層の間に挟んだ、p+にドーピングしたGa
AsSbと、p-にドーピングしたGaInAsの交互の層から形成
した超格子ベースを開示している。さらに、米国特許第
4424525号明細書には、本明細書に開示するものと類似
のヘテロ構造超格子電界効果トランジスタが開示されて
いる。しかし、本発明と、上記の多くの従来技術による
GaAsとGaAlAsの交互の層を有するデバイスとの主な相違
点は、従来技術によるデバイスでは、GaAs層のみが電荷
キャリアを有し、GaAlAsにはなく、したがって通常の動
作中に本発明の階段状のドレイン電流−ゲート電圧特性
が得られないことである。
成したベース領域を有するトランジスタを製作するもの
である。米国特許第4137542号明細書に開示するよう
に、超格子は、GaAsとGaAlAsなどの異種の材料の交互の
層から形成することができる。超格子の他の例は、Surf
ace Science、No.113、1982年、pp.479〜480に開示され
たもので、固有層を間に挟んで、ｎ型およびｐ型にドー
ピングしたGaAs層を周期的に配列したものである。特開
昭58−114455は、ｎ型にドーピングしたGaInAsのエミッ
タ層とコレクタ層の間に挟んだ、p+にドーピングしたGa
AsSbと、p-にドーピングしたGaInAsの交互の層から形成
した超格子ベースを開示している。さらに、米国特許第
4424525号明細書には、本明細書に開示するものと類似
のヘテロ構造超格子電界効果トランジスタが開示されて
いる。しかし、本発明と、上記の多くの従来技術による
GaAsとGaAlAsの交互の層を有するデバイスとの主な相違
点は、従来技術によるデバイスでは、GaAs層のみが電荷
キャリアを有し、GaAlAsにはなく、したがって通常の動
作中に本発明の階段状のドレイン電流−ゲート電圧特性
が得られないことである。
数個の２状態デバイスを接続して多状態出力を得ると
いう概念も、従来技術で知られている。たとえば、１つ
の記憶セル中で、しきい電圧の小さい順に電界効果トラ
ンジスタを接続すると、多状態出力が得られる。第２の
例は、従来技術による階段状の伝達特性を有する離散型
多状態回路であり、これは、“Electronic Implementat
ion of Multivalued Logic Networks"、Appl.Phys.Let
t、Vol.33、No.7、1978年、pp.665〜667に記載されてい
る。
いう概念も、従来技術で知られている。たとえば、１つ
の記憶セル中で、しきい電圧の小さい順に電界効果トラ
ンジスタを接続すると、多状態出力が得られる。第２の
例は、従来技術による階段状の伝達特性を有する離散型
多状態回路であり、これは、“Electronic Implementat
ion of Multivalued Logic Networks"、Appl.Phys.Let
t、Vol.33、No.7、1978年、pp.665〜667に記載されてい
る。
C.発明が解決しようとする課題 本発明の主目的は、階段状のドレイン電流−ゲート電
圧特性を有する、超格子トランジスタと直列なインバー
タ負荷を含む基本的構成単位の多状態インバータ回路で
形成された、超格子多状態回路を提供することにある。
この多状態インバータは、基本的構成要素となる回路
で、組合せ論理回路、順次論理回路、消去可能記憶回路
などの各種の回路で使用することができる。
圧特性を有する、超格子トランジスタと直列なインバー
タ負荷を含む基本的構成単位の多状態インバータ回路で
形成された、超格子多状態回路を提供することにある。
この多状態インバータは、基本的構成要素となる回路
で、組合せ論理回路、順次論理回路、消去可能記憶回路
などの各種の回路で使用することができる。
本発明の他の目的は、複数ビット（ワード）のデータ
が各記憶セルに記憶できるように各多状態記憶セル中の
データ記憶容量を増大させた、改良された消去可能多状
態メモリを提供することにある。
が各記憶セルに記憶できるように各多状態記憶セル中の
データ記憶容量を増大させた、改良された消去可能多状
態メモリを提供することにある。
D.課題を解決するための手段 各記憶セルは、１対の交差結合されたインバータ回路
から形成され、各回路は超格子トランジスタを有し、３
つ以上の安定な記憶状態が得られる。この超格子トラン
ジスタ・インバータは、従来の記憶セルの交差結合され
たトランジスタ・インバータの代りに使用でき、多状態
の交差結合されたインバータを、適当な駆動電圧の印加
によって駆動すると、複数の安定状態の任意の１つをと
らせることができる。本明細書に開示する実施例では、
交差結合された超格子トランジスタは、４つの安定な記
憶状態の任意の１つに駆動され、２ビットのメモリを形
成する。超格子内の層の数に応じて、超格子トランジス
タから形成される交差結合されたインバータ回路を、実
用の範囲内で任意の数、たとえば８つの安定状態に駆動
して３ビットのメモリを形成し、または16の安定状態の
任意の１つに駆動して４ビットのメモリを形成するよう
に設計することもできる。
から形成され、各回路は超格子トランジスタを有し、３
つ以上の安定な記憶状態が得られる。この超格子トラン
ジスタ・インバータは、従来の記憶セルの交差結合され
たトランジスタ・インバータの代りに使用でき、多状態
の交差結合されたインバータを、適当な駆動電圧の印加
によって駆動すると、複数の安定状態の任意の１つをと
らせることができる。本明細書に開示する実施例では、
交差結合された超格子トランジスタは、４つの安定な記
憶状態の任意の１つに駆動され、２ビットのメモリを形
成する。超格子内の層の数に応じて、超格子トランジス
タから形成される交差結合されたインバータ回路を、実
用の範囲内で任意の数、たとえば８つの安定状態に駆動
して３ビットのメモリを形成し、または16の安定状態の
任意の１つに駆動して４ビットのメモリを形成するよう
に設計することもできる。
本明細書の教示によれば、本発明は、階段状のドレイ
ン電流−ゲート電圧特性を有する超格子トランジスタと
直列なインバータ負荷を含む、基本的多状態インバータ
回路を提供する。このトランジスタは、移動性キャリア
の最大濃度が高く、キャリアの易動度が高い、高σ伝導
度の半導体材料と、移動性キャリアの最大濃度が低く、
キャリアの易動度が低い、低σ伝導度の半導体材料の複
数の交互の層から形成され、電流がデバイスの異なる層
を選択的に通過する、多層チャネル構造を有する。高σ
層は電流を通す層で、低σの相対的に非導電性の層によ
って互いに分離されている。各導電層は独立の電流経路
を画定し、これにより少なくとも２つの独立した電流経
路が得られる。キャリア空乏制御手段が、導電層および
相対的に非導電性の層中の電荷キャリアの空乏を制御し
て、導電層中を流れる電流を、階段状の特性が得られる
ように選択的に制御する。最大濃度とは、キャリアがそ
の層に流れるようにゲートにバイアスをかけた時に達す
る濃度であり、そうでない場合は、この層はキャリアの
空乏を生じる。各層で到達できる濃度は、その層の材料
の特性だけでなく、ｉ）構造中での層の配置（2DEGの場
合のように、隣接の層がドーピングされているかどう
か）およびii）バイアス状態にも依存する。印加される
ドレイン電圧での層の伝導度によって、ゲート電圧の増
加に比例するドレイン電流の増加が決まる。超格子の様
々な実施例では、キャリアは電子でも正孔でもまたはそ
の両方でもよく、実施例によっては、層によってキャリ
アが異なることがある。各トランジスタは、多層チャネ
ルの両側にソースおよびドレインを有する電界効果トラ
ンジスタが好ましい。伝導度は、易動度μと移動性キャ
リアの濃度の積であり、材料特性であってバイアス条件
等には無関係な易動度μとは違って、ゲートのバイアス
条件に依存する。
ン電流−ゲート電圧特性を有する超格子トランジスタと
直列なインバータ負荷を含む、基本的多状態インバータ
回路を提供する。このトランジスタは、移動性キャリア
の最大濃度が高く、キャリアの易動度が高い、高σ伝導
度の半導体材料と、移動性キャリアの最大濃度が低く、
キャリアの易動度が低い、低σ伝導度の半導体材料の複
数の交互の層から形成され、電流がデバイスの異なる層
を選択的に通過する、多層チャネル構造を有する。高σ
層は電流を通す層で、低σの相対的に非導電性の層によ
って互いに分離されている。各導電層は独立の電流経路
を画定し、これにより少なくとも２つの独立した電流経
路が得られる。キャリア空乏制御手段が、導電層および
相対的に非導電性の層中の電荷キャリアの空乏を制御し
て、導電層中を流れる電流を、階段状の特性が得られる
ように選択的に制御する。最大濃度とは、キャリアがそ
の層に流れるようにゲートにバイアスをかけた時に達す
る濃度であり、そうでない場合は、この層はキャリアの
空乏を生じる。各層で到達できる濃度は、その層の材料
の特性だけでなく、ｉ）構造中での層の配置（2DEGの場
合のように、隣接の層がドーピングされているかどう
か）およびii）バイアス状態にも依存する。印加される
ドレイン電圧での層の伝導度によって、ゲート電圧の増
加に比例するドレイン電流の増加が決まる。超格子の様
々な実施例では、キャリアは電子でも正孔でもまたはそ
の両方でもよく、実施例によっては、層によってキャリ
アが異なることがある。各トランジスタは、多層チャネ
ルの両側にソースおよびドレインを有する電界効果トラ
ンジスタが好ましい。伝導度は、易動度μと移動性キャ
リアの濃度の積であり、材料特性であってバイアス条件
等には無関係な易動度μとは違って、ゲートのバイアス
条件に依存する。
好ましい実施例では、多層チャネル構造は、露出した
表面に実質的に平行な基板上に設けた高σおよび低σの
半導体材料の交互に重ねた複数の層を含む。ソース電極
およびドレイン電極の領域が、露出した表面から複数の
層を通って延び、各高σ導電層と各低σ導電層を電気的
に接触させる。キャリアの空乏制御または蓄積制御手段
が、露出した表面の第１および第２の表面接点の間にあ
り、導電層および比較的非導電性の層中に電荷キャリア
が順次存在できるようにする。キャリア空乏制御手段
は、これにより導電層を通ってソース電極からドレイン
電極へ流れる電流を選択的に制御する。キャリア空乏制
御手段は、デバイスの表面上に設けたショットキー・バ
リア電極の形でよい。例示した常時オフの実施例では、
ショットキー電極にバイアス電圧が印加されない時は、
ソース電極とドレイン電極の間に電流が流れない。ショ
ットキー・ゲート電極の下の、一番下の導電層中の電荷
キャリアの空乏は不可能にするのに十分な、小さいバイ
アス電圧をショットキー電極に印加すると、一番下の導
電層に電流が流れる。ショットキー・ゲート電極に印加
する電位を増大させると、そのすぐ上の空乏になってい
ない導電層にも電流が流れ、同様にして、その他の空乏
になっていない導電層にも次々に電流が流れる。
表面に実質的に平行な基板上に設けた高σおよび低σの
半導体材料の交互に重ねた複数の層を含む。ソース電極
およびドレイン電極の領域が、露出した表面から複数の
層を通って延び、各高σ導電層と各低σ導電層を電気的
に接触させる。キャリアの空乏制御または蓄積制御手段
が、露出した表面の第１および第２の表面接点の間にあ
り、導電層および比較的非導電性の層中に電荷キャリア
が順次存在できるようにする。キャリア空乏制御手段
は、これにより導電層を通ってソース電極からドレイン
電極へ流れる電流を選択的に制御する。キャリア空乏制
御手段は、デバイスの表面上に設けたショットキー・バ
リア電極の形でよい。例示した常時オフの実施例では、
ショットキー電極にバイアス電圧が印加されない時は、
ソース電極とドレイン電極の間に電流が流れない。ショ
ットキー・ゲート電極の下の、一番下の導電層中の電荷
キャリアの空乏は不可能にするのに十分な、小さいバイ
アス電圧をショットキー電極に印加すると、一番下の導
電層に電流が流れる。ショットキー・ゲート電極に印加
する電位を増大させると、そのすぐ上の空乏になってい
ない導電層にも電流が流れ、同様にして、その他の空乏
になっていない導電層にも次々に電流が流れる。
これとは異なる常時オンの多層ゲート構造の実施例
も、ゲート電極にバイアス電圧を印加しないと常時オン
で動作し、バイアス電圧を増大させると、その下の導電
層および比較的非導電性の層中で電荷キャリアが次第に
空乏になるような、適当な材料およびドーピング・レベ
ルを用いて設計することができる。
も、ゲート電極にバイアス電圧を印加しないと常時オン
で動作し、バイアス電圧を増大させると、その下の導電
層および比較的非導電性の層中で電荷キャリアが次第に
空乏になるような、適当な材料およびドーピング・レベ
ルを用いて設計することができる。
E.実施例 第２図は、従来の消去可能な半導体記憶セルを形成す
る、１対の交差結合されたインバータQ1−R1およびQ2−
R2を含む、従来技術による代表的なメモリ・ラッチ回路
を示す。この回路で、トランジスタQ3およびQ4は通過制
御トランジスタであり、記憶素子へのデータ・ビット
（０または１）の書込み、または記憶素子の状態（０ま
たは１）の読取りを可能にするオン／オフ・スイッチと
して機能する。抵抗R1およびR2は、VDDと、交差結合さ
れたインバータ・トランジスタQ1およびQ2との間に接続
された電流供給抵抗、すなわち負荷抵抗であり、概念的
に、抵抗R1およびR2は等価の電流供給トランジスタで置
き換えることができる。
る、１対の交差結合されたインバータQ1−R1およびQ2−
R2を含む、従来技術による代表的なメモリ・ラッチ回路
を示す。この回路で、トランジスタQ3およびQ4は通過制
御トランジスタであり、記憶素子へのデータ・ビット
（０または１）の書込み、または記憶素子の状態（０ま
たは１）の読取りを可能にするオン／オフ・スイッチと
して機能する。抵抗R1およびR2は、VDDと、交差結合さ
れたインバータ・トランジスタQ1およびQ2との間に接続
された電流供給抵抗、すなわち負荷抵抗であり、概念的
に、抵抗R1およびR2は等価の電流供給トランジスタで置
き換えることができる。
交差結合されたインバータQ1−R1およびQ2−R2は、第
３図に示すインバータ伝達関数によって決まる安定な論
理状態である、２つの安定状態（０または１）のいずれ
かにラッチすることができる。第３図は、２つの安定な
状態と不安定な状態を決定する、伝達関数を実線で示
し、反射を破線で示す。Vout＝4.5V、Vin＝0.5V、およ
びVout＝0.5V、Vin＝4.5Vにおける２つの安定状態は、
１ビットのデータを安定に記憶することができる。記憶
セルは、通過制御トランジスタQ3（書込み１）または通
過制御トランジスタQ4（書込み０）を介して駆動電位を
供給することにより、いずれかの安定な状態に駆動する
ことができ、駆動電位を除去した後も記憶セルは安定な
状態に保たれ、通過制御トランジスタQ3またはQ4のいず
れかを介して電位をサンプリングすることによりそれを
読み取ることができる。
３図に示すインバータ伝達関数によって決まる安定な論
理状態である、２つの安定状態（０または１）のいずれ
かにラッチすることができる。第３図は、２つの安定な
状態と不安定な状態を決定する、伝達関数を実線で示
し、反射を破線で示す。Vout＝4.5V、Vin＝0.5V、およ
びVout＝0.5V、Vin＝4.5Vにおける２つの安定状態は、
１ビットのデータを安定に記憶することができる。記憶
セルは、通過制御トランジスタQ3（書込み１）または通
過制御トランジスタQ4（書込み０）を介して駆動電位を
供給することにより、いずれかの安定な状態に駆動する
ことができ、駆動電位を除去した後も記憶セルは安定な
状態に保たれ、通過制御トランジスタQ3またはQ4のいず
れかを介して電位をサンプリングすることによりそれを
読み取ることができる。
第４図は、Vout＝3.5V、Vin＝0.5V、Vout＝2.5V、Vin
＝1.5V、Vout＝1.5V、Vin＝2.5V、およびVout＝0.5V、V
in＝3.5Vにおける黒丸で示した、本明細書で教示する多
状態（論理または記憶）回路の基礎となる４つの安定状
態を有するデバイスの概念的な伝達特性曲線を示す。
＝1.5V、Vout＝1.5V、Vin＝2.5V、およびVout＝0.5V、V
in＝3.5Vにおける黒丸で示した、本明細書で教示する多
状態（論理または記憶）回路の基礎となる４つの安定状
態を有するデバイスの概念的な伝達特性曲線を示す。
第５図は、各種の多状態論理回路で使用できる、本発
明による多状態インバータ回路を示す。トランジスタQ0
は、第１図に示すような超格子多状態トランジスタであ
り、第６図に示すような階段状のドレイン電流−ゲート
電圧特性を有する。この回路で、負荷抵抗R0は適当な負
荷トランジスタで置き換えることができる。第５図に示
すインバータ回路は、消去可能な記憶回路、および各種
の組合せ回路または順次論理回路の基本要素であり、Vr
anesic,et al.、“Electronic Implementation of Mult
i−Valued Logic Networks"、1974 International Symp
osium on Multiple−Valued Logic、米国ヴァージニア
州Morgantown、に開示され教示されているようにして、
論理回路に利用することができる。
明による多状態インバータ回路を示す。トランジスタQ0
は、第１図に示すような超格子多状態トランジスタであ
り、第６図に示すような階段状のドレイン電流−ゲート
電圧特性を有する。この回路で、負荷抵抗R0は適当な負
荷トランジスタで置き換えることができる。第５図に示
すインバータ回路は、消去可能な記憶回路、および各種
の組合せ回路または順次論理回路の基本要素であり、Vr
anesic,et al.、“Electronic Implementation of Mult
i−Valued Logic Networks"、1974 International Symp
osium on Multiple−Valued Logic、米国ヴァージニア
州Morgantown、に開示され教示されているようにして、
論理回路に利用することができる。
第５図のインバータ回路は、第２図の交差結合された
インバータ回路Q1−R1およびQ2−R2のそれぞれの代りに
使用することができ、適当な駆動電圧の印加によって駆
動して、複数の安定状態の任意の１つをとらせることが
できる。本明細書に開示する記憶回路の特定の実施例で
は、超格子トランジスタを有する交差結合されたインバ
ータ回路は、４つの安定状態の任意の１つに駆動され
て、２ビットのメモリを形成することができる。超格子
構造内に多少の層を有する超格子トランジスタは、実用
の範囲内で、任意の数、たとえば３元メモリで３つの安
定状態、すなわち８つの安定状態に駆動して３ビットの
メモリを形成し、または16の安定状態の任意の１つに駆
動して４ビットのメモリを形成するように設計すること
もできる。
インバータ回路Q1−R1およびQ2−R2のそれぞれの代りに
使用することができ、適当な駆動電圧の印加によって駆
動して、複数の安定状態の任意の１つをとらせることが
できる。本明細書に開示する記憶回路の特定の実施例で
は、超格子トランジスタを有する交差結合されたインバ
ータ回路は、４つの安定状態の任意の１つに駆動され
て、２ビットのメモリを形成することができる。超格子
構造内に多少の層を有する超格子トランジスタは、実用
の範囲内で、任意の数、たとえば３元メモリで３つの安
定状態、すなわち８つの安定状態に駆動して３ビットの
メモリを形成し、または16の安定状態の任意の１つに駆
動して４ビットのメモリを形成するように設計すること
もできる。
第１図のヘテロ構造超格子構造は、階段状のドレンイ
電流−ゲート電圧特性を有するFETをもたらす。この構
造は、表面接点電極を有するゲート14で分離された、表
面接点電極を有するn+にドーピングしたソース10と、表
面接点電極を有するn+にドーピングしたドレイン12を含
み、ｎ型にドーピングしたAlGaAs等の低σ伝導度の材料
の層の間に、ドーピングしないGaAs等の高σ材料の層を
挟んで構成された多層超格子構造で形成されている。第
１図を参照すると、半絶縁体であるGaAs基板32上に、複
数のｎ型にドーピングしたAlGaAs層18、22、26、30と、
複数のドーピングしないGaAsの層16、20、24、28を交互
に成長させる。この後、AlGaAs層とGaAs層をn+にドーピ
ングして、ソース電極およびドレイン電極領域を形成す
る。第１図のゲート構造の材料およびドーピング・レベ
ルは、ショットキー電極にバイアス電極が印加されない
場合はソースとドレインの間に電流が流れない、常時オ
フのデバイスをもたらすように選択する。ショットキー
・ゲート電極の下の、一番下の導電層16中の電荷キャリ
アの空乏を不可能にするのに十分な小さいバイアス電圧
をショットキー・ゲート電極に印加すると、一番下の導
電層中に電流が流れる。ショットキー・ゲート電極に印
加する電位を増大すると、比較的非導電性の層18にもあ
る程度を電流が流れることがあるが、多くはない。しか
し、ゲートに印加する電位をさらに増大すると、下から
２番目の空乏でない導電層20にもかなりの電流が流れ、
同様にして、その次の空乏でない導電層24、28にも電流
が流れ、第６図に示すような階段状の特性曲線が得られ
る。
電流−ゲート電圧特性を有するFETをもたらす。この構
造は、表面接点電極を有するゲート14で分離された、表
面接点電極を有するn+にドーピングしたソース10と、表
面接点電極を有するn+にドーピングしたドレイン12を含
み、ｎ型にドーピングしたAlGaAs等の低σ伝導度の材料
の層の間に、ドーピングしないGaAs等の高σ材料の層を
挟んで構成された多層超格子構造で形成されている。第
１図を参照すると、半絶縁体であるGaAs基板32上に、複
数のｎ型にドーピングしたAlGaAs層18、22、26、30と、
複数のドーピングしないGaAsの層16、20、24、28を交互
に成長させる。この後、AlGaAs層とGaAs層をn+にドーピ
ングして、ソース電極およびドレイン電極領域を形成す
る。第１図のゲート構造の材料およびドーピング・レベ
ルは、ショットキー電極にバイアス電極が印加されない
場合はソースとドレインの間に電流が流れない、常時オ
フのデバイスをもたらすように選択する。ショットキー
・ゲート電極の下の、一番下の導電層16中の電荷キャリ
アの空乏を不可能にするのに十分な小さいバイアス電圧
をショットキー・ゲート電極に印加すると、一番下の導
電層中に電流が流れる。ショットキー・ゲート電極に印
加する電位を増大すると、比較的非導電性の層18にもあ
る程度を電流が流れることがあるが、多くはない。しか
し、ゲートに印加する電位をさらに増大すると、下から
２番目の空乏でない導電層20にもかなりの電流が流れ、
同様にして、その次の空乏でない導電層24、28にも電流
が流れ、第６図に示すような階段状の特性曲線が得られ
る。
ゲート電極にバイアス電圧を印加しない場合は常時オ
ンで動作し、バイアス電圧を増大すると、その下の高σ
層および低σ層が、下の層ほど電荷キャリアが次第に空
乏になる、別の常時オンの多層ゲート構造の実施例も、
適当な材料とドーピング・レベルで設計することができ
る。
ンで動作し、バイアス電圧を増大すると、その下の高σ
層および低σ層が、下の層ほど電荷キャリアが次第に空
乏になる、別の常時オンの多層ゲート構造の実施例も、
適当な材料とドーピング・レベルで設計することができ
る。
ソース表面電極接点10とドレイン表面電極接点12の間
にショットキー・ゲート電極14を設ける。強化モードで
は、ゲート・ソース間の電圧VGSを増大させるにつれ
て、次第に浅い多層ゲート領域が伝導に関与するように
なる。第１図の構造では、高σGaAs半導体材料と低σGa
AlAs半導体材料の交互の超格子層の厚みは、約100Åで
ある。低σGaAlAs半導体材料は、アルミニウムを含みか
つ不純物が拡散しているために、キャリアの易動度が低
く、またキャリア濃度が高いにもかかわらず、キャリア
が捕捉されるために、移動性キャリアの濃度が低く、し
たがって、電流を余り運ばない。高σGaAs半導体材料は
アルミニウムを含まず、不純物の拡散がなく、2DEGが形
成されるために、移動性キャリアの濃度が高く、したが
って電流を比較的よく通す。
にショットキー・ゲート電極14を設ける。強化モードで
は、ゲート・ソース間の電圧VGSを増大させるにつれ
て、次第に浅い多層ゲート領域が伝導に関与するように
なる。第１図の構造では、高σGaAs半導体材料と低σGa
AlAs半導体材料の交互の超格子層の厚みは、約100Åで
ある。低σGaAlAs半導体材料は、アルミニウムを含みか
つ不純物が拡散しているために、キャリアの易動度が低
く、またキャリア濃度が高いにもかかわらず、キャリア
が捕捉されるために、移動性キャリアの濃度が低く、し
たがって、電流を余り運ばない。高σGaAs半導体材料は
アルミニウムを含まず、不純物の拡散がなく、2DEGが形
成されるために、移動性キャリアの濃度が高く、したが
って電流を比較的よく通す。
第１図のドーピング・レベルと構造は、ゲート電極の
バイアス電圧が０の場合にデバイスが常時オフとなり、
高σ層および低σ層16ないし30のすべてでキャリアが空
乏となるように選択する。第６図に示すように、ゲート
に小さい正の電圧VGSを印加すると、一番下の高σ層16
中のキャリアが、曲線の最下部Ａに示すようなドレイン
電流IDを与える。ゲート電位をさらに増大すると、空乏
でないキャリア領域が、次第に一番下の低σ層18を含む
ようになる。しかし、低σ層18は、ドレイン電流IDには
余り寄与せず、ドレイン電流は曲線の部分Ｂの間、比較
的一定に保たれる。ゲート電位を増大すると、空乏でな
いキャリア領域が、次第に下から２番目の高σ層20を含
むようになり、曲線の部分Ａ′で示すように、電流が次
第に増大する。ゲート電位をさらに増大すると、空乏で
ないキャリア領域が、次第に下から２番目の低σ層22を
含むようになる。しかし、低σ層22は、ドレイン電流ID
には余り寄与せず、ドレイン電流は、曲線の部分Ｂ′の
間、比較的一定に保たれる。このようにして、ゲート電
位が増大して次々に上の高σ層を含むようになるにつれ
て、ドレイン電流IDは次第に増大し、ゲート電位が増大
して次第に上の低σ層を含むようになるときは、ドレイ
ン電流は平坦に保たれ、第６図の曲線が得られる。
バイアス電圧が０の場合にデバイスが常時オフとなり、
高σ層および低σ層16ないし30のすべてでキャリアが空
乏となるように選択する。第６図に示すように、ゲート
に小さい正の電圧VGSを印加すると、一番下の高σ層16
中のキャリアが、曲線の最下部Ａに示すようなドレイン
電流IDを与える。ゲート電位をさらに増大すると、空乏
でないキャリア領域が、次第に一番下の低σ層18を含む
ようになる。しかし、低σ層18は、ドレイン電流IDには
余り寄与せず、ドレイン電流は曲線の部分Ｂの間、比較
的一定に保たれる。ゲート電位を増大すると、空乏でな
いキャリア領域が、次第に下から２番目の高σ層20を含
むようになり、曲線の部分Ａ′で示すように、電流が次
第に増大する。ゲート電位をさらに増大すると、空乏で
ないキャリア領域が、次第に下から２番目の低σ層22を
含むようになる。しかし、低σ層22は、ドレイン電流ID
には余り寄与せず、ドレイン電流は、曲線の部分Ｂ′の
間、比較的一定に保たれる。このようにして、ゲート電
位が増大して次々に上の高σ層を含むようになるにつれ
て、ドレイン電流IDは次第に増大し、ゲート電位が増大
して次第に上の低σ層を含むようになるときは、ドレイ
ン電流は平坦に保たれ、第６図の曲線が得られる。
このように、ヘテロ構造の超格子構造は４つの安定な
動作状態（電圧値）を有し、交差結合したインバータで
これを使用して、第４図の伝達特性曲線に示すように、
４つの安定状態の任意の１つでラッチすることにより、
安定なメモリを形成することができる。
動作状態（電圧値）を有し、交差結合したインバータで
これを使用して、第４図の伝達特性曲線に示すように、
４つの安定状態の任意の１つでラッチすることにより、
安定なメモリを形成することができる。
本発明に使用するトランジスタは、シリコン、ゲルマ
ニウム、ガリウムひ素等、任意の半導体材料で製作する
ことができる。ヘテロ結合構造ではなく、同一材料で異
なるドーピングを行なった層を有するトランジスタも使
用することができる。ドーピングした層とドーピングし
ない層の各対の厚み、すなわち超格子の周期は、用途に
応じて選択することができる。
ニウム、ガリウムひ素等、任意の半導体材料で製作する
ことができる。ヘテロ結合構造ではなく、同一材料で異
なるドーピングを行なった層を有するトランジスタも使
用することができる。ドーピングした層とドーピングし
ない層の各対の厚み、すなわち超格子の周期は、用途に
応じて選択することができる。
第１図は、多状態論理回路または多状態記憶センサを形
成するのに利用できる、ヘテロ構造超格子電界効果トラ
ンジスタの構造を示す図である。 第２図は、１対の交差結合されたインバータから形成し
た、従来技術による消去可能な記憶セルを示す図であ
る。 第３図は、第２図に示す従来技術による消去可能な記憶
セルの伝達特性曲線を示すグラフである。 第４図は、第１図に示すような４つの安定状態を有する
多状態論理回路または多状態回路セルの基礎となる、概
念的な伝達特性曲線を示すグラフである。 第５図は、各種の多状態論理回路または記憶回路で使用
できる、本発明による多状態インバータ回路を示す図で
ある。 第６図は、ゲート電圧VGSを増大させるとき、ドレイン
電流IDが階段状になる性質を示す、第１図のトランジス
タの特性曲線である。 10……ソース、12……ドレイン、14……ゲート、16、2
0、24、28……高σ（GaAs）層、18、22、26、30……低
σ（AlGaAs）層、32……基板。
成するのに利用できる、ヘテロ構造超格子電界効果トラ
ンジスタの構造を示す図である。 第２図は、１対の交差結合されたインバータから形成し
た、従来技術による消去可能な記憶セルを示す図であ
る。 第３図は、第２図に示す従来技術による消去可能な記憶
セルの伝達特性曲線を示すグラフである。 第４図は、第１図に示すような４つの安定状態を有する
多状態論理回路または多状態回路セルの基礎となる、概
念的な伝達特性曲線を示すグラフである。 第５図は、各種の多状態論理回路または記憶回路で使用
できる、本発明による多状態インバータ回路を示す図で
ある。 第６図は、ゲート電圧VGSを増大させるとき、ドレイン
電流IDが階段状になる性質を示す、第１図のトランジス
タの特性曲線である。 10……ソース、12……ドレイン、14……ゲート、16、2
0、24、28……高σ（GaAs）層、18、22、26、30……低
σ（AlGaAs）層、32……基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】階段状のドレイン電流−ゲート電圧特性を
有する超格子トランジスタおよび前記超格子トランジス
タに直列に接続された負荷をそれぞれ備えた１対のイン
バータ回路を交差結合した多状態回路と、前記インバー
タ回路に対するキャリア空乏制御手段とよりなるメモリ
装置であって、 前記インバータ回路の各々において、前記超格子トラン
ジスタは、電荷キャリアを含み電流を伝導する高σ伝導
度の半導体材料層および電荷キャリアを含み相対的に電
流を伝導しない低σ伝導度の半導体材料層を交互に重ね
合わせた多層チャネル構造を有し、前記キャリア空乏制
御手段は、前記高σ伝導度層および前記低σ伝導度層中
の電荷キャリアの空乏を制御して前記階段状特性に沿っ
て前記高σ伝導度層を通る電流を選択的に制御し、 前記多状態回路の各インバータ回路は前記階段状特性各
平坦部において他方のインバータ回路の対応する平坦部
と共に動作安定点を設立することを特徴とする、メモリ
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45288489A | 1989-12-19 | 1989-12-19 | |
| US452884 | 1989-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03215947A JPH03215947A (ja) | 1991-09-20 |
| JPH088355B2 true JPH088355B2 (ja) | 1996-01-29 |
Family
ID=23798347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323425A Expired - Lifetime JPH088355B2 (ja) | 1989-12-19 | 1990-11-28 | メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0436089A3 (ja) |
| JP (1) | JPH088355B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11985835B2 (en) | 2018-10-18 | 2024-05-14 | Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) | Film structure, element, and multilevel element |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102709306B (zh) * | 2012-06-13 | 2015-02-11 | 北京大学 | 基于忆阻器和晶体管的存储器及实现多阻态的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1145482A (en) * | 1979-12-28 | 1983-04-26 | Takashi Mimura | High electron mobility single heterojunction semiconductor device |
| JPS576852A (en) * | 1980-06-14 | 1982-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Electrophotographic receptor |
| JPS58215077A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体装置 |
| US4558337A (en) * | 1984-05-30 | 1985-12-10 | Texas Instruments Inc. | Multiple high electron mobility transistor structures without inverted heterojunctions |
| US4590507A (en) * | 1984-07-31 | 1986-05-20 | At&T Bell Laboratories | Variable gap devices |
| JPS6284621A (ja) * | 1985-10-09 | 1987-04-18 | Fujitsu Ltd | ３値論理回路 |
-
1990
- 1990-11-12 EP EP19900121592 patent/EP0436089A3/en not_active Withdrawn
- 1990-11-28 JP JP2323425A patent/JPH088355B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11985835B2 (en) | 2018-10-18 | 2024-05-14 | Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) | Film structure, element, and multilevel element |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0436089A3 (en) | 1992-08-05 |
| JPH03215947A (ja) | 1991-09-20 |
| EP0436089A2 (en) | 1991-07-10 |
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