JPH10173181A - 電子素子 - Google Patents
電子素子Info
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- JPH10173181A JPH10173181A JP8332493A JP33249396A JPH10173181A JP H10173181 A JPH10173181 A JP H10173181A JP 8332493 A JP8332493 A JP 8332493A JP 33249396 A JP33249396 A JP 33249396A JP H10173181 A JPH10173181 A JP H10173181A
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- Japan
- Prior art keywords
- fine particles
- dimensional
- quantum dot
- electronic device
- electrons
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 低消費電力で、高速で書き込みおよび読み出
しを行うことができ、複数ビットまたは多値情報の記憶
が可能で、しかも高集積化が可能なメモリ素子を実現す
ることができる電子素子を提供する。 【解決手段】 ＧａＡｓ層２上にＡｌＧａＡｓ層３を設
け、その中に例えば三段の二次元量子ドットアレイから
なる三次元量子ドットアレイを埋め込む。この三次元量
子ドットアレイの上方にゲート電極６を設け、その両側
にソース電極７およびドレイン電極８を設ける。これら
のソース電極７およびドレイン電極８は合金層９を介し
てＧａＡｓ層２と接続する。ゲート電極６に、ソース電
極７に対して正または負の電圧を印加することにより、
三次元量子ドットアレイ中の電子を、ゲート電極６側の
第３段目の二次元量子ドットアレイの量子ドットＱＤ３
またはＧａＡｓ層２側の第１段目の二次元量子ドットア
レイの量子ドットＱＤ１中に移動させる。これらの二つ
の状態をビットの“１”および“０”に対応させ、１ビ
ットの情報を記憶する。
しを行うことができ、複数ビットまたは多値情報の記憶
が可能で、しかも高集積化が可能なメモリ素子を実現す
ることができる電子素子を提供する。 【解決手段】 ＧａＡｓ層２上にＡｌＧａＡｓ層３を設
け、その中に例えば三段の二次元量子ドットアレイから
なる三次元量子ドットアレイを埋め込む。この三次元量
子ドットアレイの上方にゲート電極６を設け、その両側
にソース電極７およびドレイン電極８を設ける。これら
のソース電極７およびドレイン電極８は合金層９を介し
てＧａＡｓ層２と接続する。ゲート電極６に、ソース電
極７に対して正または負の電圧を印加することにより、
三次元量子ドットアレイ中の電子を、ゲート電極６側の
第３段目の二次元量子ドットアレイの量子ドットＱＤ３
またはＧａＡｓ層２側の第１段目の二次元量子ドットア
レイの量子ドットＱＤ１中に移動させる。これらの二つ
の状態をビットの“１”および“０”に対応させ、１ビ
ットの情報を記憶する。
Description
【０００１】
【発明の属する技術分野】この発明は、電子素子に関
し、特に、微粒子の三次元的集合体を用いた電子素子に
関する。
し、特に、微粒子の三次元的集合体を用いた電子素子に
関する。
【０００２】
【従来の技術】近年の高集積の半導体メモリにおいて
は、メモリセルのキャパシタに蓄積された１０4 個程度
の電子により１ビットの情報を表している。したがっ
て、この半導体メモリに情報を書き込むためには、メモ
リセルのキャパシタに１０4 個程度の電子を蓄積する必
要がある。
は、メモリセルのキャパシタに蓄積された１０4 個程度
の電子により１ビットの情報を表している。したがっ
て、この半導体メモリに情報を書き込むためには、メモ
リセルのキャパシタに１０4 個程度の電子を蓄積する必
要がある。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ようにメモリセルのキャパシタに１０4 個程度の電子を
蓄積するためには、１電子当たり数ｅＶのエネルギーが
必要であることにより、１ビットの情報を記憶するだけ
でも少なくとも１０4 ｅＶ以上のエネルギーが消費され
てしまう。すなわち、従来の半導体メモリは、消費電力
が高くならざるを得なかった。
ようにメモリセルのキャパシタに１０4 個程度の電子を
蓄積するためには、１電子当たり数ｅＶのエネルギーが
必要であることにより、１ビットの情報を記憶するだけ
でも少なくとも１０4 ｅＶ以上のエネルギーが消費され
てしまう。すなわち、従来の半導体メモリは、消費電力
が高くならざるを得なかった。
【０００４】したがって、この発明の目的は、低消費電
力のメモリ素子を実現することができる電子素子を提供
することにある。
力のメモリ素子を実現することができる電子素子を提供
することにある。
【０００５】この発明の他の目的は、情報の書き込みお
よび読み出しを高速で行うことができるメモリ素子を実
現することができる電子素子を提供することにある。
よび読み出しを高速で行うことができるメモリ素子を実
現することができる電子素子を提供することにある。
【０００６】この発明の他の目的は、複数ビットの情報
の記憶が可能なメモリ素子を実現することができる電子
素子を提供することにある。
の記憶が可能なメモリ素子を実現することができる電子
素子を提供することにある。
【０００７】この発明の他の目的は、多値情報の記憶が
可能なメモリ素子を実現することができる電子素子を提
供することにある。
可能なメモリ素子を実現することができる電子素子を提
供することにある。
【０００８】この発明の他の目的は、高集積化が可能な
メモリ素子を実現することができる電子素子を提供する
ことにある。
メモリ素子を実現することができる電子素子を提供する
ことにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明による電子素子は、伝導領域
と、伝導領域に近接して設けられた微粒子の三次元的集
合体とを有し、微粒子の三次元的集合体における電子分
布を制御することにより伝導領域の電気伝導度を制御す
るようにしたことを特徴とするものである。
に、この発明の第１の発明による電子素子は、伝導領域
と、伝導領域に近接して設けられた微粒子の三次元的集
合体とを有し、微粒子の三次元的集合体における電子分
布を制御することにより伝導領域の電気伝導度を制御す
るようにしたことを特徴とするものである。
【００１０】この発明の第１の発明において、電子素子
は、典型的には、微粒子の三次元的集合体に近接して設
けられた制御電極をさらに有し、制御電極に電圧を印加
することにより微粒子の三次元的集合体における電子分
布を制御する。
は、典型的には、微粒子の三次元的集合体に近接して設
けられた制御電極をさらに有し、制御電極に電圧を印加
することにより微粒子の三次元的集合体における電子分
布を制御する。
【００１１】この発明の第１の発明において、電子素子
に記憶された情報を読み出すためには、例えば、微粒子
の三次元的集合体における電子分布の差異を伝導領域の
電気伝導度の差異により検出する。
に記憶された情報を読み出すためには、例えば、微粒子
の三次元的集合体における電子分布の差異を伝導領域の
電気伝導度の差異により検出する。
【００１２】この発明の第１の発明において、微粒子の
三次元的集合体は、典型的には、伝導領域と微粒子の三
次元的集合体との界面に平行な面内に所定のパターンで
微粒子が二次元的に配列された二次元微粒子アレイを複
数段積層したものからなる。この場合、伝導領域と微粒
子の三次元的集合体との界面に垂直な方向における微粒
子の間隔は、量子力学的トンネリングにより微粒子間を
電子が移動することができる間隔に設定されることもあ
るし、量子力学的トンネリングにより微粒子間を電子が
移動することが困難な間隔に設定されることもある。さ
らに、微粒子の三次元的集合体は、伝導領域と微粒子の
三次元的集合体との界面に垂直な方向に配置された、そ
れぞれ複数の二次元微粒子アレイからなる複数群の微粒
子の三次元的集合体からなり、これらの複数群の微粒子
の三次元的集合体のそれぞれの群の微粒子の三次元的集
合体の、伝導領域と微粒子の三次元的集合体との界面に
垂直な方向における微粒子の間隔は、量子力学的トンネ
リングにより微粒子間を電子が移動することができる間
隔に設定され、かつ、これらの複数群の微粒子の三次元
的集合体の間の、伝導領域と微粒子の三次元的集合体と
の界面に垂直な方向における互いに対向する末端の微粒
子の間隔は、量子力学的トンネリングにより微粒子間を
電子が移動することが困難な間隔に設定されることもあ
る。
三次元的集合体は、典型的には、伝導領域と微粒子の三
次元的集合体との界面に平行な面内に所定のパターンで
微粒子が二次元的に配列された二次元微粒子アレイを複
数段積層したものからなる。この場合、伝導領域と微粒
子の三次元的集合体との界面に垂直な方向における微粒
子の間隔は、量子力学的トンネリングにより微粒子間を
電子が移動することができる間隔に設定されることもあ
るし、量子力学的トンネリングにより微粒子間を電子が
移動することが困難な間隔に設定されることもある。さ
らに、微粒子の三次元的集合体は、伝導領域と微粒子の
三次元的集合体との界面に垂直な方向に配置された、そ
れぞれ複数の二次元微粒子アレイからなる複数群の微粒
子の三次元的集合体からなり、これらの複数群の微粒子
の三次元的集合体のそれぞれの群の微粒子の三次元的集
合体の、伝導領域と微粒子の三次元的集合体との界面に
垂直な方向における微粒子の間隔は、量子力学的トンネ
リングにより微粒子間を電子が移動することができる間
隔に設定され、かつ、これらの複数群の微粒子の三次元
的集合体の間の、伝導領域と微粒子の三次元的集合体と
の界面に垂直な方向における互いに対向する末端の微粒
子の間隔は、量子力学的トンネリングにより微粒子間を
電子が移動することが困難な間隔に設定されることもあ
る。
【００１３】この発明の第２の発明による電子素子は、
伝導領域と、伝導領域に近接して設けられた微粒子の二
次元的集合体とを有し、微粒子に形成された複数の量子
準位の電子による占有状態を制御することにより伝導領
域の電気伝導度を制御するようにしたことを特徴とする
ものである。
伝導領域と、伝導領域に近接して設けられた微粒子の二
次元的集合体とを有し、微粒子に形成された複数の量子
準位の電子による占有状態を制御することにより伝導領
域の電気伝導度を制御するようにしたことを特徴とする
ものである。
【００１４】この発明の第２の発明において、電子素子
は、典型的には、微粒子の二次元的集合体に近接して設
けられた制御電極をさらに有し、制御電極に電圧を印加
することにより複数の量子準位の電子による占有状態を
制御する。
は、典型的には、微粒子の二次元的集合体に近接して設
けられた制御電極をさらに有し、制御電極に電圧を印加
することにより複数の量子準位の電子による占有状態を
制御する。
【００１５】この発明の第２の発明において、電子素子
に記憶された情報を読み出すためには、例えば、微粒子
の二次元的集合体における複数の量子準位の電子による
占有状態の差異を伝導領域の電気伝導度の差異により検
出する。
に記憶された情報を読み出すためには、例えば、微粒子
の二次元的集合体における複数の量子準位の電子による
占有状態の差異を伝導領域の電気伝導度の差異により検
出する。
【００１６】この発明の第２の発明において、微粒子の
二次元的集合体は、複数の量子準位間、具体的には、基
底準位と第１励起準位との間、第１励起準位と第２励起
準位との間などの平均エネルギー間隔がｋＴ（ただし、
ｋはボルツマン定数、Ｔは絶対温度で表した動作温度）
よりも大きくなるように設計される。具体的には、この
平均エネルギー間隔は、電子素子を例えば室温で動作さ
せる場合には室温におけるｋＴの値である２６ｍｅＶよ
りも大きく選ばれるが、電子素子を低温、例えば液体窒
素温度で動作させる場合には１０ｍｅＶ以上あればよ
い。
二次元的集合体は、複数の量子準位間、具体的には、基
底準位と第１励起準位との間、第１励起準位と第２励起
準位との間などの平均エネルギー間隔がｋＴ（ただし、
ｋはボルツマン定数、Ｔは絶対温度で表した動作温度）
よりも大きくなるように設計される。具体的には、この
平均エネルギー間隔は、電子素子を例えば室温で動作さ
せる場合には室温におけるｋＴの値である２６ｍｅＶよ
りも大きく選ばれるが、電子素子を低温、例えば液体窒
素温度で動作させる場合には１０ｍｅＶ以上あればよ
い。
【００１７】この発明において、微粒子は、例えば、化
合物半導体や多結晶シリコンなどの半導体または金属か
らなる。
合物半導体や多結晶シリコンなどの半導体または金属か
らなる。
【００１８】上述のように構成されたこの発明の第１の
発明による電子素子によれば、微粒子の三次元的集合体
における電子分布に応じて情報を記憶することができる
とともに、この電子分布の差異を伝導領域の電気伝導度
の差異により検出することができるので、情報の書き込
みおよび読み出しが可能なメモリ素子を実現することが
できる。このメモリ素子は、微粒子の三次元的集合体に
おける電子分布は低い電圧の印加により容易に制御する
ことができるので、低消費電力である。また、この状態
変化は微粒子間での電子の移動により高速で起こさせる
ことができるので、情報の書き込みおよび読み出しを高
速で行うことができる。また、特に、伝導領域と微粒子
の三次元的集合体との界面に垂直な方向における微粒子
の間隔を量子力学的トンネリングにより微粒子間を電子
が移動することが困難な間隔に設定した場合には、それ
ぞれの二次元微粒子アレイの帯電量の面内密度に応じて
１ビットの情報を記憶することにより、全体で複数ビッ
トの情報を記憶することが可能である。さらに、このメ
モリ素子は、１個当たりの占有面積が小さくて済むた
め、高集積化が可能である。
発明による電子素子によれば、微粒子の三次元的集合体
における電子分布に応じて情報を記憶することができる
とともに、この電子分布の差異を伝導領域の電気伝導度
の差異により検出することができるので、情報の書き込
みおよび読み出しが可能なメモリ素子を実現することが
できる。このメモリ素子は、微粒子の三次元的集合体に
おける電子分布は低い電圧の印加により容易に制御する
ことができるので、低消費電力である。また、この状態
変化は微粒子間での電子の移動により高速で起こさせる
ことができるので、情報の書き込みおよび読み出しを高
速で行うことができる。また、特に、伝導領域と微粒子
の三次元的集合体との界面に垂直な方向における微粒子
の間隔を量子力学的トンネリングにより微粒子間を電子
が移動することが困難な間隔に設定した場合には、それ
ぞれの二次元微粒子アレイの帯電量の面内密度に応じて
１ビットの情報を記憶することにより、全体で複数ビッ
トの情報を記憶することが可能である。さらに、このメ
モリ素子は、１個当たりの占有面積が小さくて済むた
め、高集積化が可能である。
【００１９】上述のように構成されたこの発明の第２の
発明による電子素子によれば、微粒子に形成された複数
の量子準位の電子による占有状態に応じて情報を記憶す
ることができるとともに、この占有状態の差異を伝導領
域の電気伝導度の差異により検出することができるの
で、情報の書き込みおよび読み出しが可能なメモリ素子
を実現することができる。この場合、二つ以上の量子準
位を用いることにより、３値以上の多値の情報を記憶す
ることが可能である。また、このメモリ素子は、複数の
量子準位の占有状態は低い電圧の印加により容易に制御
することができるので、低消費電力である。また、この
状態変化は電子の遷移により高速で起こさせることがで
きるので、情報の書き込みおよび読み出しを高速で行う
ことができる。さらに、このメモリ素子は、１個当たり
の占有面積が小さくて済むため、高集積化が可能であ
る。
発明による電子素子によれば、微粒子に形成された複数
の量子準位の電子による占有状態に応じて情報を記憶す
ることができるとともに、この占有状態の差異を伝導領
域の電気伝導度の差異により検出することができるの
で、情報の書き込みおよび読み出しが可能なメモリ素子
を実現することができる。この場合、二つ以上の量子準
位を用いることにより、３値以上の多値の情報を記憶す
ることが可能である。また、このメモリ素子は、複数の
量子準位の占有状態は低い電圧の印加により容易に制御
することができるので、低消費電力である。また、この
状態変化は電子の遷移により高速で起こさせることがで
きるので、情報の書き込みおよび読み出しを高速で行う
ことができる。さらに、このメモリ素子は、１個当たり
の占有面積が小さくて済むため、高集積化が可能であ
る。
【００２０】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００２１】図１はこの発明の第１の実施形態による電
界効果トランジスタを示す斜視図、図２は図１のＩＩ−
ＩＩ線に沿っての断面図を示す。
界効果トランジスタを示す斜視図、図２は図１のＩＩ−
ＩＩ線に沿っての断面図を示す。
【００２２】図１および図２に示すように、この第１の
実施形態による電界効果トランジスタにおいては、半絶
縁性ＧａＡｓ基板１上に、好適には図示省略したバッフ
ァ層を介して、例えばアンドープのＧａＡｓ層２、例え
ばアンドープのＡｌＧａＡｓ層３および例えばアンドー
プのＧａＡｓキャップ層４が順次積層されている。ここ
で、ＧａＡｓ層２は伝導領域、すなわちチャネル層を構
成する。また、ＧａＡｓキャップ層４は、ＡｌＧａＡｓ
層３の酸化を防止するためのものである。
実施形態による電界効果トランジスタにおいては、半絶
縁性ＧａＡｓ基板１上に、好適には図示省略したバッフ
ァ層を介して、例えばアンドープのＧａＡｓ層２、例え
ばアンドープのＡｌＧａＡｓ層３および例えばアンドー
プのＧａＡｓキャップ層４が順次積層されている。ここ
で、ＧａＡｓ層２は伝導領域、すなわちチャネル層を構
成する。また、ＧａＡｓキャップ層４は、ＡｌＧａＡｓ
層３の酸化を防止するためのものである。
【００２３】ＡｌＧａＡｓ層３中には、ＧａＡｓ層２と
このＡｌＧａＡｓ層３とのヘテロ界面に平行な第１の
面、第２の面および第３の面内に、それぞれ、量子ドッ
トＱＤ１からなる第１段目の二次元量子ドットアレイ、
量子ドットＱＤ２からなる第２段目の二次元量子ドット
アレイおよび量子ドットＱＤ３からなる第３段目の二次
元量子ドットアレイが互いに同一の配列パターンで埋め
込まれている。そして、これらの三段の二次元量子ドッ
トアレイにより三次元量子ドットアレイが構成されてい
る。ここで、量子ドットＱＤ１、量子ドットＱＤ２およ
び量子ドットＱＤ３のそれぞれは、量子井戸部としての
微粒子状のＩｎＡｓ層５が障壁層としてのＡｌＧａＡｓ
層３で取り囲まれたＡｌＧａＡｓ／ＩｎＡｓヘテロ接合
により構成されている。
このＡｌＧａＡｓ層３とのヘテロ界面に平行な第１の
面、第２の面および第３の面内に、それぞれ、量子ドッ
トＱＤ１からなる第１段目の二次元量子ドットアレイ、
量子ドットＱＤ２からなる第２段目の二次元量子ドット
アレイおよび量子ドットＱＤ３からなる第３段目の二次
元量子ドットアレイが互いに同一の配列パターンで埋め
込まれている。そして、これらの三段の二次元量子ドッ
トアレイにより三次元量子ドットアレイが構成されてい
る。ここで、量子ドットＱＤ１、量子ドットＱＤ２およ
び量子ドットＱＤ３のそれぞれは、量子井戸部としての
微粒子状のＩｎＡｓ層５が障壁層としてのＡｌＧａＡｓ
層３で取り囲まれたＡｌＧａＡｓ／ＩｎＡｓヘテロ接合
により構成されている。
【００２４】この場合、ＧａＡｓ層２とＡｌＧａＡｓ層
３とのヘテロ界面に垂直な方向における第１段目の量子
ドットＱＤ１、第２段目の量子ドットＱＤ２および第３
段目の量子ドットＱＤ３の相互間の間隔は、それらの間
を量子力学的トンネリングにより電子が移動することが
できるように十分に小さく選ばれ、具体的には、例えば
１０ｎｍ以下に選ばれる。また、これらの量子ドットＱ
Ｄ１、量子ドットＱＤ２および量子ドットＱＤ３の大き
さは、この電界効果トランジスタの用途などに応じて選
ばれる。
３とのヘテロ界面に垂直な方向における第１段目の量子
ドットＱＤ１、第２段目の量子ドットＱＤ２および第３
段目の量子ドットＱＤ３の相互間の間隔は、それらの間
を量子力学的トンネリングにより電子が移動することが
できるように十分に小さく選ばれ、具体的には、例えば
１０ｎｍ以下に選ばれる。また、これらの量子ドットＱ
Ｄ１、量子ドットＱＤ２および量子ドットＱＤ３の大き
さは、この電界効果トランジスタの用途などに応じて選
ばれる。
【００２５】ＡｌＧａＡｓ層３中に埋め込まれた三次元
量子ドットアレイの上方の部分におけるＧａＡｓキャッ
プ層４上には、例えばＡｌからなるゲート電極６がこの
ＧａＡｓキャップ層４とショットキー接触して設けられ
ている。このＧａＡｓキャップ層４上にはさらに、ゲー
ト電極６を間にはさんで互いに対向するようにして、例
えばＡｕ／ＡｕＧｅ／Ｎｉからなるソース電極７および
ドレイン電極８が設けられている。また、これらのソー
ス電極７およびドレイン電極８の下側の部分におけるＧ
ａＡｓキャップ層４、ＡｌＧａＡｓ層３およびＧａＡｓ
層２には、これらのソース電極７およびドレイン電極８
を構成する金属との合金層９がそれぞれ設けられてい
る。
量子ドットアレイの上方の部分におけるＧａＡｓキャッ
プ層４上には、例えばＡｌからなるゲート電極６がこの
ＧａＡｓキャップ層４とショットキー接触して設けられ
ている。このＧａＡｓキャップ層４上にはさらに、ゲー
ト電極６を間にはさんで互いに対向するようにして、例
えばＡｕ／ＡｕＧｅ／Ｎｉからなるソース電極７および
ドレイン電極８が設けられている。また、これらのソー
ス電極７およびドレイン電極８の下側の部分におけるＧ
ａＡｓキャップ層４、ＡｌＧａＡｓ層３およびＧａＡｓ
層２には、これらのソース電極７およびドレイン電極８
を構成する金属との合金層９がそれぞれ設けられてい
る。
【００２６】次に、上述のように構成されたこの第１の
実施形態による電界効果トランジスタの動作について説
明する。
実施形態による電界効果トランジスタの動作について説
明する。
【００２７】いま、ゲート電極６に、ソース電極７に対
して正の電圧を印加すると、それによって図２中垂直下
向きに発生する電界により、三次元量子ドットアレイ中
の電子が、ゲート電極６寄りの第３段目の二次元量子ド
ットアレイの量子ドットＱＤ３中に移動する。このとき
の様子を図３に示す。図３中、黒丸が電子を示す（以下
同様）。これと逆に、ゲート電極６に、ソース電極７に
対して負の電圧を印加すると、それによって図２中垂直
上向きに発生する電界により、三次元量子ドットアレイ
中の電子が、チャネル層としてのＧａＡｓ層２寄りの第
３段目の量子ドットＱＤ１中に移動する。このときの様
子を図４に示す。ここで、第１段目の二次元量子ドット
アレイの量子ドットＱＤ１と第３段目の二次元量子ドッ
トアレイの量子ドットＱＤ３との間での電子の移動は、
第２段目の二次元量子ドットアレイの量子ドットＱＤ２
を経由して行われる。
して正の電圧を印加すると、それによって図２中垂直下
向きに発生する電界により、三次元量子ドットアレイ中
の電子が、ゲート電極６寄りの第３段目の二次元量子ド
ットアレイの量子ドットＱＤ３中に移動する。このとき
の様子を図３に示す。図３中、黒丸が電子を示す（以下
同様）。これと逆に、ゲート電極６に、ソース電極７に
対して負の電圧を印加すると、それによって図２中垂直
上向きに発生する電界により、三次元量子ドットアレイ
中の電子が、チャネル層としてのＧａＡｓ層２寄りの第
３段目の量子ドットＱＤ１中に移動する。このときの様
子を図４に示す。ここで、第１段目の二次元量子ドット
アレイの量子ドットＱＤ１と第３段目の二次元量子ドッ
トアレイの量子ドットＱＤ３との間での電子の移動は、
第２段目の二次元量子ドットアレイの量子ドットＱＤ２
を経由して行われる。
【００２８】このように、ゲート電極６に印加する電圧
により、三次元量子ドットアレイ全体における電子分布
を、ＧａＡｓ層２寄りの第１段目の二次元量子ドットア
レイまたはゲート電極６寄りの第３段目の二次元量子ド
ットアレイに移動させることができることがわかる。そ
こで、電子がゲート電極６側の第３段目の二次元量子ド
ットアレイの量子ドットＱＤ３中に存在する状態（図
３）および電子がＧａＡｓ層２寄りの第１段目の二次元
量子ドットアレイの量子ドットＱＤ１中に存在する状態
（図４）を、例えばそれぞれビットの“１”および
“０”に対応させることにより、１ビットの情報を記憶
することができる。
により、三次元量子ドットアレイ全体における電子分布
を、ＧａＡｓ層２寄りの第１段目の二次元量子ドットア
レイまたはゲート電極６寄りの第３段目の二次元量子ド
ットアレイに移動させることができることがわかる。そ
こで、電子がゲート電極６側の第３段目の二次元量子ド
ットアレイの量子ドットＱＤ３中に存在する状態（図
３）および電子がＧａＡｓ層２寄りの第１段目の二次元
量子ドットアレイの量子ドットＱＤ１中に存在する状態
（図４）を、例えばそれぞれビットの“１”および
“０”に対応させることにより、１ビットの情報を記憶
することができる。
【００２９】このとき、ビットが“１”であるか、
“０”であるかに応じて、チャネル層としてのＧａＡｓ
層２における電気伝導度σまたはこの電界効果トランジ
スタのしきい値電圧Ｖthの値は異なる。具体的には、ビ
ット“１”に対する電気伝導度をσ１、しきい値電圧を
Ｖth１、ビット“０”に対する電気伝導度をσ０、しき
い値電圧をＶth０とした場合、σ１＞σ０、Ｖth１＜Ｖ
th０が成立する。
“０”であるかに応じて、チャネル層としてのＧａＡｓ
層２における電気伝導度σまたはこの電界効果トランジ
スタのしきい値電圧Ｖthの値は異なる。具体的には、ビ
ット“１”に対する電気伝導度をσ１、しきい値電圧を
Ｖth１、ビット“０”に対する電気伝導度をσ０、しき
い値電圧をＶth０とした場合、σ１＞σ０、Ｖth１＜Ｖ
th０が成立する。
【００３０】記憶された情報の読み出しは、チャネル層
としてのＧａＡｓ層２の電気伝導度σの差またはしきい
値電圧Ｖthの差を検出することにより行うことができ
る。
としてのＧａＡｓ層２の電気伝導度σの差またはしきい
値電圧Ｖthの差を検出することにより行うことができ
る。
【００３１】次に、上述のように構成されたこの第１の
実施形態による電界効果トランジスタの製造方法につい
て説明する。
実施形態による電界効果トランジスタの製造方法につい
て説明する。
【００３２】まず、図５Ａに示すように、半絶縁性Ｇａ
Ａｓ基板１上に、分子線エピタキシー（ＭＢＥ）法や有
機金属化学気相成長（ＭＯＣＶＤ）法などにより、必要
に応じてバッファ層（図示せず）を介して、厚さｄ1 の
ＡｌＧａＡｓ層３ａおよびｎ１原子層のＩｎＡｓ層を順
次成長させる。ｎ１原子層のＩｎＡｓ層におけるｎ１を
１よりも大きい値に選んだ場合、このＩｎＡｓ層の成長
においては、ＡｌＧａＡｓ層３ａ上にＩｎＡｓ単原子層
１０が成長した後、その上にＩｎＡｓ微粒子１１が所定
の二次元配列パターンで自己形成される。例えば、ｎ１
＝１．５のときには、１０10ｃｍ-2オーダーの密度でＩ
ｎＡｓ微粒子１１が自己形成される。なお、ＩｎＡｓ単
原子層１０は、下地に対する濡れ層として働く。
Ａｓ基板１上に、分子線エピタキシー（ＭＢＥ）法や有
機金属化学気相成長（ＭＯＣＶＤ）法などにより、必要
に応じてバッファ層（図示せず）を介して、厚さｄ1 の
ＡｌＧａＡｓ層３ａおよびｎ１原子層のＩｎＡｓ層を順
次成長させる。ｎ１原子層のＩｎＡｓ層におけるｎ１を
１よりも大きい値に選んだ場合、このＩｎＡｓ層の成長
においては、ＡｌＧａＡｓ層３ａ上にＩｎＡｓ単原子層
１０が成長した後、その上にＩｎＡｓ微粒子１１が所定
の二次元配列パターンで自己形成される。例えば、ｎ１
＝１．５のときには、１０10ｃｍ-2オーダーの密度でＩ
ｎＡｓ微粒子１１が自己形成される。なお、ＩｎＡｓ単
原子層１０は、下地に対する濡れ層として働く。
【００３３】次に、図５Ｂに示すように、ＩｎＡｓ微粒
子１１を覆うようにＡｌＧａＡｓ層３ｂを成長させた
後、さらにその上に、１よりも大きいｎ２原子層のＩｎ
Ａｓ層を成長させる。このとき、このＩｎＡｓ層の成長
においては、上述と同様に、ＡｌＧａＡｓ層３ｂ上にＩ
ｎＡｓ単原子層１０を介してＩｎＡｓ微粒子１１が自己
形成されるが、この第２段目のＩｎＡｓ微粒子１１は、
最初に形成された第１段目のＩｎＡｓ微粒子１１の真上
に自己形成されることが知られている（Phys.Rev.Let
t.,76,952(1996))。
子１１を覆うようにＡｌＧａＡｓ層３ｂを成長させた
後、さらにその上に、１よりも大きいｎ２原子層のＩｎ
Ａｓ層を成長させる。このとき、このＩｎＡｓ層の成長
においては、上述と同様に、ＡｌＧａＡｓ層３ｂ上にＩ
ｎＡｓ単原子層１０を介してＩｎＡｓ微粒子１１が自己
形成されるが、この第２段目のＩｎＡｓ微粒子１１は、
最初に形成された第１段目のＩｎＡｓ微粒子１１の真上
に自己形成されることが知られている（Phys.Rev.Let
t.,76,952(1996))。
【００３４】次に、図５Ｃに示すように、第２段目のＩ
ｎＡｓ微粒子１１を覆うように再びＡｌＧａＡｓ層３ｃ
を成長させ、さらにその上に、１よりも大きいｎ３原子
層のＩｎＡｓ層を成長させる。このとき、このＩｎＡｓ
層の成長においては、上述と同様に、ＡｌＧａＡｓ層３
ｃ上にＩｎＡｓ単原子層１０を介して第３段目のＩｎＡ
ｓ微粒子１１が、第２段目のＩｎＡｓ微粒子１１の真上
に自己形成される。この後、第３段目のＩｎＡｓ微粒子
１１を覆うように再びＡｌＧａＡｓ層３ｄを成長させ
る。
ｎＡｓ微粒子１１を覆うように再びＡｌＧａＡｓ層３ｃ
を成長させ、さらにその上に、１よりも大きいｎ３原子
層のＩｎＡｓ層を成長させる。このとき、このＩｎＡｓ
層の成長においては、上述と同様に、ＡｌＧａＡｓ層３
ｃ上にＩｎＡｓ単原子層１０を介して第３段目のＩｎＡ
ｓ微粒子１１が、第２段目のＩｎＡｓ微粒子１１の真上
に自己形成される。この後、第３段目のＩｎＡｓ微粒子
１１を覆うように再びＡｌＧａＡｓ層３ｄを成長させ
る。
【００３５】以上により、ＡｌＧａＡｓ層３ａ、３ｂ、
３ｃ、３ｄの全体の中にＩｎＡｓ微粒子１１の三次元的
集合体が埋め込まれた構造が形成される。
３ｃ、３ｄの全体の中にＩｎＡｓ微粒子１１の三次元的
集合体が埋め込まれた構造が形成される。
【００３６】次に、図５Ｄに示すように、ＡｌＧａＡｓ
層３ｄ上にＧａＡｓキャップ層４を成長させる。次に、
真空蒸着法やスパッタリング法などによりＧａＡｓキャ
ップ層４の全面にソース電極およびドレイン電極形成用
の金属膜として例えばＡｕ／ＡｕＧｅ／Ｎｉ膜を形成
し、さらにその上にフォトリソグラフィー法または電子
線リソグラフィー法によりレジストパターンを形成した
後、このレジストパターンをマスクとしてＡｕ／ＡｕＧ
ｅ／Ｎｉ膜をエッチングすることにより、ソース電極７
およびドレイン電極８を形成する。次に、このレジスト
パターンを除去した後、例えば４００℃程度の温度でア
ニールを行うことにより、ソース電極７およびドレイン
電極８をそれらの下側の部分のＧａＡｓキャップ層４、
ＡｌＧａＡｓ層３ａ、３ｂ、３ｃ、３ｄ、ＩｎＡｓ単原
子層１１およびＧａＡｓ層２と合金化させることにより
合金層９を形成する。次に、真空蒸着法やスパッタリン
グ法などにより全面にゲート電極形成用の金属膜として
例えばＡｌ膜を形成し、さらにその上にフォトリソグラ
フィー法または電子線リソグラフィー法によりレジスト
パターンを形成した後、このレジストパターンをマスク
としてＡｌ膜をエッチングにより、ゲート電極６を形成
する。
層３ｄ上にＧａＡｓキャップ層４を成長させる。次に、
真空蒸着法やスパッタリング法などによりＧａＡｓキャ
ップ層４の全面にソース電極およびドレイン電極形成用
の金属膜として例えばＡｕ／ＡｕＧｅ／Ｎｉ膜を形成
し、さらにその上にフォトリソグラフィー法または電子
線リソグラフィー法によりレジストパターンを形成した
後、このレジストパターンをマスクとしてＡｕ／ＡｕＧ
ｅ／Ｎｉ膜をエッチングすることにより、ソース電極７
およびドレイン電極８を形成する。次に、このレジスト
パターンを除去した後、例えば４００℃程度の温度でア
ニールを行うことにより、ソース電極７およびドレイン
電極８をそれらの下側の部分のＧａＡｓキャップ層４、
ＡｌＧａＡｓ層３ａ、３ｂ、３ｃ、３ｄ、ＩｎＡｓ単原
子層１１およびＧａＡｓ層２と合金化させることにより
合金層９を形成する。次に、真空蒸着法やスパッタリン
グ法などにより全面にゲート電極形成用の金属膜として
例えばＡｌ膜を形成し、さらにその上にフォトリソグラ
フィー法または電子線リソグラフィー法によりレジスト
パターンを形成した後、このレジストパターンをマスク
としてＡｌ膜をエッチングにより、ゲート電極６を形成
する。
【００３７】以上により、図１および図２に示すものと
実質的に同一の構造を有する電界効果トランジスタが製
造される。
実質的に同一の構造を有する電界効果トランジスタが製
造される。
【００３８】以上のように、この第１の実施形態による
電界効果トランジスタによれば、ゲート電極６に印加す
る電圧により、チャネル層としてのＧａＡｓ層３に近接
して設けられた三次元量子ドットアレイにおける電子分
布を制御することができるので、電子がゲート電極６側
の第３段目の二次元量子ドットアレイの量子ドットＱＤ
３中に存在する状態（図３）および電子がＧａＡｓ層２
寄りの第１段目の二次元量子ドットアレイの量子ドット
ＱＤ１中に存在する状態（図４）をそれぞれビットの
“１”および“０”に対応させることにより１ビットの
情報を記憶することができ、また、ＧａＡｓ層２の電気
伝導度σの差またはしきい値電圧Ｖthの差を検出するこ
とにより情報の読み出しを行うことができる。すなわ
ち、この第１の実施形態による電界効果トランジスタ
は、メモリ素子として用いることができる。このメモリ
素子は、ゲート電極６への低い電圧の印加によって、状
態変化、すなわち、三次元量子ドットアレイにおける電
子分布の変化を起こさせることができるため、低消費電
力である。また、この状態変化は、第１段目の二次元量
子ドットアレイの量子ドットＱＤ１と第３段目の二次元
量子ドットアレイの量子ドットＱＤ３との間での電子の
移動によって引き起こすことが可能であるため、このメ
モリ素子は、情報の書き込みおよび読み出しを高速で行
うことができる。さらに、このメモリ素子は１個当たり
の占有面積を小さくすることができるので、高集積化が
容易であり、したがって大容量化が容易である。
電界効果トランジスタによれば、ゲート電極６に印加す
る電圧により、チャネル層としてのＧａＡｓ層３に近接
して設けられた三次元量子ドットアレイにおける電子分
布を制御することができるので、電子がゲート電極６側
の第３段目の二次元量子ドットアレイの量子ドットＱＤ
３中に存在する状態（図３）および電子がＧａＡｓ層２
寄りの第１段目の二次元量子ドットアレイの量子ドット
ＱＤ１中に存在する状態（図４）をそれぞれビットの
“１”および“０”に対応させることにより１ビットの
情報を記憶することができ、また、ＧａＡｓ層２の電気
伝導度σの差またはしきい値電圧Ｖthの差を検出するこ
とにより情報の読み出しを行うことができる。すなわ
ち、この第１の実施形態による電界効果トランジスタ
は、メモリ素子として用いることができる。このメモリ
素子は、ゲート電極６への低い電圧の印加によって、状
態変化、すなわち、三次元量子ドットアレイにおける電
子分布の変化を起こさせることができるため、低消費電
力である。また、この状態変化は、第１段目の二次元量
子ドットアレイの量子ドットＱＤ１と第３段目の二次元
量子ドットアレイの量子ドットＱＤ３との間での電子の
移動によって引き起こすことが可能であるため、このメ
モリ素子は、情報の書き込みおよび読み出しを高速で行
うことができる。さらに、このメモリ素子は１個当たり
の占有面積を小さくすることができるので、高集積化が
容易であり、したがって大容量化が容易である。
【００３９】図６は、この発明の第２の実施形態による
電界効果トランジスタを示す。
電界効果トランジスタを示す。
【００４０】図６に示すように、この第２の実施形態に
よる電界効果トランジスタにおいては、ＡｌＧａＡｓ層
３中に、ＧａＡｓ層２とこのＡｌＧａＡｓ層３とのヘテ
ロ界面に平行な第１の面、第２の面、第３の面、第４の
面および第５の面内に、それぞれ、量子ドットＱＤ１か
らなる第１段目の二次元量子ドットアレイ、量子ドット
ＱＤ２からなる第２段目の二次元量子ドットアレイ、量
子ドットＱＤ３からなる第３段目の二次元量子ドットア
レイ、量子ドットＱＤ４からなる第４段目の二次元量子
ドットアレイおよび量子ドットＱＤ５からなる第５段目
の二次元量子ドットアレイが互いに同一の配列パターン
で埋め込まれている。そして、これらの五段の二次元量
子ドットアレイにより三次元量子ドットアレイが構成さ
れている。ここで、量子ドットＱＤ１、量子ドットＱＤ
２、量子ドットＱＤ３、量子ドットＱＤ４および量子ド
ットＱＤ５のそれぞれは、量子井戸部としての微粒子状
のＩｎＡｓ層５が障壁層としてのＡｌＧａＡｓ層３で取
り囲まれたＡｌＧａＡｓ／ＩｎＡｓヘテロ接合により構
成されている。また、ＧａＡｓ層２とＡｌＧａＡｓ層３
とのヘテロ界面に垂直な方向における第１段目の量子ド
ットＱＤ１、第２段目の量子ドットＱＤ２、第３段目の
量子ドットＱＤ３、第４段目の量子ドットＱＤ４、第５
段目の量子ドットＱＤ５および第６段目の量子ドットＱ
Ｄ６の相互間の間隔は、それらの間を量子力学的トンネ
リングにより電子が移動することができるように十分に
小さく選ばれ、具体的には、例えば１０ｎｍ以下に選ば
れる。その他の構成は第１の実施形態による電界効果ト
ランジスタと同様であるので、説明を省略する。
よる電界効果トランジスタにおいては、ＡｌＧａＡｓ層
３中に、ＧａＡｓ層２とこのＡｌＧａＡｓ層３とのヘテ
ロ界面に平行な第１の面、第２の面、第３の面、第４の
面および第５の面内に、それぞれ、量子ドットＱＤ１か
らなる第１段目の二次元量子ドットアレイ、量子ドット
ＱＤ２からなる第２段目の二次元量子ドットアレイ、量
子ドットＱＤ３からなる第３段目の二次元量子ドットア
レイ、量子ドットＱＤ４からなる第４段目の二次元量子
ドットアレイおよび量子ドットＱＤ５からなる第５段目
の二次元量子ドットアレイが互いに同一の配列パターン
で埋め込まれている。そして、これらの五段の二次元量
子ドットアレイにより三次元量子ドットアレイが構成さ
れている。ここで、量子ドットＱＤ１、量子ドットＱＤ
２、量子ドットＱＤ３、量子ドットＱＤ４および量子ド
ットＱＤ５のそれぞれは、量子井戸部としての微粒子状
のＩｎＡｓ層５が障壁層としてのＡｌＧａＡｓ層３で取
り囲まれたＡｌＧａＡｓ／ＩｎＡｓヘテロ接合により構
成されている。また、ＧａＡｓ層２とＡｌＧａＡｓ層３
とのヘテロ界面に垂直な方向における第１段目の量子ド
ットＱＤ１、第２段目の量子ドットＱＤ２、第３段目の
量子ドットＱＤ３、第４段目の量子ドットＱＤ４、第５
段目の量子ドットＱＤ５および第６段目の量子ドットＱ
Ｄ６の相互間の間隔は、それらの間を量子力学的トンネ
リングにより電子が移動することができるように十分に
小さく選ばれ、具体的には、例えば１０ｎｍ以下に選ば
れる。その他の構成は第１の実施形態による電界効果ト
ランジスタと同様であるので、説明を省略する。
【００４１】この第２の実施形態による電界効果トラン
ジスタの動作は、ゲート電極６に、ソース電極７に対し
て正の電圧を印加することにより、三次元量子ドットア
レイ中の電子が、ゲート電極６寄りの第５段目の二次元
量子ドットアレイの量子ドットＱＤ５中に移動し（図
６）、これと逆に、ゲート電極６に、ソース電極７に対
して負の電圧を印加することにより、三次元量子ドット
アレイ中の電子が、ＧａＡｓ層２寄りの第１段目の量子
ドットＱＤ１中に移動し（図７）、これらの二つの状態
を例えばそれぞれビットの“１”および“０”に対応さ
せることにより１ビットの情報を記憶することを除い
て、第１の実施形態による電界効果トランジスタの動作
と同様である。
ジスタの動作は、ゲート電極６に、ソース電極７に対し
て正の電圧を印加することにより、三次元量子ドットア
レイ中の電子が、ゲート電極６寄りの第５段目の二次元
量子ドットアレイの量子ドットＱＤ５中に移動し（図
６）、これと逆に、ゲート電極６に、ソース電極７に対
して負の電圧を印加することにより、三次元量子ドット
アレイ中の電子が、ＧａＡｓ層２寄りの第１段目の量子
ドットＱＤ１中に移動し（図７）、これらの二つの状態
を例えばそれぞれビットの“１”および“０”に対応さ
せることにより１ビットの情報を記憶することを除い
て、第１の実施形態による電界効果トランジスタの動作
と同様である。
【００４２】この第２の実施形態による電界効果トラン
ジスタの製造方法は、第１の実施形態による電界効果ト
ランジスタの製造方法と同様である。
ジスタの製造方法は、第１の実施形態による電界効果ト
ランジスタの製造方法と同様である。
【００４３】この第２の実施形態によれば、第１の実施
形態と同様な利点を得ることができる。
形態と同様な利点を得ることができる。
【００４４】図８は、この発明の第３の実施形態による
電界効果トランジスタを示す。
電界効果トランジスタを示す。
【００４５】図８に示すように、この第３の実施形態に
よる電界効果トランジスタにおいては、ＡｌＧａＡｓ層
３中に、ＧａＡｓ層２とこのＡｌＧａＡｓ層３とのヘテ
ロ界面に平行な第１の面、第２の面、第３の面、第４の
面、第５の面および第６の面内に、それぞれ、量子ドッ
トＱＤ１からなる第１段目の二次元量子ドットアレイ、
量子ドットＱＤ２からなる第２段目の二次元量子ドット
アレイ、量子ドットＱＤ３からなる第３段目の二次元量
子ドットアレイ、量子ドットＱＤ４からなる第４段目の
二次元量子ドットアレイ、量子ドットＱＤ５からなる第
５段目の二次元量子ドットアレイおよび量子ドットＱＤ
６からなる第６段目の二次元量子ドットアレイが互いに
同一の配列パターンで埋め込まれている。そして、これ
らの六段の二次元量子ドットアレイにより三次元量子ド
ットアレイが構成されている。ここで、量子ドットＱＤ
１、量子ドットＱＤ２、量子ドットＱＤ３、量子ドット
ＱＤ４、量子ドットＱＤ５および量子ドットＱＤ６のそ
れぞれは、量子井戸部としての微粒子状のＩｎＡｓ層５
が障壁層としてのＡｌＧａＡｓ層３で取り囲まれたＡｌ
ＧａＡｓ／ＩｎＡｓヘテロ接合により構成されている。
また、この場合、ＧａＡｓ層２とＡｌＧａＡｓ層３との
ヘテロ界面に垂直な方向における第１段目の量子ドット
ＱＤ１、第２段目の量子ドットＱＤ２および第３段目の
量子ドットＱＤ３の相互間の間隔は、それらの間を量子
力学的トンネリングにより電子が移動することができる
ように十分に小さく選ばれ、同様に、第４段目の量子ド
ットＱＤ４、第５段目の量子ドットＱＤ５および第６段
目の量子ドットＱＤ６の相互間の間隔も、それらの間を
量子力学的トンネリングにより電子が移動することがで
きるように十分に小さく選ばれ、具体的には、例えば１
０ｎｍ以下に選ばれる。一方、第３段目の量子ドットＱ
Ｄ３と第４段目の量子ドットＱＤ４との間の間隔は、そ
れらの間を量子力学的トンネリングにより電子が移動す
ることが困難な大きさ、例えば１０ｎｍ以上に選ばれ
る。その他の構成は第１の実施形態による電界効果トラ
ンジスタと同様であるので、説明を省略する。
よる電界効果トランジスタにおいては、ＡｌＧａＡｓ層
３中に、ＧａＡｓ層２とこのＡｌＧａＡｓ層３とのヘテ
ロ界面に平行な第１の面、第２の面、第３の面、第４の
面、第５の面および第６の面内に、それぞれ、量子ドッ
トＱＤ１からなる第１段目の二次元量子ドットアレイ、
量子ドットＱＤ２からなる第２段目の二次元量子ドット
アレイ、量子ドットＱＤ３からなる第３段目の二次元量
子ドットアレイ、量子ドットＱＤ４からなる第４段目の
二次元量子ドットアレイ、量子ドットＱＤ５からなる第
５段目の二次元量子ドットアレイおよび量子ドットＱＤ
６からなる第６段目の二次元量子ドットアレイが互いに
同一の配列パターンで埋め込まれている。そして、これ
らの六段の二次元量子ドットアレイにより三次元量子ド
ットアレイが構成されている。ここで、量子ドットＱＤ
１、量子ドットＱＤ２、量子ドットＱＤ３、量子ドット
ＱＤ４、量子ドットＱＤ５および量子ドットＱＤ６のそ
れぞれは、量子井戸部としての微粒子状のＩｎＡｓ層５
が障壁層としてのＡｌＧａＡｓ層３で取り囲まれたＡｌ
ＧａＡｓ／ＩｎＡｓヘテロ接合により構成されている。
また、この場合、ＧａＡｓ層２とＡｌＧａＡｓ層３との
ヘテロ界面に垂直な方向における第１段目の量子ドット
ＱＤ１、第２段目の量子ドットＱＤ２および第３段目の
量子ドットＱＤ３の相互間の間隔は、それらの間を量子
力学的トンネリングにより電子が移動することができる
ように十分に小さく選ばれ、同様に、第４段目の量子ド
ットＱＤ４、第５段目の量子ドットＱＤ５および第６段
目の量子ドットＱＤ６の相互間の間隔も、それらの間を
量子力学的トンネリングにより電子が移動することがで
きるように十分に小さく選ばれ、具体的には、例えば１
０ｎｍ以下に選ばれる。一方、第３段目の量子ドットＱ
Ｄ３と第４段目の量子ドットＱＤ４との間の間隔は、そ
れらの間を量子力学的トンネリングにより電子が移動す
ることが困難な大きさ、例えば１０ｎｍ以上に選ばれ
る。その他の構成は第１の実施形態による電界効果トラ
ンジスタと同様であるので、説明を省略する。
【００４６】次に、上述のように構成されたこの第３の
実施形態による電界効果トランジスタの動作について説
明する。
実施形態による電界効果トランジスタの動作について説
明する。
【００４７】すなわち、この第３の実施形態による電界
効果トランジスタにおいては、ゲート電極６に、ソース
電極７に対して正の電圧を印加することにより、第１段
目の二次元量子ドットアレイ、第２段目の二次元量子ド
ットアレイおよび第３段目の二次元量子ドットアレイか
らなる三次元量子ドットアレイ中の電子が、ゲート電極
６寄りの第３段目の二次元量子ドットアレイの量子ドッ
トＱＤ３中に移動するとともに、第４段目の二次元量子
ドットアレイ、第５段目の二次元量子ドットアレイおよ
び第６段目の二次元量子ドットアレイからなる三次元量
子ドットアレイ中の電子が、ゲート電極６寄りの第６段
目の二次元量子ドットアレイの量子ドットＱＤ６中に移
動する（図８）。また、これと逆に、ゲート電極６に、
ソース電極７に対して負の電圧を印加することにより、
第１段目の二次元量子ドットアレイ、第２段目の二次元
量子ドットアレイおよび第３段目の二次元量子ドットア
レイからなる三次元量子ドットアレイ中の電子が、Ｇａ
Ａｓ層２寄りの第１段目の二次元量子ドットアレイの量
子ドットＱＤ１中に移動するとともに、第４段目の二次
元量子ドットアレイ、第５段目の二次元量子ドットアレ
イおよび第６段目の二次元量子ドットアレイからなる三
次元量子ドットアレイ中の電子が、ＧａＡｓ層２寄りの
第４段目の二次元量子ドットアレイの量子ドットＱＤ４
中に移動する（図９）。そして、これらの二つの状態を
例えばそれぞれビットの“１”および“０”に対応させ
ることにより１ビットの情報を記憶する。その他のこと
は、第１の実施形態による電界効果トランジスタの動作
と同様である。
効果トランジスタにおいては、ゲート電極６に、ソース
電極７に対して正の電圧を印加することにより、第１段
目の二次元量子ドットアレイ、第２段目の二次元量子ド
ットアレイおよび第３段目の二次元量子ドットアレイか
らなる三次元量子ドットアレイ中の電子が、ゲート電極
６寄りの第３段目の二次元量子ドットアレイの量子ドッ
トＱＤ３中に移動するとともに、第４段目の二次元量子
ドットアレイ、第５段目の二次元量子ドットアレイおよ
び第６段目の二次元量子ドットアレイからなる三次元量
子ドットアレイ中の電子が、ゲート電極６寄りの第６段
目の二次元量子ドットアレイの量子ドットＱＤ６中に移
動する（図８）。また、これと逆に、ゲート電極６に、
ソース電極７に対して負の電圧を印加することにより、
第１段目の二次元量子ドットアレイ、第２段目の二次元
量子ドットアレイおよび第３段目の二次元量子ドットア
レイからなる三次元量子ドットアレイ中の電子が、Ｇａ
Ａｓ層２寄りの第１段目の二次元量子ドットアレイの量
子ドットＱＤ１中に移動するとともに、第４段目の二次
元量子ドットアレイ、第５段目の二次元量子ドットアレ
イおよび第６段目の二次元量子ドットアレイからなる三
次元量子ドットアレイ中の電子が、ＧａＡｓ層２寄りの
第４段目の二次元量子ドットアレイの量子ドットＱＤ４
中に移動する（図９）。そして、これらの二つの状態を
例えばそれぞれビットの“１”および“０”に対応させ
ることにより１ビットの情報を記憶する。その他のこと
は、第１の実施形態による電界効果トランジスタの動作
と同様である。
【００４８】この第３の実施形態による電界効果トラン
ジスタの製造方法は、第１の実施形態による電界効果ト
ランジスタの製造方法と同様である。
ジスタの製造方法は、第１の実施形態による電界効果ト
ランジスタの製造方法と同様である。
【００４９】この第３の実施形態によれば、第１の実施
形態と同様な利点を得ることができる。
形態と同様な利点を得ることができる。
【００５０】図１０は、この発明の第４の実施形態によ
る電界効果トランジスタを示す。
る電界効果トランジスタを示す。
【００５１】図１０に示すように、この第４の実施形態
による電界効果トランジスタにおいては、ＡｌＧａＡｓ
層３中に、ＧａＡｓ層２とこのＡｌＧａＡｓ層３とのヘ
テロ界面に平行な第１の面および第２の面内に、それぞ
れ、量子ドットＱＤ１からなる第１段目の二次元量子ド
ットアレイおよび量子ドットＱＤ２からなる第２段目の
二次元量子ドットアレイが互いに同一の配列パターンで
埋め込まれている。そして、これらの二段の二次元量子
ドットアレイにより三次元量子ドットアレイが構成され
ている。ここで、量子ドットＱＤ１および量子ドットＱ
Ｄ２のそれぞれは、量子井戸部としての微粒子状のＩｎ
Ａｓ層５が障壁層としてのＡｌＧａＡｓ層３で取り囲ま
れたＡｌＧａＡｓ／ＩｎＡｓヘテロ接合により構成され
ている。また、この場合、ＧａＡｓ層２とＡｌＧａＡｓ
層３とのヘテロ界面に垂直な方向における第１段目の量
子ドットＱＤ１および第２段目の量子ドットＱＤ２の相
互間の間隔は、それらの間を量子力学的トンネリングに
より電子が移動することができない大きさ、例えば１０
ｎｍ以上に選ばれる。その他の構成は第１の実施形態に
よる電界効果トランジスタと同様であるので、説明を省
略する。
による電界効果トランジスタにおいては、ＡｌＧａＡｓ
層３中に、ＧａＡｓ層２とこのＡｌＧａＡｓ層３とのヘ
テロ界面に平行な第１の面および第２の面内に、それぞ
れ、量子ドットＱＤ１からなる第１段目の二次元量子ド
ットアレイおよび量子ドットＱＤ２からなる第２段目の
二次元量子ドットアレイが互いに同一の配列パターンで
埋め込まれている。そして、これらの二段の二次元量子
ドットアレイにより三次元量子ドットアレイが構成され
ている。ここで、量子ドットＱＤ１および量子ドットＱ
Ｄ２のそれぞれは、量子井戸部としての微粒子状のＩｎ
Ａｓ層５が障壁層としてのＡｌＧａＡｓ層３で取り囲ま
れたＡｌＧａＡｓ／ＩｎＡｓヘテロ接合により構成され
ている。また、この場合、ＧａＡｓ層２とＡｌＧａＡｓ
層３とのヘテロ界面に垂直な方向における第１段目の量
子ドットＱＤ１および第２段目の量子ドットＱＤ２の相
互間の間隔は、それらの間を量子力学的トンネリングに
より電子が移動することができない大きさ、例えば１０
ｎｍ以上に選ばれる。その他の構成は第１の実施形態に
よる電界効果トランジスタと同様であるので、説明を省
略する。
【００５２】次に、上述のように構成されたこの第４の
実施形態による電界効果トランジスタの動作について説
明する。
実施形態による電界効果トランジスタの動作について説
明する。
【００５３】すなわち、この第４の実施形態による電界
効果トランジスタにおいては、第１段目の二次元量子ド
ットアレイの帯電量の面内密度Ｑの差、すなわち、Ｑ＞
Ｑ１であるか、Ｑ＜Ｑ２（ただし、Ｑ１＞Ｑ２）である
かを、例えばそれぞれビットの“１”および“０”に対
応させることにより、１ビットの情報を記憶することが
できる。同様に、第２段目の二次元量子ドットアレイの
帯電量の面内密度Ｑの差、すなわち、Ｑ＞Ｑ１である
か、Ｑ＜Ｑ２（ただし、Ｑ１＞Ｑ２）であるかを、例え
ばそれぞれビットの“１”および“０”に対応させるこ
とにより、１ビットの情報を記憶することができる。す
なわち、第１段目の二次元量子ドットアレイおよび第２
段目の二次元量子ドットアレイのそれぞれに１ビットの
情報を記憶することができ、したがってこれらの二段の
二次元量子ドットアレイからなる三次元量子ドットアレ
イ全体では２ビットの情報を記憶することができる。
効果トランジスタにおいては、第１段目の二次元量子ド
ットアレイの帯電量の面内密度Ｑの差、すなわち、Ｑ＞
Ｑ１であるか、Ｑ＜Ｑ２（ただし、Ｑ１＞Ｑ２）である
かを、例えばそれぞれビットの“１”および“０”に対
応させることにより、１ビットの情報を記憶することが
できる。同様に、第２段目の二次元量子ドットアレイの
帯電量の面内密度Ｑの差、すなわち、Ｑ＞Ｑ１である
か、Ｑ＜Ｑ２（ただし、Ｑ１＞Ｑ２）であるかを、例え
ばそれぞれビットの“１”および“０”に対応させるこ
とにより、１ビットの情報を記憶することができる。す
なわち、第１段目の二次元量子ドットアレイおよび第２
段目の二次元量子ドットアレイのそれぞれに１ビットの
情報を記憶することができ、したがってこれらの二段の
二次元量子ドットアレイからなる三次元量子ドットアレ
イ全体では２ビットの情報を記憶することができる。
【００５４】具体的には、例えば、第１段目の二次元量
子ドットアレイおよび第２段目の二次元量子ドットアレ
イがともにＱ＜Ｑ２である状態（図１０）を〈０，０〉
に、第１段目の二次元量子ドットアレイがＱ＜Ｑ２で第
２段目の二次元量子ドットアレイがＱ＞Ｑ１である状態
（図１１）を〈１，０〉に、第１段目の二次元量子ドッ
トアレイがＱ＞Ｑ１で第２段目の二次元量子ドットアレ
イがＱ＜Ｑ２である状態（図１２）を〈０，１〉に、第
１段目の二次元量子ドットアレイおよび第２段目の二次
元量子ドットアレイがともにＱ＞Ｑ１である状態（図１
３）を〈１，１〉に対応させることにより、２ビットの
情報を記憶することができる。
子ドットアレイおよび第２段目の二次元量子ドットアレ
イがともにＱ＜Ｑ２である状態（図１０）を〈０，０〉
に、第１段目の二次元量子ドットアレイがＱ＜Ｑ２で第
２段目の二次元量子ドットアレイがＱ＞Ｑ１である状態
（図１１）を〈１，０〉に、第１段目の二次元量子ドッ
トアレイがＱ＞Ｑ１で第２段目の二次元量子ドットアレ
イがＱ＜Ｑ２である状態（図１２）を〈０，１〉に、第
１段目の二次元量子ドットアレイおよび第２段目の二次
元量子ドットアレイがともにＱ＞Ｑ１である状態（図１
３）を〈１，１〉に対応させることにより、２ビットの
情報を記憶することができる。
【００５５】このとき、記憶されている２ビットの情報
が〈０，０〉、〈１，０〉、〈０，１〉および〈１，
１〉のいずれであるかに応じて、チャネル層としてのＧ
ａＡｓ層２の電気伝導度σまたはこの電界効果トランジ
スタのしきい値電圧Ｖthの値は異なる。具体的には、
〈０，０〉、〈１，０〉、〈０，１〉および〈１，１〉
に対する電気伝導度をそれぞれσ３、σ２、σ１、σ
０、しきい値電圧をＶth３、Ｖth２、Ｖth１、Ｖth０と
した場合、σ３＞σ２＞σ１＞σ０、Ｖth３＜Ｖth２＜
Ｖth１＜Ｖth０が成立する。
が〈０，０〉、〈１，０〉、〈０，１〉および〈１，
１〉のいずれであるかに応じて、チャネル層としてのＧ
ａＡｓ層２の電気伝導度σまたはこの電界効果トランジ
スタのしきい値電圧Ｖthの値は異なる。具体的には、
〈０，０〉、〈１，０〉、〈０，１〉および〈１，１〉
に対する電気伝導度をそれぞれσ３、σ２、σ１、σ
０、しきい値電圧をＶth３、Ｖth２、Ｖth１、Ｖth０と
した場合、σ３＞σ２＞σ１＞σ０、Ｖth３＜Ｖth２＜
Ｖth１＜Ｖth０が成立する。
【００５６】記憶された情報の読み出しは、チャネル層
としてのＧａＡｓ層２の電気伝導度σの差またはしきい
値電圧Ｖthの差を検出することにより行うことができ
る。
としてのＧａＡｓ層２の電気伝導度σの差またはしきい
値電圧Ｖthの差を検出することにより行うことができ
る。
【００５７】ここで、三次元量子ドットアレイの量子ド
ットＱＤ１および量子ドットＱＤ２への電荷の蓄積は、
ゲート電極６に電圧を印加してチャネル層としてのＧａ
Ａｓ層２側から量子ドットＱＤ１および量子ドットＱＤ
２に電子を注入することにより行うことができる。
ットＱＤ１および量子ドットＱＤ２への電荷の蓄積は、
ゲート電極６に電圧を印加してチャネル層としてのＧａ
Ａｓ層２側から量子ドットＱＤ１および量子ドットＱＤ
２に電子を注入することにより行うことができる。
【００５８】この第４の実施形態による電界効果トラン
ジスタの製造方法は、第１の実施形態による電界効果ト
ランジスタの製造方法と同様である。
ジスタの製造方法は、第１の実施形態による電界効果ト
ランジスタの製造方法と同様である。
【００５９】この第４の実施形態によれば、２ビットの
情報を記憶することができるメモリ素子を実現すること
ができるほか、第１の実施形態と同様な利点を得ること
ができる。
情報を記憶することができるメモリ素子を実現すること
ができるほか、第１の実施形態と同様な利点を得ること
ができる。
【００６０】図１４は、この発明の第５の実施形態によ
る電界効果トランジスタを示す。
る電界効果トランジスタを示す。
【００６１】図１４に示すように、この第５の実施形態
による電界効果トランジスタにおいては、ＡｌＧａＡｓ
層３中に、ＧａＡｓ層２とこのＡｌＧａＡｓ層３とのヘ
テロ界面に平行な一つの面内に、量子ドットＱＤからな
る一段の二次元量子ドットアレイが所定の配列パターン
で埋め込まれている。ここで、量子ドットＱＤは、量子
井戸部としての微粒子状のＩｎＡｓ層５が障壁層として
のＡｌＧａＡｓ層３で取り囲まれたＡｌＧａＡｓ／Ｉｎ
Ａｓヘテロ接合により構成されている。その他の構成は
第１の実施形態による電界効果トランジスタと同様であ
るので、説明を省略する。
による電界効果トランジスタにおいては、ＡｌＧａＡｓ
層３中に、ＧａＡｓ層２とこのＡｌＧａＡｓ層３とのヘ
テロ界面に平行な一つの面内に、量子ドットＱＤからな
る一段の二次元量子ドットアレイが所定の配列パターン
で埋め込まれている。ここで、量子ドットＱＤは、量子
井戸部としての微粒子状のＩｎＡｓ層５が障壁層として
のＡｌＧａＡｓ層３で取り囲まれたＡｌＧａＡｓ／Ｉｎ
Ａｓヘテロ接合により構成されている。その他の構成は
第１の実施形態による電界効果トランジスタと同様であ
るので、説明を省略する。
【００６２】この第５の実施形態による電界効果トラン
ジスタにおいては、量子ドットアレイを構成する各量子
ドットＱＤには、サイズ量子化により、量子準位が形成
される。ここでは、図１５に示すように、この量子ドッ
トＱＤに、基底準位Ｅ０および第１励起準位Ｅ１が形成
されている場合について考える。なお、図１５におい
て、Ｅc は伝導帯の下端のエネルギーを示す（以下同
様）。
ジスタにおいては、量子ドットアレイを構成する各量子
ドットＱＤには、サイズ量子化により、量子準位が形成
される。ここでは、図１５に示すように、この量子ドッ
トＱＤに、基底準位Ｅ０および第１励起準位Ｅ１が形成
されている場合について考える。なお、図１５におい
て、Ｅc は伝導帯の下端のエネルギーを示す（以下同
様）。
【００６３】この場合、基底準位Ｅ０および第１励起準
位Ｅ１のいずれもが空の状態（図１６）、基底準位Ｅ０
のみ電子に占有されている状態（図１７）、第１励起準
位Ｅ１まで電子に占有されている状態（図１８）を、そ
れぞれ“０”、“１”および“２”に対応させることに
より、３値の情報を記憶することができる。
位Ｅ１のいずれもが空の状態（図１６）、基底準位Ｅ０
のみ電子に占有されている状態（図１７）、第１励起準
位Ｅ１まで電子に占有されている状態（図１８）を、そ
れぞれ“０”、“１”および“２”に対応させることに
より、３値の情報を記憶することができる。
【００６４】このように量子準位を利用して記憶情報の
多値化を行った場合、量子ドットＱＤへの蓄積電荷量が
ゲート電極６に印加する電圧（ゲート電圧）に対して離
散的に変化するため、ゲート電圧の印加の結果生じる電
荷蓄積量の変動を少なくすることができる。このため、
所望の蓄積電荷量を得るまでの時間を短縮することがで
き、したがって書き込み時間の短縮化、すなわち書き込
みの高速化を図ることができる。
多値化を行った場合、量子ドットＱＤへの蓄積電荷量が
ゲート電極６に印加する電圧（ゲート電圧）に対して離
散的に変化するため、ゲート電圧の印加の結果生じる電
荷蓄積量の変動を少なくすることができる。このため、
所望の蓄積電荷量を得るまでの時間を短縮することがで
き、したがって書き込み時間の短縮化、すなわち書き込
みの高速化を図ることができる。
【００６５】この第５の実施形態による電界効果トラン
ジスタの製造方法は、第１の実施形態による電界効果ト
ランジスタの製造方法と同様である。
ジスタの製造方法は、第１の実施形態による電界効果ト
ランジスタの製造方法と同様である。
【００６６】この第５の実施形態によれば、３値の情報
を記憶することができるメモリ素子を実現することがで
きるほか、第１の実施形態と同様な種々の利点を得るこ
とができる。
を記憶することができるメモリ素子を実現することがで
きるほか、第１の実施形態と同様な種々の利点を得るこ
とができる。
【００６７】図１９は、この発明の第６の実施形態によ
る電界効果トランジスタを示す。
る電界効果トランジスタを示す。
【００６８】図１９に示すように、この第６の実施形態
による電界効果トランジスタにおいては、Ｓｉ基板２１
上にＳｉＯ2 膜２２が設けられている。
による電界効果トランジスタにおいては、Ｓｉ基板２１
上にＳｉＯ2 膜２２が設けられている。
【００６９】ＳｉＯ2 膜２２中には、Ａｕ微粒子２３
が、Ｓｉ基板２１とこのＳｉＯ2 膜２２とのヘテロ界面
に平行な第１の面、第２の面および第３の面内に、それ
ぞれ、Ａｕ微粒子２３からなる第１段目の二次元Ａｕ微
粒子アレイ、第２段目の二次元Ａｕ微粒子アレイおよび
第３段目の二次元Ａｕ微粒子アレイが互いに同一の配列
パターンで埋め込まれている。そして、これらの三段の
二次元Ａｕ微粒子アレイにより三次元Ａｕ微粒子アレイ
が構成されている。
が、Ｓｉ基板２１とこのＳｉＯ2 膜２２とのヘテロ界面
に平行な第１の面、第２の面および第３の面内に、それ
ぞれ、Ａｕ微粒子２３からなる第１段目の二次元Ａｕ微
粒子アレイ、第２段目の二次元Ａｕ微粒子アレイおよび
第３段目の二次元Ａｕ微粒子アレイが互いに同一の配列
パターンで埋め込まれている。そして、これらの三段の
二次元Ａｕ微粒子アレイにより三次元Ａｕ微粒子アレイ
が構成されている。
【００７０】この場合、Ｓｉ基板２１とＳｉＯ2 膜２２
とのヘテロ界面に垂直な方向における第１段目、第２段
目および第３段目のＡｕ微粒子２３の相互間の間隔は、
それらの間を量子力学的トンネリングにより電子が移動
することができるように十分に小さく選ばれ、具体的に
は、例えば１０ｎｍ以下に選ばれる。また、これらのＡ
ｕ微粒子２３の大きさは、この電界効果トランジスタの
用途などに応じて選ばれる。
とのヘテロ界面に垂直な方向における第１段目、第２段
目および第３段目のＡｕ微粒子２３の相互間の間隔は、
それらの間を量子力学的トンネリングにより電子が移動
することができるように十分に小さく選ばれ、具体的に
は、例えば１０ｎｍ以下に選ばれる。また、これらのＡ
ｕ微粒子２３の大きさは、この電界効果トランジスタの
用途などに応じて選ばれる。
【００７１】ＳｉＯ2 膜２２の両側の部分には例えばｎ
+ 型のソース領域２４およびドレイン領域２５が設けら
れている。これらのソース領域２４およびドレイン領域
２５の上には、それぞれ、例えばＡｌからなるソース電
極２７およびドレイン電極２８がこれらのソース領域２
４およびドレイン領域２５とオーミック接触して設けら
れている。さらに、これらのソース領域２４およびドレ
イン領域２５の間の部分でかつ三次元Ａｕ微粒子アレイ
の上方の部分におけるＳｉＯ2 膜２２上には、例えば不
純物がドープされた多結晶シリコンからなるゲート電極
２６が設けられている。
+ 型のソース領域２４およびドレイン領域２５が設けら
れている。これらのソース領域２４およびドレイン領域
２５の上には、それぞれ、例えばＡｌからなるソース電
極２７およびドレイン電極２８がこれらのソース領域２
４およびドレイン領域２５とオーミック接触して設けら
れている。さらに、これらのソース領域２４およびドレ
イン領域２５の間の部分でかつ三次元Ａｕ微粒子アレイ
の上方の部分におけるＳｉＯ2 膜２２上には、例えば不
純物がドープされた多結晶シリコンからなるゲート電極
２６が設けられている。
【００７２】この第６の実施形態による電界効果トラン
ジスタの動作については、Ａｕ微粒子２３中に電荷を蓄
積することを除いて、第１の実施形態による電界効果ト
ランジスタの動作と同様である。
ジスタの動作については、Ａｕ微粒子２３中に電荷を蓄
積することを除いて、第１の実施形態による電界効果ト
ランジスタの動作と同様である。
【００７３】次に、上述のように構成されたこの第６の
実施形態による電界効果トランジスタの製造方法につい
て説明する。
実施形態による電界効果トランジスタの製造方法につい
て説明する。
【００７４】まず、Ｓｉ基板２１に選択的にｎ型不純物
をイオン注入することによりｎ+ 型のソース領域２４お
よびドレイン領域２５を形成した後、これらのソース領
域２４およびドレイン領域２５の間の部分におけるＳｉ
基板２１を所定深さまでエッチング除去して溝を形成す
る。次に、この溝内におけるＳｉ基板２１上に例えば熱
酸化法により薄いＳｉＯ2 膜２２を形成する。次に、こ
のＳｉＯ2 膜２２上に真空蒸着法などにより薄いＡｕ膜
を形成した後、アニールを行うことによりこのＡｕ膜を
凝縮させて第１段目の二次元Ａｕ微粒子アレイを形成す
る。次に、この第１段目の二次元Ａｕ微粒子アレイ上に
例えばＣＶＤ法により薄いＳｉＯ2 膜２２を形成した
後、その上に上述と同様にして第２段目の二次元Ａｕ微
粒子アレイを形成する。次に、この第２段目の二次元Ａ
ｕ微粒子アレイ上に例えばＣＶＤ法により薄いＳｉＯ2
膜２２を形成した後、その上に上述と同様にして第３段
目の二次元Ａｕ微粒子アレイを形成する。次に、この第
３段目の二次元Ａｕ微粒子アレイ上に例えばＣＶＤ法に
より薄いＳｉＯ2 膜２２を形成する。このとき、この最
後に形成するＳｉＯ2 膜２２の上面が、ソース領域２４
およびドレイン領域２５の上面とほぼ一致するようにす
る。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜を形成
し、さらにこの多結晶Ｓｉ膜に不純物をドープして低抵
抗化した後、この多結晶Ｓｉ膜をエッチングによりパタ
ーニングしてゲート電極２６を形成する。次に、真空蒸
着法やスパッタリング法などにより全面にソース電極お
よびドレイン電極形成用の金属膜、例えばＡｌ膜を形成
した後、このＡｌ膜をエッチングにより所定形状にパタ
ーニングしてソース電極２７およびドレイン電極２８を
形成する。
をイオン注入することによりｎ+ 型のソース領域２４お
よびドレイン領域２５を形成した後、これらのソース領
域２４およびドレイン領域２５の間の部分におけるＳｉ
基板２１を所定深さまでエッチング除去して溝を形成す
る。次に、この溝内におけるＳｉ基板２１上に例えば熱
酸化法により薄いＳｉＯ2 膜２２を形成する。次に、こ
のＳｉＯ2 膜２２上に真空蒸着法などにより薄いＡｕ膜
を形成した後、アニールを行うことによりこのＡｕ膜を
凝縮させて第１段目の二次元Ａｕ微粒子アレイを形成す
る。次に、この第１段目の二次元Ａｕ微粒子アレイ上に
例えばＣＶＤ法により薄いＳｉＯ2 膜２２を形成した
後、その上に上述と同様にして第２段目の二次元Ａｕ微
粒子アレイを形成する。次に、この第２段目の二次元Ａ
ｕ微粒子アレイ上に例えばＣＶＤ法により薄いＳｉＯ2
膜２２を形成した後、その上に上述と同様にして第３段
目の二次元Ａｕ微粒子アレイを形成する。次に、この第
３段目の二次元Ａｕ微粒子アレイ上に例えばＣＶＤ法に
より薄いＳｉＯ2 膜２２を形成する。このとき、この最
後に形成するＳｉＯ2 膜２２の上面が、ソース領域２４
およびドレイン領域２５の上面とほぼ一致するようにす
る。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜を形成
し、さらにこの多結晶Ｓｉ膜に不純物をドープして低抵
抗化した後、この多結晶Ｓｉ膜をエッチングによりパタ
ーニングしてゲート電極２６を形成する。次に、真空蒸
着法やスパッタリング法などにより全面にソース電極お
よびドレイン電極形成用の金属膜、例えばＡｌ膜を形成
した後、このＡｌ膜をエッチングにより所定形状にパタ
ーニングしてソース電極２７およびドレイン電極２８を
形成する。
【００７５】この第６の実施形態によれば、Ｓｉによる
電界効果トランジスタ、すなわちＳｉＭＯＳＦＥＴによ
り、第１の実施形態と同様な種々の利点を有するメモリ
素子を実現することができる。
電界効果トランジスタ、すなわちＳｉＭＯＳＦＥＴによ
り、第１の実施形態と同様な種々の利点を有するメモリ
素子を実現することができる。
【００７６】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００７７】例えば、上述の第１の実施形態においては
三段の二次元量子ドットアレイからなる三次元量子ドッ
トアレイを用い、第２の実施形態においては五段の二次
元量子ドットアレイからなる三次元量子ドットアレイを
用いているが、三次元量子ドットアレイを構成する二次
元量子ドットアレイの段数は、これらに限定されず、必
要に応じて決定することができるものである。第３、第
４および第６の実施形態についても同様である。
三段の二次元量子ドットアレイからなる三次元量子ドッ
トアレイを用い、第２の実施形態においては五段の二次
元量子ドットアレイからなる三次元量子ドットアレイを
用いているが、三次元量子ドットアレイを構成する二次
元量子ドットアレイの段数は、これらに限定されず、必
要に応じて決定することができるものである。第３、第
４および第６の実施形態についても同様である。
【００７８】さらに、三次元量子ドットアレイを構成す
るそれぞれの二次元量子ドットアレイの量子ドットの配
列パターンは必ずしも相互に同一である必要はなく、必
要に応じて相互にずれた配列パターンであってもよい。
るそれぞれの二次元量子ドットアレイの量子ドットの配
列パターンは必ずしも相互に同一である必要はなく、必
要に応じて相互にずれた配列パターンであってもよい。
【００７９】また、上述の第５の実施形態においては、
量子ドットＱＤに形成された基底準位Ｅ０および第１励
起準位Ｅ１を利用して３値の情報を記憶する場合につい
て説明したが、量子ドットＱＤに基底準位Ｅ０および第
１励起準位Ｅ１に加えてよりエネルギーの高い励起準位
が形成されるようにし、これらの量子準位を利用するこ
とにより４値以上の多値の情報を記憶することが可能で
ある。
量子ドットＱＤに形成された基底準位Ｅ０および第１励
起準位Ｅ１を利用して３値の情報を記憶する場合につい
て説明したが、量子ドットＱＤに基底準位Ｅ０および第
１励起準位Ｅ１に加えてよりエネルギーの高い励起準位
が形成されるようにし、これらの量子準位を利用するこ
とにより４値以上の多値の情報を記憶することが可能で
ある。
【００８０】また、上述の第１〜第５の実施形態におい
ては、量子ドットＱＤ１〜ＱＤ６およびＱＤをＡｌＧａ
Ａｓ／ＩｎＡｓヘテロ接合により構成しているが、これ
らの量子ドットＱＤ１〜ＱＤ６およびＱＤは、必要に応
じて他の化合物半導体ヘテロ接合により構成してもよ
い。また、第６の実施形態において、Ａｕ微粒子２３の
代わりに例えば多結晶Ｓｉ微粒子を用いてもよい。
ては、量子ドットＱＤ１〜ＱＤ６およびＱＤをＡｌＧａ
Ａｓ／ＩｎＡｓヘテロ接合により構成しているが、これ
らの量子ドットＱＤ１〜ＱＤ６およびＱＤは、必要に応
じて他の化合物半導体ヘテロ接合により構成してもよ
い。また、第６の実施形態において、Ａｕ微粒子２３の
代わりに例えば多結晶Ｓｉ微粒子を用いてもよい。
【００８１】さらに、例えば、上述の第１の実施形態に
おいて、しきい値電圧Ｖthの制御のために、ゲート電極
６をリセス構造としてもよい。すなわち、ＧａＡｓキャ
ップ層４にリセスエッチングを施して凹部、すなわちリ
セス部を形成し、このリセス部にゲート電極６を形成す
るようにしてもよい。第２〜第５の実施形態についても
同様である。
おいて、しきい値電圧Ｖthの制御のために、ゲート電極
６をリセス構造としてもよい。すなわち、ＧａＡｓキャ
ップ層４にリセスエッチングを施して凹部、すなわちリ
セス部を形成し、このリセス部にゲート電極６を形成す
るようにしてもよい。第２〜第５の実施形態についても
同様である。
【００８２】また、上述の第４の実施形態においては、
量子ドットＱＤ１およびＱＤ２への電荷の蓄積は電気的
に行っているが、この電荷の蓄積は、光学的な方法、す
なわち光照射で電子・正孔対を生成することにより行う
ことも可能である。この場合には、ゲート電極６の上方
からの光入射を可能にするために、好適には、ゲート電
極６をＩＴＯなどの透明電極材料により形成する。この
ように光学的な方法により電荷の蓄積を行うことによ
り、情報の書き込みを光学的に行うことが可能であり、
画像情報の一括入力などが可能となる。
量子ドットＱＤ１およびＱＤ２への電荷の蓄積は電気的
に行っているが、この電荷の蓄積は、光学的な方法、す
なわち光照射で電子・正孔対を生成することにより行う
ことも可能である。この場合には、ゲート電極６の上方
からの光入射を可能にするために、好適には、ゲート電
極６をＩＴＯなどの透明電極材料により形成する。この
ように光学的な方法により電荷の蓄積を行うことによ
り、情報の書き込みを光学的に行うことが可能であり、
画像情報の一括入力などが可能となる。
【００８３】さらに、上述の第１の実施形態において述
べた製造方法は一例に過ぎず、必要に応じてこれと異な
る製造方法を用いてもよい。第６の実施形態において述
べた製造方法についても同様である。
べた製造方法は一例に過ぎず、必要に応じてこれと異な
る製造方法を用いてもよい。第６の実施形態において述
べた製造方法についても同様である。
【００８４】
【発明の効果】以上説明したように、この発明によれ
ば、微粒子の三次元的集合体における電子分布を制御す
ることにより伝導領域の電気伝導度を制御するようにし
ているので、低消費電力で、情報の書き込みおよび読み
出しを高速で行うことができ、複数ビットの情報の記憶
が可能で、しかも高集積化が可能なメモリ素子を実現す
ることができる。
ば、微粒子の三次元的集合体における電子分布を制御す
ることにより伝導領域の電気伝導度を制御するようにし
ているので、低消費電力で、情報の書き込みおよび読み
出しを高速で行うことができ、複数ビットの情報の記憶
が可能で、しかも高集積化が可能なメモリ素子を実現す
ることができる。
【００８５】また、この発明によれば、微粒子に形成さ
れた複数の量子準位の電子による占有状態を制御するこ
とにより伝導領域の電気伝導度を制御するようにしてい
るので、低消費電力で、情報の書き込みおよび読み出し
を高速で行うことができ、多値情報の記憶が可能で、し
かも高集積化が可能なメモリ素子を実現することができ
る。
れた複数の量子準位の電子による占有状態を制御するこ
とにより伝導領域の電気伝導度を制御するようにしてい
るので、低消費電力で、情報の書き込みおよび読み出し
を高速で行うことができ、多値情報の記憶が可能で、し
かも高集積化が可能なメモリ素子を実現することができ
る。
【図１】この発明の第１の実施形態による電界効果トラ
ンジスタを示す斜視図である。
ンジスタを示す斜視図である。
【図２】図１のＩＩ−ＩＩ線に沿っての断面図である。
【図３】この発明の第１の実施形態による電界効果トラ
ンジスタの動作を説明するための断面図である。
ンジスタの動作を説明するための断面図である。
【図４】この発明の第１の実施形態による電界効果トラ
ンジスタの動作を説明するための断面図である。
ンジスタの動作を説明するための断面図である。
【図５】この発明の第１の実施形態による電界効果トラ
ンジスタの製造方法を説明するための断面図である。
ンジスタの製造方法を説明するための断面図である。
【図６】この発明の第２の実施形態による電界効果トラ
ンジスタを示す断面図である。
ンジスタを示す断面図である。
【図７】この発明の第２の実施形態による電界効果トラ
ンジスタの動作を説明するための断面図である。
ンジスタの動作を説明するための断面図である。
【図８】この発明の第３の実施形態による電界効果トラ
ンジスタを示す断面図である。
ンジスタを示す断面図である。
【図９】この発明の第３の実施形態による電界効果トラ
ンジスタの動作を説明するための断面図である。
ンジスタの動作を説明するための断面図である。
【図１０】この発明の第４の実施形態による電界効果ト
ランジスタを示す断面図である。
ランジスタを示す断面図である。
【図１１】この発明の第４の実施形態による電界効果ト
ランジスタの動作を説明するための断面図である。
ランジスタの動作を説明するための断面図である。
【図１２】この発明の第４の実施形態による電界効果ト
ランジスタの動作を説明するための断面図である。
ランジスタの動作を説明するための断面図である。
【図１３】この発明の第４の実施形態による電界効果ト
ランジスタの動作を説明するための断面図である。
ランジスタの動作を説明するための断面図である。
【図１４】この発明の第５の実施形態による電界効果ト
ランジスタを示す断面図である。
ランジスタを示す断面図である。
【図１５】この発明の第５の実施形態による電界効果ト
ランジスタの動作を説明するためのエネルギーバンド図
である。
ランジスタの動作を説明するためのエネルギーバンド図
である。
【図１６】この発明の第５の実施形態による電界効果ト
ランジスタの動作を説明するためのエネルギーバンド図
である。
ランジスタの動作を説明するためのエネルギーバンド図
である。
【図１７】この発明の第５の実施形態による電界効果ト
ランジスタの動作を説明するためのエネルギーバンド図
である。
ランジスタの動作を説明するためのエネルギーバンド図
である。
【図１８】この発明の第５の実施形態による電界効果ト
ランジスタの動作を説明するためのエネルギーバンド図
である。
ランジスタの動作を説明するためのエネルギーバンド図
である。
【図１９】この発明の第６の実施形態による電界効果ト
ランジスタを示す断面図である。
ランジスタを示す断面図である。
１・・・半絶縁性ＧａＡｓ基板、２・・・ＧａＡｓ層、
３・・・ＡｌＧａＡｓ層、５・・・ＩｎＡｓ層、６、２
６・・・ゲート電極、７、２７・・・ソース電極、８、
２８・・・ドレイン電極、ＱＤ１〜ＱＤ６、ＱＤ・・・
量子ドット、２１・・・Ｓｉ基板、２２・・・ＳｉＯ2
膜、２３・・・Ａｕ微粒子、２４・・・ソース領域、２
５・・・ドレイン領域
３・・・ＡｌＧａＡｓ層、５・・・ＩｎＡｓ層、６、２
６・・・ゲート電極、７、２７・・・ソース電極、８、
２８・・・ドレイン電極、ＱＤ１〜ＱＤ６、ＱＤ・・・
量子ドット、２１・・・Ｓｉ基板、２２・・・ＳｉＯ2
膜、２３・・・Ａｕ微粒子、２４・・・ソース領域、２
５・・・ドレイン領域
Claims (15)
- 【請求項１】 伝導領域と、 上記伝導領域に近接して設けられた微粒子の三次元的集
合体とを有し、 上記微粒子の三次元的集合体における電子分布を制御す
ることにより上記伝導領域の電気伝導度を制御するよう
にしたことを特徴とする電子素子。 - 【請求項２】 上記微粒子の三次元的集合体に近接して
設けられた制御電極をさらに有し、上記制御電極に電圧
を印加することにより上記微粒子の三次元的集合体にお
ける電子分布を制御するようにしたことを特徴とする請
求項１記載の電子素子。 - 【請求項３】 上記微粒子の三次元的集合体における電
子分布の差異を上記伝導領域の電気伝導度の差異により
検出するようにしたことを特徴とする請求項１記載の電
子素子。 - 【請求項４】 上記微粒子の三次元的集合体は、上記伝
導領域と上記微粒子の三次元的集合体との界面に平行な
面内に所定のパターンで微粒子が二次元的に配列された
二次元微粒子アレイを複数段積層したものからなること
を特徴とする請求項１記載の電子素子。 - 【請求項５】 上記伝導領域と上記微粒子の三次元的集
合体との界面に垂直な方向における上記微粒子の間隔
は、量子力学的トンネリングにより上記微粒子間を電子
が移動することができる間隔に設定されていることを特
徴とする請求項４記載の電子素子。 - 【請求項６】 上記伝導領域と上記微粒子の三次元的集
合体との界面に垂直な方向における上記微粒子の間隔
は、量子力学的トンネリングにより上記微粒子間を電子
が移動することが困難な間隔に設定されていることを特
徴とする請求項４記載の電子素子。 - 【請求項７】 上記微粒子の三次元的集合体は、上記伝
導領域と上記微粒子の三次元的集合体との界面に垂直な
方向に配置された、それぞれ複数の上記二次元微粒子ア
レイからなる複数群の微粒子の三次元的集合体からな
り、これらの複数群の微粒子の三次元的集合体のそれぞ
れの群の微粒子の三次元的集合体の、上記伝導領域と上
記微粒子の三次元的集合体との界面に垂直な方向におけ
る上記微粒子の間隔は、量子力学的トンネリングにより
上記微粒子間を電子が移動することができる間隔に設定
され、かつ、これらの複数群の微粒子の三次元的集合体
の間の、上記伝導領域と上記微粒子の三次元的集合体と
の界面に垂直な方向における互いに対向する末端の上記
微粒子の間隔は、量子力学的トンネリングにより上記微
粒子間を電子が移動することが困難な間隔に設定されて
いることを特徴とする請求項４記載の電子素子。 - 【請求項８】 上記微粒子は半導体からなることを特徴
とする請求項１記載の電子素子。 - 【請求項９】 上記微粒子は金属からなることを特徴と
する請求項１記載の電子素子。 - 【請求項１０】 伝導領域と、 上記伝導領域に近接して設けられた微粒子の二次元的集
合体とを有し、 上記微粒子に形成された複数の量子準位の電子による占
有状態を制御することにより上記伝導領域の電気伝導度
を制御するようにしたことを特徴とする電子素子。 - 【請求項１１】 上記微粒子の二次元的集合体に近接し
て設けられた制御電極をさらに有し、上記制御電極に電
圧を印加することにより上記複数の量子準位の電子によ
る占有状態を制御するようにしたことを特徴とする請求
項１０記載の電子素子。 - 【請求項１２】 上記微粒子の二次元的集合体における
上記複数の量子準位の電子による占有状態の差異を上記
伝導領域の電気伝導度の差異により検出するようにした
ことを特徴とする請求項１０記載の電子素子。 - 【請求項１３】 上記複数の量子準位間の平均エネルギ
ー間隔はｋＴ（ただし、ｋはボルツマン定数、Ｔは絶対
温度で表した動作温度）よりも大きいことを特徴とする
請求項１０記載の電子素子。 - 【請求項１４】 上記微粒子は半導体からなることを特
徴とする請求項１０記載の電子素子。 - 【請求項１５】 上記微粒子は金属からなることを特徴
とする請求項１０記載の電子素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8332493A JPH10173181A (ja) | 1996-12-12 | 1996-12-12 | 電子素子 |
| US08/988,692 US5905273A (en) | 1996-12-12 | 1997-12-11 | Quantum box information storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8332493A JPH10173181A (ja) | 1996-12-12 | 1996-12-12 | 電子素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173181A true JPH10173181A (ja) | 1998-06-26 |
Family
ID=18255565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8332493A Pending JPH10173181A (ja) | 1996-12-12 | 1996-12-12 | 電子素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5905273A (ja) |
| JP (1) | JPH10173181A (ja) |
Cited By (6)
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| JP2004247431A (ja) * | 2003-02-12 | 2004-09-02 | Fujitsu Ltd | 量子半導体装置及びその製造方法 |
| JP2005228763A (ja) * | 2004-02-10 | 2005-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 記憶素子およびその製造方法 |
| US7307030B2 (en) | 2002-05-22 | 2007-12-11 | Fujitsu Limited | Method for forming quantum dot, and quantum semiconductor device and method for fabricating the same |
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| US6265329B1 (en) * | 1998-03-09 | 2001-07-24 | Motorola, Inc. | Quantum deposition distribution control |
| US6211530B1 (en) * | 1998-06-12 | 2001-04-03 | Motorola, Inc. | Sparse-carrier devices and method of fabrication |
| WO2001006570A1 (de) | 1999-07-20 | 2001-01-25 | Infineon Technologies Ag | Nichtflüchtige halbleiterspeicherzelle und verfahren zur herstellung derselben |
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| JP2008288346A (ja) * | 2007-05-16 | 2008-11-27 | Hiroshima Univ | 半導体素子 |
| JP4368934B1 (ja) | 2009-02-09 | 2009-11-18 | アイランド ジャイアント デベロップメント エルエルピー | 液体収容システム、液体収容容器、および液体導出制御方法 |
| EP2309562B1 (en) * | 2009-10-12 | 2012-12-05 | Hitachi Ltd. | Charge carrier device |
| US11728398B2 (en) * | 2019-08-23 | 2023-08-15 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Device and method for managing electromagnetic radiation |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3194941B2 (ja) * | 1990-03-19 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
| JP3635683B2 (ja) * | 1993-10-28 | 2005-04-06 | ソニー株式会社 | 電界効果トランジスタ |
| JPH07326730A (ja) * | 1994-05-31 | 1995-12-12 | Mitsubishi Electric Corp | 半導体装置，その製造方法，単一電子デバイス，及びその製造方法 |
-
1996
- 1996-12-12 JP JP8332493A patent/JPH10173181A/ja active Pending
-
1997
- 1997-12-11 US US08/988,692 patent/US5905273A/en not_active Expired - Fee Related
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| US6740928B2 (en) | 1999-06-04 | 2004-05-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2001119012A (ja) * | 1999-10-15 | 2001-04-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7307030B2 (en) | 2002-05-22 | 2007-12-11 | Fujitsu Limited | Method for forming quantum dot, and quantum semiconductor device and method for fabricating the same |
| US7755080B2 (en) | 2002-05-22 | 2010-07-13 | Fujitsu Limited | Method for forming quantum dot, and quantum semiconductor device and method for fabricating the same |
| JP2004247431A (ja) * | 2003-02-12 | 2004-09-02 | Fujitsu Ltd | 量子半導体装置及びその製造方法 |
| JP2005228763A (ja) * | 2004-02-10 | 2005-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 記憶素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5905273A (en) | 1999-05-18 |
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