JPH036040A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH036040A JPH036040A JP14091089A JP14091089A JPH036040A JP H036040 A JPH036040 A JP H036040A JP 14091089 A JP14091089 A JP 14091089A JP 14091089 A JP14091089 A JP 14091089A JP H036040 A JPH036040 A JP H036040A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、特にＳＩＭＯＸによって形成され
た埋込みＳｉｎ２層を有する半導体装置に関する。
た埋込みＳｉｎ２層を有する半導体装置に関する。
（従来の技術）
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）
構造のトランジスタは、（１）絶縁物による完全な素子
分離が容易であり、 （２）ｃｈｏｓに於けるラッチア
ップが起こらず、（３）接合容量や配線容量を低減でき
るので高速動作が可能であるという特徴を有している。
構造のトランジスタは、（１）絶縁物による完全な素子
分離が容易であり、 （２）ｃｈｏｓに於けるラッチア
ップが起こらず、（３）接合容量や配線容量を低減でき
るので高速動作が可能であるという特徴を有している。
このようなＳＯＩ構造の中には、単結晶シリコン基板中
に絶縁層を埋めこんだＳＩＭＯＸ （Ｓｅｐａｒａｔｉ
ｏｎ ｂｙ ＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ ）と呼
ばれる構造がある。これは、単結晶シリコン基板中に高
ドース量の酸素イオンを高加速エネルギーでイオン注入
することによって埋込みＳｉｎ２層を形成したものであ
る。第３図を参照してＳＩＭＯＸの形成方法を説明する
。
に絶縁層を埋めこんだＳＩＭＯＸ （Ｓｅｐａｒａｔｉ
ｏｎ ｂｙ ＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ ）と呼
ばれる構造がある。これは、単結晶シリコン基板中に高
ドース量の酸素イオンを高加速エネルギーでイオン注入
することによって埋込みＳｉｎ２層を形成したものであ
る。第３図を参照してＳＩＭＯＸの形成方法を説明する
。
まず、第３図（ａ）に示すように、単結晶シリコン基板
３１に酸素イオンをドース量Ｉ ＸＩＯ”〜２Ｘ１０”
Ｃ「２．加速エネルギー１５０〜２００ＫｅＶで注入す
る。
３１に酸素イオンをドース量Ｉ ＸＩＯ”〜２Ｘ１０”
Ｃ「２．加速エネルギー１５０〜２００ＫｅＶで注入す
る。
このイオン注入によって、単結晶シリコン基板３１の表
面から一定の深さの領域に、 Ｓｉ０ｇ層３４が形成さ
れる。第３図ら）に示すように、このＳｉｎ、層３４の
上には、非晶質シリコン層３５から成る遷移層を介して
単結晶シリコン層３６が存在する。
面から一定の深さの領域に、 Ｓｉ０ｇ層３４が形成さ
れる。第３図ら）に示すように、このＳｉｎ、層３４の
上には、非晶質シリコン層３５から成る遷移層を介して
単結晶シリコン層３６が存在する。
次に、 １１００〜１４００°Ｃのアニールを行うと、
ＳｉＯｘ層３４は埋込みＳｉＯ２層３２に変化する。
ＳｉＯｘ層３４は埋込みＳｉＯ２層３２に変化する。
同時に、非晶質シリコン層３５が、単結晶シリコン層３
６からエピタキシャル成長することによって結晶欠陥の
少ない再結晶化Ｎ３３が形成され（第３図（Ｃ）） 、
ＳＩＭＯＸによるＳＯＩ構造の形成工程が完了する
。
６からエピタキシャル成長することによって結晶欠陥の
少ない再結晶化Ｎ３３が形成され（第３図（Ｃ）） 、
ＳＩＭＯＸによるＳＯＩ構造の形成工程が完了する
。
（発明が解決しようとする課題）
しかしながら、上述の従来技術に於いては、埋め込みＳ
ｉＯ□層がシリコン基板表面から一定の深さに形成され
ていたので、再結晶化層上に素子を形成するためには素
子分離のためのＳｉＯ２ＪｉＪを新たに形成しなければ
ならないという欠点があった。また、再結晶化層にＭＯ
Ｓ トランジスタを形成した場合、再結晶化層の層厚
がシリコン基板面内で一定であるために、ドレイン電界
の影響がチャネル領域にまで及ぶことを防げず、短チヤ
ネル効果を充分に抑制することができなかった。
ｉＯ□層がシリコン基板表面から一定の深さに形成され
ていたので、再結晶化層上に素子を形成するためには素
子分離のためのＳｉＯ２ＪｉＪを新たに形成しなければ
ならないという欠点があった。また、再結晶化層にＭＯ
Ｓ トランジスタを形成した場合、再結晶化層の層厚
がシリコン基板面内で一定であるために、ドレイン電界
の影響がチャネル領域にまで及ぶことを防げず、短チヤ
ネル効果を充分に抑制することができなかった。
本発明は上記の課題を解決するためになされたものであ
り、その目的とするところは、埋込みＳｉＯ□層を形成
する深さをウェーハ面内で変化させることによって、該
埋込みＳｔＯ□層による完全な素子分離を実現し、しか
も短チヤネル効果を抑制できる半導体装置を提供するこ
とにある。
り、その目的とするところは、埋込みＳｉＯ□層を形成
する深さをウェーハ面内で変化させることによって、該
埋込みＳｔＯ□層による完全な素子分離を実現し、しか
も短チヤネル効果を抑制できる半導体装置を提供するこ
とにある。
（課題を解決するための手段）
本発明の半導体装置は、 ＳＩＭＯＸによって形成され
た埋込みＳｉｎ、層及び再結晶化層を有するｓｏｒ構造
の半導体装置に於て、該埋込みＳｉＯ２層の深さ及び該
再結晶化層の層厚がウェーハ内の位置によって異なり、
そのことにより上記目的が達成される。
た埋込みＳｉｎ、層及び再結晶化層を有するｓｏｒ構造
の半導体装置に於て、該埋込みＳｉＯ２層の深さ及び該
再結晶化層の層厚がウェーハ内の位置によって異なり、
そのことにより上記目的が達成される。
前記埋込みＳｉＯ２層によって素子分離層が形成されて
いる前記に記載の半導体装置であってもよい。
いる前記に記載の半導体装置であってもよい。
前記再結晶化層上にＭＯＳ ｌ−ランジスタが形成さ
れており、該ＭＯ５）ランジスタのチャネル領域に於け
る該再結晶化層の層厚が、ソース・ドレイン領域に於け
る該再結晶化層の層厚よりも薄い前記に記載の半導体装
置であってもよい。
れており、該ＭＯ５）ランジスタのチャネル領域に於け
る該再結晶化層の層厚が、ソース・ドレイン領域に於け
る該再結晶化層の層厚よりも薄い前記に記載の半導体装
置であってもよい。
本発明の半導体装置を製造する方法として、 ５１Ｍ０
Ｘによって埋込み５ｔｏｚｌＷ及び再結晶化層を形成す
る半導体装置の製造方法に於いて、酸素イオン注入の際
に、ウェーハ上に設けたマスクパターンを用いて注入さ
れる酸素の深さを変化させても良い。
Ｘによって埋込み５ｔｏｚｌＷ及び再結晶化層を形成す
る半導体装置の製造方法に於いて、酸素イオン注入の際
に、ウェーハ上に設けたマスクパターンを用いて注入さ
れる酸素の深さを変化させても良い。
前記再結晶化層上にＭＯＳ ｌ−ランジスタを形成す
る際、前記マスクパターンを用いて、 該ＭＯｓ ｔ
−ランジスタのソース・ドレイン領域へ不純物のイオン
注入を行う前記に記載の半導体装置の製造方法であって
もよい。
る際、前記マスクパターンを用いて、 該ＭＯｓ ｔ
−ランジスタのソース・ドレイン領域へ不純物のイオン
注入を行う前記に記載の半導体装置の製造方法であって
もよい。
（実施例）
以下に１本発明を実施例について図面を参照して説明す
る。
る。
第１図は５本発明の半導体装置を一実施例であるＭＯＳ
トランジスタについて説明するための断面図である。
トランジスタについて説明するための断面図である。
単結晶シリコン基板１中にＳＩＭＯＸによって埋込み５
ｉｏｚＪ！ｉ２が形成されている。この埋め込み５ｉＯ
１眉２上には、埋め込みＳｉＯ２層２によって完全に素
子分離された再結晶化層１３が活性層として形成されて
いる。この再結晶化層１３には、チャネル領域４と不純
物が拡散されたソース領域３及びドレイン領域５が形成
されている。再結晶化層１３の層厚はチャネル領域４で
は１００〜５００人であって、ソース領域３．ドレイン
領域５では０．１ μｍ−０，２μｍである。チャネル
領域４の上にはゲート酸化１１！６を介してゲート電極
８が形成されている。
ｉｏｚＪ！ｉ２が形成されている。この埋め込み５ｉＯ
１眉２上には、埋め込みＳｉＯ２層２によって完全に素
子分離された再結晶化層１３が活性層として形成されて
いる。この再結晶化層１３には、チャネル領域４と不純
物が拡散されたソース領域３及びドレイン領域５が形成
されている。再結晶化層１３の層厚はチャネル領域４で
は１００〜５００人であって、ソース領域３．ドレイン
領域５では０．１ μｍ−０，２μｍである。チャネル
領域４の上にはゲート酸化１１！６を介してゲート電極
８が形成されている。
眉間絶縁膜としてＮＳＧ膜（膜厚１０００人）９及びＢ
ＰＳＧ膜（膜厚５０００人） １０が堆積されており、
コンタクトホール１１を介して配線１２がソース領域３
及びドレイン領域５と接触している。
ＰＳＧ膜（膜厚５０００人） １０が堆積されており、
コンタクトホール１１を介して配線１２がソース領域３
及びドレイン領域５と接触している。
このような構造を有する半導体装置に於いては。
埋込み５ｉ０２層２によって完全な素子分離が達成され
ているために、接合容量や配線容量が低減され。
ているために、接合容量や配線容量が低減され。
不純物拡ＦＰｉ層からシリコン基板への接合リークも無
い。
い。
また、このような構造を有するＭＯＳ ｌ−ランジス
タに於いては、チャネル領域４の再結晶化層１３が埋込
みＳｉＯ２層２によって狭窄されているためにＭＯＳ
ｌ−ランジスタの動作時にドレイン電界の影響がドレ
イン領域５からチャネル領域４に及ぶことが抑えられる
。このため、単チャネル効果が著しく抑制される。
タに於いては、チャネル領域４の再結晶化層１３が埋込
みＳｉＯ２層２によって狭窄されているためにＭＯＳ
ｌ−ランジスタの動作時にドレイン電界の影響がドレ
イン領域５からチャネル領域４に及ぶことが抑えられる
。このため、単チャネル効果が著しく抑制される。
次に、上記構造を有するＭＯＳ ）ランジスタの製造
方法について説明する。
方法について説明する。
まず、第２図（ａ）に示すように、単結晶シリコン基板
１上に熱酸化膜（膜厚２００人）１４．シリコン窒化膜
（膜厚２００人） １５及びＴＥ０１ （Ｔａｔｒａｅ
ｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ ）膜（膜厚２３
００人）１６をこのＩＩＩＩＩ番で形成する。次に、第
１のフォトレジスト７ａをマスクとしＰＩＥ （リアク
ティブイオンエツチング）によってＴＥＯ５膜１６及び
シリコン窒化膜１５をテーバエツチングする（第２図（
ｂ））。第１のフォトレジスト１７ａを除去した後、第
２図（Ｃ）に示すようなパターンを有する第２のフォト
レジスト１７ｂを形成し、緩衝フッ酸液（ＨＦ ： Ｎ
Ｈ，Ｆ＝ １ ： １０）によってＴＥＯ５膜１６をエ
ツチングする。このときシリコン窒化膜１５はエツチン
グされない。
１上に熱酸化膜（膜厚２００人）１４．シリコン窒化膜
（膜厚２００人） １５及びＴＥ０１ （Ｔａｔｒａｅ
ｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ ）膜（膜厚２３
００人）１６をこのＩＩＩＩＩ番で形成する。次に、第
１のフォトレジスト７ａをマスクとしＰＩＥ （リアク
ティブイオンエツチング）によってＴＥＯ５膜１６及び
シリコン窒化膜１５をテーバエツチングする（第２図（
ｂ））。第１のフォトレジスト１７ａを除去した後、第
２図（Ｃ）に示すようなパターンを有する第２のフォト
レジスト１７ｂを形成し、緩衝フッ酸液（ＨＦ ： Ｎ
Ｈ，Ｆ＝ １ ： １０）によってＴＥＯ５膜１６をエ
ツチングする。このときシリコン窒化膜１５はエツチン
グされない。
この第２のフォトレジスト１７ｂを除去して、酸素イオ
ン注入のためのマスクパターン形成が完了する。次に、
酸素イオンをドーズｉｉ１．８Ｘ１０１ｃｍ−”加速エ
ネルギー２００ＫｅＶで注入した後、 １３００’Ｃ。
ン注入のためのマスクパターン形成が完了する。次に、
酸素イオンをドーズｉｉ１．８Ｘ１０１ｃｍ−”加速エ
ネルギー２００ＫｅＶで注入した後、 １３００’Ｃ。
６時間のアニールを行うことによって、素子分離埋込み
ＳｉＯ□層２が形成される。このとき、 ＴＥＯＳ膜１
６及びシリコン窒化膜１５から成るマスクのために酸素
イオンの注入される深さが変化し、それに応じて形成さ
れる埋込み５ｉ０２層２の深さが、第２図（ｄ）に示す
ように変化する。ＴＥＯ５ｌｌ１１６． シリコン窒
化１１５及び熱酸化膜１４の３層から成る厚いマスクが
存在する領域では、埋込みＳｉ０２層２の表面がシリコ
ン基板１の表面にまで達するために、埋込みＳｉＯ□層
２が素子分離Ｓｉ０２層を兼ねることになる。
ＳｉＯ□層２が形成される。このとき、 ＴＥＯＳ膜１
６及びシリコン窒化膜１５から成るマスクのために酸素
イオンの注入される深さが変化し、それに応じて形成さ
れる埋込み５ｉ０２層２の深さが、第２図（ｄ）に示す
ように変化する。ＴＥＯ５ｌｌ１１６． シリコン窒
化１１５及び熱酸化膜１４の３層から成る厚いマスクが
存在する領域では、埋込みＳｉ０２層２の表面がシリコ
ン基板１の表面にまで達するために、埋込みＳｉＯ□層
２が素子分離Ｓｉ０２層を兼ねることになる。
また、シリコン窒化膜１５及び熱酸化膜１４の２層から
なる薄いマスクが存在する領域は、チャネル領域４とな
る。このチャネル領域４では、薄いマスクが存在するた
めに２注入される酸素の深さがマスクのない領域に比較
して浅くなるために薄い再結晶化層が形成される。
なる薄いマスクが存在する領域は、チャネル領域４とな
る。このチャネル領域４では、薄いマスクが存在するた
めに２注入される酸素の深さがマスクのない領域に比較
して浅くなるために薄い再結晶化層が形成される。
次に、酸素イオン注入のためのマスクパターンを除去せ
ずに砒素イオンをドーズ量５ Ｘ１０１５ｃｍ−”加速
エネルギー８０ＫｅＶで注入した後、 ８００″Ｃ３０
分のアニールを行うことによってソース領域３及びドレ
イン領域５に不純物拡散層が形成される。
ずに砒素イオンをドーズ量５ Ｘ１０１５ｃｍ−”加速
エネルギー８０ＫｅＶで注入した後、 ８００″Ｃ３０
分のアニールを行うことによってソース領域３及びドレ
イン領域５に不純物拡散層が形成される。
このように、ゲート電極形成前に酸素イオン注入のため
のマスクを用いれば、ソース領域３及びドレイン領域５
に不純物拡散層を自己整合的に形成できる。これによっ
て、ゲート長に依存しないチャネル長を有したＭＯＳト
ランジスタを製造することが可能となる。
のマスクを用いれば、ソース領域３及びドレイン領域５
に不純物拡散層を自己整合的に形成できる。これによっ
て、ゲート長に依存しないチャネル長を有したＭＯＳト
ランジスタを製造することが可能となる。
続いて、緩衝フッ酸液によってウェーハ上のＴＥＯ３膜
１６をすべて除去した後、１５０°Ｃの熱リン酸液によ
ってシリコン窒化膜１５もすべて除去しく第２図（ｅ）
）、続いて２通常の方法によってゲートＩ！！縁膜６．
ゲート電掻８１層間絶縁膜、コンタクトホール１１及び
配線１２を形成すれば１本発明の構造を有するＭＯＳト
ランジスタが形成される（第１図）。
１６をすべて除去した後、１５０°Ｃの熱リン酸液によ
ってシリコン窒化膜１５もすべて除去しく第２図（ｅ）
）、続いて２通常の方法によってゲートＩ！！縁膜６．
ゲート電掻８１層間絶縁膜、コンタクトホール１１及び
配線１２を形成すれば１本発明の構造を有するＭＯＳト
ランジスタが形成される（第１図）。
このようにして、１回の酸素イオン注入及びアニールを
行うことによって、 ＳＯＩ構造形成のための埋込みＳ
ｉＯ□層と素子分離５ｉ０２層を同時に形成することが
できる。また、同時にチャネル領域４の再結晶化層１３
の厚さをソース領域３及びドレイン領域５の再結晶化［
１３の厚さより減少させることも容易である。
行うことによって、 ＳＯＩ構造形成のための埋込みＳ
ｉＯ□層と素子分離５ｉ０２層を同時に形成することが
できる。また、同時にチャネル領域４の再結晶化層１３
の厚さをソース領域３及びドレイン領域５の再結晶化［
１３の厚さより減少させることも容易である。
また、酸素イオン注入後にマスクを除去せず不純物のイ
オン注入を行うことによって、ソース・ドレイン不純物
拡散層を自己整合的に形成することができる。このため
、ゲート長に依存しないチャネル長の設定が可能となり
、設計の自由度が増加する。
オン注入を行うことによって、ソース・ドレイン不純物
拡散層を自己整合的に形成することができる。このため
、ゲート長に依存しないチャネル長の設定が可能となり
、設計の自由度が増加する。
（発明の効果）
このように１本発明の半導体装置によれば、埋込みＳｉ
Ｏ□層によって完全な素子分離が達成されているために
、接合容量や配線容量が低減され、不純物拡散層からシ
リコン基板への接合リークも無い また。このような構造を有するＭＯＳトランジスタに於
いては、チャネル領域４の再結晶化層１３が埋込みＳｉ
Ｏ□層２によって狭窄されているために。
Ｏ□層によって完全な素子分離が達成されているために
、接合容量や配線容量が低減され、不純物拡散層からシ
リコン基板への接合リークも無い また。このような構造を有するＭＯＳトランジスタに於
いては、チャネル領域４の再結晶化層１３が埋込みＳｉ
Ｏ□層２によって狭窄されているために。
ＭＯＳトランジスタの動作時にドレイン電界の影響がド
レイン領域５からチャネル領域欄に及ぶことが抑えられ
る。このため、単チャネル効果が著しく抑制される。
レイン領域５からチャネル領域欄に及ぶことが抑えられ
る。このため、単チャネル効果が著しく抑制される。
４ ゛の なｉ゛日
第１図は５本発明装置の実施例の断面図、第２図（ａ）
〜（ｅ）は実施例の製造方法各工程を説明するための断
面図５第３図（ａ）〜（Ｃ）は従来技術を説明するため
の断面図である。
〜（ｅ）は実施例の製造方法各工程を説明するための断
面図５第３図（ａ）〜（Ｃ）は従来技術を説明するため
の断面図である。
１．３１・・・シリコン基板、２．３２・・・埋込みＳ
ｉＯ２層。
ｉＯ２層。
３・・・ソース領域、４・・・チャネル領域、５・・・
ドレイン領域、６・・・ゲート酸化膜、７．１４・・・
熱酸化膜。
ドレイン領域、６・・・ゲート酸化膜、７．１４・・・
熱酸化膜。
８・・・ゲート電極、９・・・ＮＳＧ膜、１０・・・Ｂ
ＰＳＧ膜、１１・・・コンタクトホール、１２・・・配
線、 １３．３３・・・結晶化層１５・・・シリコン窒
化膜、１６・・・ＴＥ０１膜、１７ａ、１７ｂ・・・レ
ジスト、３４・・・５ｉｎ）４層、３５・・・非晶質シ
リコン層３６・・・単結晶シリコン層。
ＰＳＧ膜、１１・・・コンタクトホール、１２・・・配
線、 １３．３３・・・結晶化層１５・・・シリコン窒
化膜、１６・・・ＴＥ０１膜、１７ａ、１７ｂ・・・レ
ジスト、３４・・・５ｉｎ）４層、３５・・・非晶質シ
リコン層３６・・・単結晶シリコン層。
以上
Claims (1)
- 【特許請求の範囲】 １、ＳＩＭＯＸによって形成された埋込みＳｉＯ＿２層
及び再結晶化層を有するＳＯＩ構造の半導体装置に於て
、 該埋込みＳｉＯ＿２層の深さ及び 該再結晶化層の層厚がウェーハ内の位置によって異なる
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140910A JPH0779126B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140910A JPH0779126B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036040A true JPH036040A (ja) | 1991-01-11 |
| JPH0779126B2 JPH0779126B2 (ja) | 1995-08-23 |
Family
ID=15279661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140910A Expired - Lifetime JPH0779126B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779126B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04264724A (ja) * | 1991-02-19 | 1992-09-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体基板の製造方法 |
| WO2021161608A1 (ja) * | 2020-02-10 | 2021-08-19 | 日本スピンドル製造株式会社 | 分散装置及び粉体供給部材 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2702599B1 (en) | 2011-04-29 | 2015-01-28 | UAB "Terra" | Radio-frequency circuit assembly |
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|---|---|---|---|---|
| JPS5517305U (ja) * | 1978-07-19 | 1980-02-04 | ||
| JPS61269329A (ja) * | 1985-05-23 | 1986-11-28 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62196358U (ja) * | 1986-06-02 | 1987-12-14 | ||
| JPH0291973A (ja) * | 1988-09-29 | 1990-03-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02100327A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | Ｍｉｓ構造半導体素子及びその製造方法 |
-
1989
- 1989-06-01 JP JP1140910A patent/JPH0779126B2/ja not_active Expired - Lifetime
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| WO2021161608A1 (ja) * | 2020-02-10 | 2021-08-19 | 日本スピンドル製造株式会社 | 分散装置及び粉体供給部材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779126B2 (ja) | 1995-08-23 |
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