JPH0883881A - 積層型半導体チップ構造および製法 - Google Patents
積層型半導体チップ構造および製法Info
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- JPH0883881A JPH0883881A JP6105115A JP10511594A JPH0883881A JP H0883881 A JPH0883881 A JP H0883881A JP 6105115 A JP6105115 A JP 6105115A JP 10511594 A JP10511594 A JP 10511594A JP H0883881 A JPH0883881 A JP H0883881A
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- Formation Of Insulating Films (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、デバイスの動作速度を増大
し、パッケージの信頼性を高め、既存の半導体デバイス
加工技術に対するパッケージの適合性を高める、絶縁材
料と接着材料を使用した半導体デバイス・チップのスタ
ックの立体的パッケージングを提供することにある。 【構成】 金属の伝達層（９）を不動態化した（６）チ
ップの表面に付着し、すべての電気接点を共通のチップ
縁部に集める（１４）。金属伝達層は、誘電率が低く、
熱膨張係数が積み重ねたチップの熱膨張係数と合致する
重合体層（１０）によって、チップの表面およびスタッ
ク中の隣接するチップから分離させる。接着層（１１
Ａ、１１）を付着し、ウェーハ・レベルで部分的に硬化
させた後、チップを積み重ねて立体的積層体を形成する
際に完全に硬化させることにより、第１の重合体層とス
タック中の隣接するチップの結合を強化する。
し、パッケージの信頼性を高め、既存の半導体デバイス
加工技術に対するパッケージの適合性を高める、絶縁材
料と接着材料を使用した半導体デバイス・チップのスタ
ックの立体的パッケージングを提供することにある。 【構成】 金属の伝達層（９）を不動態化した（６）チ
ップの表面に付着し、すべての電気接点を共通のチップ
縁部に集める（１４）。金属伝達層は、誘電率が低く、
熱膨張係数が積み重ねたチップの熱膨張係数と合致する
重合体層（１０）によって、チップの表面およびスタッ
ク中の隣接するチップから分離させる。接着層（１１
Ａ、１１）を付着し、ウェーハ・レベルで部分的に硬化
させた後、チップを積み重ねて立体的積層体を形成する
際に完全に硬化させることにより、第１の重合体層とス
タック中の隣接するチップの結合を強化する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体デバイス
・チップのスタックの立体的すなわち３次元のパッケー
ジングに関し、詳細には、デバイスの動作速度を増大
し、パッケージの信頼性を高め、既存の半導体デバイス
加工技術に対するパッケージの適合性を高める、絶縁材
料と接着材料を使用した立体的パッケージングに関する
ものである。
・チップのスタックの立体的すなわち３次元のパッケー
ジングに関し、詳細には、デバイスの動作速度を増大
し、パッケージの信頼性を高め、既存の半導体デバイス
加工技術に対するパッケージの適合性を高める、絶縁材
料と接着材料を使用した立体的パッケージングに関する
ものである。
【０００２】
【従来の技術】周知のように、いわゆる「立体的」パッ
ケージは、いくつかの不動態化したデバイス・チップを
スタック構成に接着したものである。各チップは、表面
接触メタライゼーションを含む「オフ・ザ・シェルフ
（既製品）」設計レイアウトを有する。「立体的」パッ
ケージングを収納するために、各デバイス・チップは、
不動態化したチップの表面上に金属の伝達層をさらに有
し、共通チップ縁部に表面電気接点をすべて集めてい
る。アセンブリを積み重ね接着する間に、チップを正確
に位置合わせすることにより、すべての共通入出力線
を、得られた立体的構造の１つまたは複数の表面上に通
すことができる。
ケージは、いくつかの不動態化したデバイス・チップを
スタック構成に接着したものである。各チップは、表面
接触メタライゼーションを含む「オフ・ザ・シェルフ
（既製品）」設計レイアウトを有する。「立体的」パッ
ケージングを収納するために、各デバイス・チップは、
不動態化したチップの表面上に金属の伝達層をさらに有
し、共通チップ縁部に表面電気接点をすべて集めてい
る。アセンブリを積み重ね接着する間に、チップを正確
に位置合わせすることにより、すべての共通入出力線
を、得られた立体的構造の１つまたは複数の表面上に通
すことができる。
【０００３】米国特許第４５２５９２１号明細書には、
不動態化した各チップ表面上に特別に経路設定したチッ
プ・エッジ接触メタライゼーションを使用することによ
り、金属の経路変更層を必要としない、早期の立体的パ
ッケージングが開示されている。各チップの裏面に二酸
化シリコンを付加して、スタック中のチップ相互の電気
的分離を完全にしている。二酸化シリコンで分離された
チップは、エポキシ接着剤で相互に接着される。
不動態化した各チップ表面上に特別に経路設定したチッ
プ・エッジ接触メタライゼーションを使用することによ
り、金属の経路変更層を必要としない、早期の立体的パ
ッケージングが開示されている。各チップの裏面に二酸
化シリコンを付加して、スタック中のチップ相互の電気
的分離を完全にしている。二酸化シリコンで分離された
チップは、エポキシ接着剤で相互に接着される。
【０００４】各チップ上のチップ・エッジ接触メタライ
ゼーションの経路設定は、その後の米国特許第５１０４
８２０号明細書の開示により、不必要になった。金属の
経路変更層が、従来の表面実装接触メタライゼーション
を有する標準のオフ・ザ・シェルフ・チップの積み重ね
を可能にするために設けられている。後者の特許では、
上記２層のメタライゼーションの間と各チップの裏側と
に、ある種の通常の絶縁皮膜を使用することを企図して
いる。米国特許第４５２５９２１号明細書の場合のよう
に、元のチップ接触メタライゼーションを追加した経路
変更層から分離するのに、チップの間に酸化物のみの絶
縁を使用するのではなく、米国特許第５１０４８２０号
明細書では、ＳｉＯＮを使用して各チップの上面（デバ
イス側）を被覆することも示唆している。各チップの裏
側を被覆するのに、米国特許第４５２５９２１号明細書
の二酸化シリコンではなく、窒化シリコンが記載されて
いる。隣接する積み重ねたチップを互いに固定するに
は、エポキシ接着剤が使用される。
ゼーションの経路設定は、その後の米国特許第５１０４
８２０号明細書の開示により、不必要になった。金属の
経路変更層が、従来の表面実装接触メタライゼーション
を有する標準のオフ・ザ・シェルフ・チップの積み重ね
を可能にするために設けられている。後者の特許では、
上記２層のメタライゼーションの間と各チップの裏側と
に、ある種の通常の絶縁皮膜を使用することを企図して
いる。米国特許第４５２５９２１号明細書の場合のよう
に、元のチップ接触メタライゼーションを追加した経路
変更層から分離するのに、チップの間に酸化物のみの絶
縁を使用するのではなく、米国特許第５１０４８２０号
明細書では、ＳｉＯＮを使用して各チップの上面（デバ
イス側）を被覆することも示唆している。各チップの裏
側を被覆するのに、米国特許第４５２５９２１号明細書
の二酸化シリコンではなく、窒化シリコンが記載されて
いる。隣接する積み重ねたチップを互いに固定するに
は、エポキシ接着剤が使用される。
【０００５】従来の技術を示す図１を参照すると、個別
チップ１は、チップの側面３に延びる接触メタライゼー
ション２を有する。チップ１はまた、半導体回路デバイ
スおよびデバイス相互接続メタラジによって完成する。
チップ１は、たとえばメモリ・チップ、論理チップ、ま
たはメモリと論理回路を組み合わせたチップとして機能
するように設計することができる。メタライゼーション
２は、縁部３上のパッドとのモジュール相互接続が行え
るように、元のチップの表面接続の一部として設計する
ことができる。別法として、米国特許第５１０４８２０
号明細書に記載されているように、相互接続メタラジ
は、元のメタライゼーションに接触しチップ縁部３上の
パッドまで延びる、第２段の経路変更金属導体（元のシ
リコンおよびそのアルミニウムまたは他のメタライゼー
ションから分離されている）として設計することもでき
る。上述のように、後者の場合、後で立体的パッケージ
ングに含めることを意図せずに設計された「オフ・ザ・
シェルフ」チップの使用が可能である。
チップ１は、チップの側面３に延びる接触メタライゼー
ション２を有する。チップ１はまた、半導体回路デバイ
スおよびデバイス相互接続メタラジによって完成する。
チップ１は、たとえばメモリ・チップ、論理チップ、ま
たはメモリと論理回路を組み合わせたチップとして機能
するように設計することができる。メタライゼーション
２は、縁部３上のパッドとのモジュール相互接続が行え
るように、元のチップの表面接続の一部として設計する
ことができる。別法として、米国特許第５１０４８２０
号明細書に記載されているように、相互接続メタラジ
は、元のメタライゼーションに接触しチップ縁部３上の
パッドまで延びる、第２段の経路変更金属導体（元のシ
リコンおよびそのアルミニウムまたは他のメタライゼー
ションから分離されている）として設計することもでき
る。上述のように、後者の場合、後で立体的パッケージ
ングに含めることを意図せずに設計された「オフ・ザ・
シェルフ」チップの使用が可能である。
【０００６】個別チップ１は、経路変更金属の下とチッ
プの裏側に絶縁層を備え、エポキシ接着剤で一緒に固定
されて、図２に示す立体的積層体または積層構成とな
る。これらの縁部実装接触パッドは一緒に接続すること
ができ（電源入力など）、図３に示すように、バスによ
ってまとめられる。図４は、得られた構造の上面概略図
で、従来の相互接続技術によるはんだバンプ（図示せ
ず）によって立体的バス配線に結合された金属線４Ａを
有する、インターポーザ４上に設けた立体的積層体１を
示す。金属線４Ａは、インターポーザ４の周囲に延び、
そこでワイヤボンド５Ａによってパッケージ５の相互接
続ピンＰに結合される。従来の技術では、シリコン・チ
ップと熱膨張係数が一致するように、シリコンのインタ
ーポーザ４が必要である（すなわち、インターポーザが
シリコン製であるので、立体的積層体中のチップと熱膨
張係数が同じである）。しかし、本発明者等は、シリコ
ンのインターポーザを使用すると、チップ自体の熱膨張
係数の問題は解決するが、チップ同士を接着するために
使用するエポキシ接着剤によって生じるチップ間の熱膨
張係数の差には対応できないことに気づいた。最良の解
決方法は、シリコンのインターポーザを完全に排除する
ことである。
プの裏側に絶縁層を備え、エポキシ接着剤で一緒に固定
されて、図２に示す立体的積層体または積層構成とな
る。これらの縁部実装接触パッドは一緒に接続すること
ができ（電源入力など）、図３に示すように、バスによ
ってまとめられる。図４は、得られた構造の上面概略図
で、従来の相互接続技術によるはんだバンプ（図示せ
ず）によって立体的バス配線に結合された金属線４Ａを
有する、インターポーザ４上に設けた立体的積層体１を
示す。金属線４Ａは、インターポーザ４の周囲に延び、
そこでワイヤボンド５Ａによってパッケージ５の相互接
続ピンＰに結合される。従来の技術では、シリコン・チ
ップと熱膨張係数が一致するように、シリコンのインタ
ーポーザ４が必要である（すなわち、インターポーザが
シリコン製であるので、立体的積層体中のチップと熱膨
張係数が同じである）。しかし、本発明者等は、シリコ
ンのインターポーザを使用すると、チップ自体の熱膨張
係数の問題は解決するが、チップ同士を接着するために
使用するエポキシ接着剤によって生じるチップ間の熱膨
張係数の差には対応できないことに気づいた。最良の解
決方法は、シリコンのインターポーザを完全に排除する
ことである。
【０００７】さらに、上記の参照文献では、得られる立
体的積層体の電気特性が最適化されない。具体的に言う
と、チップ同士を接着するのに使用される従来のエポキ
シ接着剤は、誘電率の高い材料である。したがって、エ
ポキシ材料を使用すると、収容される半導体デバイスの
動作速度、パッケージの信頼性、ならびに既存の半導体
デバイス加工技術およびパッケージング技術へのパッケ
ージの適合性の点で、得られる立体的パッケージの特性
が最適化されない。
体的積層体の電気特性が最適化されない。具体的に言う
と、チップ同士を接着するのに使用される従来のエポキ
シ接着剤は、誘電率の高い材料である。したがって、エ
ポキシ材料を使用すると、収容される半導体デバイスの
動作速度、パッケージの信頼性、ならびに既存の半導体
デバイス加工技術およびパッケージング技術へのパッケ
ージの適合性の点で、得られる立体的パッケージの特性
が最適化されない。
【０００８】
【発明が解決しようとする課題】本発明の目的は、収容
されるデバイスの動作速度が速いことを特徴とする、積
層半導体デバイス・チップの立体的パッケージを提供す
ることにある。
されるデバイスの動作速度が速いことを特徴とする、積
層半導体デバイス・チップの立体的パッケージを提供す
ることにある。
【０００９】本発明の他の目的は、信頼性が向上した積
層半導体デバイス・チップの立体的パッケージを提供す
ることにある。
層半導体デバイス・チップの立体的パッケージを提供す
ることにある。
【００１０】本発明の他の目的は、シリコン・インター
ポーザを使用せずに、既存の半導体およびパッケージン
グ加工技術に適合する積層半導体デバイス・チップの立
体的パッケージを提供することにある。
ポーザを使用せずに、既存の半導体およびパッケージン
グ加工技術に適合する積層半導体デバイス・チップの立
体的パッケージを提供することにある。
【００１１】
【課題を解決するための手段】上記その他の目的は、
１）誘電率が低く、２）熱膨張係数が低く、３）弾性率
が低く、４）硬化温度が比較的低く、５）比較的高い加
工温度に耐える、ＢＰＤＡ−ＰＤＡを含む特殊なグルー
プのポリイミド絶縁材料の１つを選択することにより達
成される。サーミド（Thermid）（National Starch and
Chemical Co.の商標）、または任意選択で、選択した
ポリイミド材料の１つを、従来のパッケージのエポキシ
樹脂の代わりに使用して隣接するチップを相互に接着す
る。これらのポリイミド層は、伝達メタラジをカプセル
化して、立体的積層体の電気特性を最適化する。
１）誘電率が低く、２）熱膨張係数が低く、３）弾性率
が低く、４）硬化温度が比較的低く、５）比較的高い加
工温度に耐える、ＢＰＤＡ−ＰＤＡを含む特殊なグルー
プのポリイミド絶縁材料の１つを選択することにより達
成される。サーミド（Thermid）（National Starch and
Chemical Co.の商標）、または任意選択で、選択した
ポリイミド材料の１つを、従来のパッケージのエポキシ
樹脂の代わりに使用して隣接するチップを相互に接着す
る。これらのポリイミド層は、伝達メタラジをカプセル
化して、立体的積層体の電気特性を最適化する。
【００１２】本発明の他の態様では、接着層としてポリ
イミドを使用することにより、接着材料をチップのダイ
シング以前にウェーハ・レベルで塗布することができる
ため、加工の効率が高まる。
イミドを使用することにより、接着材料をチップのダイ
シング以前にウェーハ・レベルで塗布することができる
ため、加工の効率が高まる。
【００１３】本発明のさらに他の態様では、絶縁層をす
べてウェーハの活性面に塗布するため、ウェーハの裏側
に誘電体を塗布する必要がなく、チップの厚みを減少さ
せるためのウェーハ薄化操作が容易になる。これによ
り、同数のチップを有するより小さい立体的、またはよ
り多くのチップを有する同一寸法の立体的積層体を製造
することが可能となる。
べてウェーハの活性面に塗布するため、ウェーハの裏側
に誘電体を塗布する必要がなく、チップの厚みを減少さ
せるためのウェーハ薄化操作が容易になる。これによ
り、同数のチップを有するより小さい立体的、またはよ
り多くのチップを有する同一寸法の立体的積層体を製造
することが可能となる。
【００１４】特別に選択したポリイミド材料を絶縁材料
および接着剤として使用することにより、３７０℃以上
の温度に達する可能性のある従来のチップと基板のはん
だバンプ相互接続技術の使用が可能になるので、既存の
半導体およびパッケージング加工技術が使用できる。こ
の温度では、立体的パッケージング技術に従来使用され
ていたエポキシ接着剤は分解する。
および接着剤として使用することにより、３７０℃以上
の温度に達する可能性のある従来のチップと基板のはん
だバンプ相互接続技術の使用が可能になるので、既存の
半導体およびパッケージング加工技術が使用できる。こ
の温度では、立体的パッケージング技術に従来使用され
ていたエポキシ接着剤は分解する。
【００１５】
【実施例】上述の従来技術による立体的技術は、最新の
半導体デバイス・チップに適用した場合、重大な欠点が
ある。特に、立体的積層体の亀裂や、電気的動作特性不
良のために、収率が許容できないレベルにまで低下する
ことがある。これらの問題は、ｘ、ｙ軸とｚ軸の両方で
の熱膨張係数の最適化、機械特性、特に弾性率の最適
化、従来技術のエポキシを必要としない十分な接着力、
導体のキャパシタンス、およびクロストークを最少にし
立体的積層体の動作速度を最大にする低い誘電率、既存
のチップ構造を劣化させない条件で塗布し硬化させる能
力、および後の好ましい加工条件に耐える能力を特徴と
する、特殊なグループから選択した、ポリイミド絶縁材
料および接着材料を使用することによって解決する。熱
膨張係数の最適化には、チップの材料（たとえばシリコ
ン）、基板の材料（たとえば、シリコン、アルミナ、ガ
ラス・セラミック）、およびはんだバンプの耐疲労特性
を考慮しなければならない。
半導体デバイス・チップに適用した場合、重大な欠点が
ある。特に、立体的積層体の亀裂や、電気的動作特性不
良のために、収率が許容できないレベルにまで低下する
ことがある。これらの問題は、ｘ、ｙ軸とｚ軸の両方で
の熱膨張係数の最適化、機械特性、特に弾性率の最適
化、従来技術のエポキシを必要としない十分な接着力、
導体のキャパシタンス、およびクロストークを最少にし
立体的積層体の動作速度を最大にする低い誘電率、既存
のチップ構造を劣化させない条件で塗布し硬化させる能
力、および後の好ましい加工条件に耐える能力を特徴と
する、特殊なグループから選択した、ポリイミド絶縁材
料および接着材料を使用することによって解決する。熱
膨張係数の最適化には、チップの材料（たとえばシリコ
ン）、基板の材料（たとえば、シリコン、アルミナ、ガ
ラス・セラミック）、およびはんだバンプの耐疲労特性
を考慮しなければならない。
【００１６】立体的積層体の製造は、チップ・ウェーハ
・レベルで、チップの入出力接続を、チップの１つまた
は複数の縁部に伝達し、絶縁とチップ間ボンディングの
ための接着とを行う、重合体および金属構造を付着させ
ることから開始する。この後、ウェーハをダイシングお
よび洗浄操作によって加工すると、個々のチップが得ら
れ、これを積み重ねて積層し、立体的構造にする。立体
的積層体の製造工程は、重合体および金属構造を立体的
積層体の１つまたは複数の面に付着させると完了する。
・レベルで、チップの入出力接続を、チップの１つまた
は複数の縁部に伝達し、絶縁とチップ間ボンディングの
ための接着とを行う、重合体および金属構造を付着させ
ることから開始する。この後、ウェーハをダイシングお
よび洗浄操作によって加工すると、個々のチップが得ら
れ、これを積み重ねて積層し、立体的構造にする。立体
的積層体の製造工程は、重合体および金属構造を立体的
積層体の１つまたは複数の面に付着させると完了する。
【００１７】次に、図３のＸ−Ｘ面に沿った断面図であ
る図５を参照すると、第１のポリイミド層６を、周知の
接着促進技術を使用して、ウェーハ・レベルでチップ７
の不動態化表面１６上に付着させる。チップ７は、通常
の慣行に従って、不動態化層７Ｄを介してパッド８まで
延びるメタラジ７Ｃを有するトランジスタ７Ｂをその上
に形成した基板７Ａを備える。明らかなように、説明を
容易にするために、トランジスタは１個だけ示してある
が、実際には、基板７Ａは集積回路を形成する能動素子
および受動素子を満載している。次に、従来技術を使用
してポリイミド６を優先的にエッチングして、パッド８
を露出させる。これは、第１のポリイミド層６とパッド
８の上に付着させた、経路変更金属層９の接触を行うた
めのものである。追加のポリイミド層１０を、金属層９
およびポリイミド層６の上に付着させる。層６および１
０の組成および付着方法については下記に詳細に述べ
る。
る図５を参照すると、第１のポリイミド層６を、周知の
接着促進技術を使用して、ウェーハ・レベルでチップ７
の不動態化表面１６上に付着させる。チップ７は、通常
の慣行に従って、不動態化層７Ｄを介してパッド８まで
延びるメタラジ７Ｃを有するトランジスタ７Ｂをその上
に形成した基板７Ａを備える。明らかなように、説明を
容易にするために、トランジスタは１個だけ示してある
が、実際には、基板７Ａは集積回路を形成する能動素子
および受動素子を満載している。次に、従来技術を使用
してポリイミド６を優先的にエッチングして、パッド８
を露出させる。これは、第１のポリイミド層６とパッド
８の上に付着させた、経路変更金属層９の接触を行うた
めのものである。追加のポリイミド層１０を、金属層９
およびポリイミド層６の上に付着させる。層６および１
０の組成および付着方法については下記に詳細に述べ
る。
【００１８】ウェーハ・レベルでの加工の最終工程は、
ポリイミド層１０の上のアミノプロピルシラン・カップ
リング剤１１Ａの上面に高温接着剤、たとえばサーミド
の比較的薄い（数ミクロン）層１１を付着させることで
ある。層６、１０、１１、１１Ａは、既存のチップ７の
構造に損傷を与えない加工条件で形成する。さらに、層
６、１０、１１、１１Ａは、立体的積層体を図８のキャ
リアＣＡに取り付けるときの、熱、化学、物理環境に耐
えなければならない。サーミドは、複数のチップを立体
的積層体に接着するための接着剤として使用する。従来
の技術によるエポキシ樹脂をサーミドで置き換えると、
耐熱性および耐化学薬品性（後の加工に必要）が改善さ
れ、熱膨張が低下する。図６に示すように、工程のこの
時点で、複数のチップ像７、１２を有するウェーハＷが
層１１で被覆されているのが分かる。厳密に言えばウェ
ーハのダイシングの前には、チップは分離していないの
で、工程のこの時点でのチップ７を「チップ像」と呼
ぶ。ウェーハＷは、隣接するチップ像間にダイシング・
チャネルＤＣを有することに注目されたい。これは、ダ
イシング・ソーがウェーハをチップにダイシングする際
の通路である。従来のダイシング技術を使用してウェー
ハをダイシングすると、個々のチップが得られ、これを
積み重ね積層して立体的構造にする。
ポリイミド層１０の上のアミノプロピルシラン・カップ
リング剤１１Ａの上面に高温接着剤、たとえばサーミド
の比較的薄い（数ミクロン）層１１を付着させることで
ある。層６、１０、１１、１１Ａは、既存のチップ７の
構造に損傷を与えない加工条件で形成する。さらに、層
６、１０、１１、１１Ａは、立体的積層体を図８のキャ
リアＣＡに取り付けるときの、熱、化学、物理環境に耐
えなければならない。サーミドは、複数のチップを立体
的積層体に接着するための接着剤として使用する。従来
の技術によるエポキシ樹脂をサーミドで置き換えると、
耐熱性および耐化学薬品性（後の加工に必要）が改善さ
れ、熱膨張が低下する。図６に示すように、工程のこの
時点で、複数のチップ像７、１２を有するウェーハＷが
層１１で被覆されているのが分かる。厳密に言えばウェ
ーハのダイシングの前には、チップは分離していないの
で、工程のこの時点でのチップ７を「チップ像」と呼
ぶ。ウェーハＷは、隣接するチップ像間にダイシング・
チャネルＤＣを有することに注目されたい。これは、ダ
イシング・ソーがウェーハをチップにダイシングする際
の通路である。従来のダイシング技術を使用してウェー
ハをダイシングすると、個々のチップが得られ、これを
積み重ね積層して立体的構造にする。
【００１９】図５の絶縁層１６は、最終のチップ不動態
化層である。この層をエッチングして、ダイシング・チ
ャネルの外側に損傷を避けるのに十分な間隙をあけてエ
ッジ面（側縁部）１５を形成する。この絶縁は、チップ
の汚染を防止するエッジ・シールを形成し、立体的積層
体の信頼性を高めるのに重要である。また、側縁部１５
の付近のポリイミド層６が側面７Ｅまで延びて、エッジ
・シールを形成し、さらにリード線の洗浄エッチング操
作中エッジ・シール保護を行う。ダイシングの際に、不
動態化層１６ではなくポリイミド６が切断され、チップ
のダイシングの結果生じる不動態化層１６の亀裂その他
の損傷による汚染物質の侵入を原因とする、チップ７の
汚染が大幅に減少する。図７に示すように、図６に示す
ダイシング・チャネルＤＣ内に位置合わせマークＡ１１
を設ける。ダイシングの際に、ウェーハをチャネル５に
沿って、ダイシング・チャネルＤＣの領域Ｄを残して切
断する。位置合わせマークＡ１１を、最終のチップ不動
態化層１６の端面１５に合わせる。次にチップを積層
し、立体的積層体の製造中に側面を研磨して、余分の材
料を除去する。これにより、領域Ｄは、端面１５とチッ
プの側面７Ｅの間の間隔と等しくなる。したがって、位
置合わせマークＡ１１は、ダイシングした端面が、ポリ
イミド６と端面１５の組合わせによって形成されるエッ
ジ・シールにどれだけ近づくかを示す。
化層である。この層をエッチングして、ダイシング・チ
ャネルの外側に損傷を避けるのに十分な間隙をあけてエ
ッジ面（側縁部）１５を形成する。この絶縁は、チップ
の汚染を防止するエッジ・シールを形成し、立体的積層
体の信頼性を高めるのに重要である。また、側縁部１５
の付近のポリイミド層６が側面７Ｅまで延びて、エッジ
・シールを形成し、さらにリード線の洗浄エッチング操
作中エッジ・シール保護を行う。ダイシングの際に、不
動態化層１６ではなくポリイミド６が切断され、チップ
のダイシングの結果生じる不動態化層１６の亀裂その他
の損傷による汚染物質の侵入を原因とする、チップ７の
汚染が大幅に減少する。図７に示すように、図６に示す
ダイシング・チャネルＤＣ内に位置合わせマークＡ１１
を設ける。ダイシングの際に、ウェーハをチャネル５に
沿って、ダイシング・チャネルＤＣの領域Ｄを残して切
断する。位置合わせマークＡ１１を、最終のチップ不動
態化層１６の端面１５に合わせる。次にチップを積層
し、立体的積層体の製造中に側面を研磨して、余分の材
料を除去する。これにより、領域Ｄは、端面１５とチッ
プの側面７Ｅの間の間隔と等しくなる。したがって、位
置合わせマークＡ１１は、ダイシングした端面が、ポリ
イミド６と端面１５の組合わせによって形成されるエッ
ジ・シールにどれだけ近づくかを示す。
【００２０】ダイシングの機械的性質により、サーミド
の表面の汚染と損傷が生じ、その結果チップ間の接着が
不良になる。この問題は、一時的保護オーバーコート
（チップの積重ねおよび積層の前に除去される）、たと
えばフォトレジストをダイシング中にサーミドの上面に
塗布すること、あるいはチップを積み重ねる直前に、サ
ーミドの表面の平坦エッチバック、たとえば酸素プラズ
マ・エッチングを行うことにより解決することができ
る。一時的保護オーバーコートは数ミクロン程度であ
り、溶剤を使用して除去する。平坦エッチバック工程で
は、数ミクロンのサーミドが除去される。後者の工程
は、特にウェーハ・レベルで部分的にのみ硬化させたサ
ーミドに適合する。
の表面の汚染と損傷が生じ、その結果チップ間の接着が
不良になる。この問題は、一時的保護オーバーコート
（チップの積重ねおよび積層の前に除去される）、たと
えばフォトレジストをダイシング中にサーミドの上面に
塗布すること、あるいはチップを積み重ねる直前に、サ
ーミドの表面の平坦エッチバック、たとえば酸素プラズ
マ・エッチングを行うことにより解決することができ
る。一時的保護オーバーコートは数ミクロン程度であ
り、溶剤を使用して除去する。平坦エッチバック工程で
は、数ミクロンのサーミドが除去される。後者の工程
は、特にウェーハ・レベルで部分的にのみ硬化させたサ
ーミドに適合する。
【００２１】本発明の特徴は、サーミドなどの重合体接
着剤を使用することにより、チップのダイシングの前に
接着剤を塗布することができるため、後の立体的積層体
の加工が容易になることである。本発明では、機械加工
と接着剤の厚みの均一性に問題があり、スループットが
制限され、加工費が増大する、個々の立体的積層体に接
着剤を塗布する方法の代わりに、ダイシングの前に接着
剤をウェーハに塗布し、乾燥（完全硬化させない）す
る。これにより、重合体は完全硬化（接着特性を損な
う）を行わずに、ダイシングするのに十分な固体とな
る。
着剤を使用することにより、チップのダイシングの前に
接着剤を塗布することができるため、後の立体的積層体
の加工が容易になることである。本発明では、機械加工
と接着剤の厚みの均一性に問題があり、スループットが
制限され、加工費が増大する、個々の立体的積層体に接
着剤を塗布する方法の代わりに、ダイシングの前に接着
剤をウェーハに塗布し、乾燥（完全硬化させない）す
る。これにより、重合体は完全硬化（接着特性を損な
う）を行わずに、ダイシングするのに十分な固体とな
る。
【００２２】積み重ねおよび積層加工中に最終硬化を行
って、チップを相互に完全に接着させる。
って、チップを相互に完全に接着させる。
【００２３】立体的構造は、上述のように加工した個々
のチップを積み重ね積層することによって得られる。積
み重ねおよび積層工程では、チップを１つずつ他のチッ
プの上に位置を合わせて重ね、圧力および温度を加え
て、（１）所期の寸法および周期性の立体的スタックと
し、（２）サーミドを使用して各チップ（図５のチップ
７および１２）を接着する。
のチップを積み重ね積層することによって得られる。積
み重ねおよび積層工程では、チップを１つずつ他のチッ
プの上に位置を合わせて重ね、圧力および温度を加え
て、（１）所期の寸法および周期性の立体的スタックと
し、（２）サーミドを使用して各チップ（図５のチップ
７および１２）を接着する。
【００２４】得られた立体的積層体は、ポリイミド層１
３、たとえばＢＰＤＡ−ＰＤＡを立体的積層体の表面上
に、そこから伝達金属９の端部が露出するように付着
し、経路変更用金属層９に接続するパッドまたはバス・
ストライプ１４を追加することによって完成する。図８
に示すように、本工程は、はんだバンプＢを使用して、
立体的積層体ＣをキャリアＣＡに取り付けることにより
完了する。はんだバンプＢは、バス・ストライプ（図５
に示す、金属層１４の部分に結合された立体的積層体Ｃ
上の金属の層）の各端部を、各取付けピンＰに結合す
る。本発明の特徴は、使用した重合体がすべてはんだバ
ンプ処理温度（鉛・スズはんだでは３７０℃前後）に耐
えることである。
３、たとえばＢＰＤＡ−ＰＤＡを立体的積層体の表面上
に、そこから伝達金属９の端部が露出するように付着
し、経路変更用金属層９に接続するパッドまたはバス・
ストライプ１４を追加することによって完成する。図８
に示すように、本工程は、はんだバンプＢを使用して、
立体的積層体ＣをキャリアＣＡに取り付けることにより
完了する。はんだバンプＢは、バス・ストライプ（図５
に示す、金属層１４の部分に結合された立体的積層体Ｃ
上の金属の層）の各端部を、各取付けピンＰに結合す
る。本発明の特徴は、使用した重合体がすべてはんだバ
ンプ処理温度（鉛・スズはんだでは３７０℃前後）に耐
えることである。
【００２５】熱膨張が少く弾性率の低い誘電層と、膨張
が比較的少く、温度耐性が高い、非常に薄い接着層との
この組合せは、立体的積層体の、シリコンの方向に平行
な方向と垂直な方向の膨張の差を最少にすることが目的
である。これは、立体的積層体を通常の使用環境で熱サ
イクルにかけたとき、立体的積層体の信頼性に直接良い
影響を与える。この組合せにより、立体的積層体の亀裂
およびチップの分離が最少になる。また、次の組立てレ
ベルでの、リード線とスズはんだバンプとの接続の信頼
性も向上する。
が比較的少く、温度耐性が高い、非常に薄い接着層との
この組合せは、立体的積層体の、シリコンの方向に平行
な方向と垂直な方向の膨張の差を最少にすることが目的
である。これは、立体的積層体を通常の使用環境で熱サ
イクルにかけたとき、立体的積層体の信頼性に直接良い
影響を与える。この組合せにより、立体的積層体の亀裂
およびチップの分離が最少になる。また、次の組立てレ
ベルでの、リード線とスズはんだバンプとの接続の信頼
性も向上する。
【００２６】本発明の加工および属性についてさらに詳
細に説明すると、上述のように、ポリイミド層６、１
０、１１は、誘電特性が低くなければならない。たとえ
ば、図５を参照すると、最終の立体的アセンブリでは、
第１のポリイミド層６の一部分の上のメタラジ９が、立
体的積層体内のチップ７と１２の間に付着されている。
立体的積層体の応用分野には、金属レベル９と、たとえ
ば不動態化表面１６の下のチップ７のメタラジの間の容
量結合が最少であることが重要である。
細に説明すると、上述のように、ポリイミド層６、１
０、１１は、誘電特性が低くなければならない。たとえ
ば、図５を参照すると、最終の立体的アセンブリでは、
第１のポリイミド層６の一部分の上のメタラジ９が、立
体的積層体内のチップ７と１２の間に付着されている。
立体的積層体の応用分野には、金属レベル９と、たとえ
ば不動態化表面１６の下のチップ７のメタラジの間の容
量結合が最少であることが重要である。
【００２７】もう１つの考慮すべき問題は、絶縁材料お
よび接着材料の熱膨張および弾性率、たとえばヤング率
である。これらおよび関連する特性の最適化は、特定の
立体的積層体の応用分野によって異なる。たとえば、立
体的積層体が１回または複数回高温にさらされる、キャ
リアへのはんだバンプ相互接続の信頼性を高めるには、
チップ表面に垂直方向の立体的積層体の実効熱膨張が低
く、弾性率が低いこと（熱膨張係数の高いメタラジ（図
５の金属層９および１４）と熱膨張係数の低いチップの
間の応力の緩衝を有効にし、金属層９と１４の相互接続
の信頼性を高めるために必要）が必要である。図５で、
熱膨張係数も弾性率も水平と垂直の両方向で重要である
ことに留意されたい。実際に、多くの重合体材料の熱膨
張係数および弾性率は、水平方向（面内）と垂直方向
（面外）で異なる。これは、重合体分子の固有のトポロ
ジーと配向、および重合体同士の分子間相互作用によっ
て決まる。したがって、この特定の応用例では、面外熱
膨張係数が比較的低く、面内および面外弾性率が低いポ
リイミドを選択すると、最も信頼性の高い立体的構造が
得られる。立体的積層体と基板の間のワイヤボンド相互
接続など他の応用例では、絶縁材料および接着材料の様
々な物理特性の相対的重要性が変わるので、最適化点が
異なる。
よび接着材料の熱膨張および弾性率、たとえばヤング率
である。これらおよび関連する特性の最適化は、特定の
立体的積層体の応用分野によって異なる。たとえば、立
体的積層体が１回または複数回高温にさらされる、キャ
リアへのはんだバンプ相互接続の信頼性を高めるには、
チップ表面に垂直方向の立体的積層体の実効熱膨張が低
く、弾性率が低いこと（熱膨張係数の高いメタラジ（図
５の金属層９および１４）と熱膨張係数の低いチップの
間の応力の緩衝を有効にし、金属層９と１４の相互接続
の信頼性を高めるために必要）が必要である。図５で、
熱膨張係数も弾性率も水平と垂直の両方向で重要である
ことに留意されたい。実際に、多くの重合体材料の熱膨
張係数および弾性率は、水平方向（面内）と垂直方向
（面外）で異なる。これは、重合体分子の固有のトポロ
ジーと配向、および重合体同士の分子間相互作用によっ
て決まる。したがって、この特定の応用例では、面外熱
膨張係数が比較的低く、面内および面外弾性率が低いポ
リイミドを選択すると、最も信頼性の高い立体的構造が
得られる。立体的積層体と基板の間のワイヤボンド相互
接続など他の応用例では、絶縁材料および接着材料の様
々な物理特性の相対的重要性が変わるので、最適化点が
異なる。
【００２８】上記の議論を考慮して、不動態化材料に必
要な一般特性を表１に示す。
要な一般特性を表１に示す。
【表１】
【００２９】はんだ接続の応用分野（すなわち低スズ、
鉛・スズ、または他のはんだを使用して、組み立てた立
体的積層体をキャリアに接続する）では、上述の考慮の
ほかに、はんだバンプ処理の間に使用される約３７０℃
の処理温度に耐える立体的構造が得られるような、ガラ
ス転移温度を有するポリイミドを使用することが重要で
ある。本発明者等は、これらの応用分野では、ガラス転
移温度が高く、熱膨張係数および弾性率が低く、誘電率
が低い（３．６）、ＢＰＤＡ−ＰＤＡが優れていること
を見出した。
鉛・スズ、または他のはんだを使用して、組み立てた立
体的積層体をキャリアに接続する）では、上述の考慮の
ほかに、はんだバンプ処理の間に使用される約３７０℃
の処理温度に耐える立体的構造が得られるような、ガラ
ス転移温度を有するポリイミドを使用することが重要で
ある。本発明者等は、これらの応用分野では、ガラス転
移温度が高く、熱膨張係数および弾性率が低く、誘電率
が低い（３．６）、ＢＰＤＡ−ＰＤＡが優れていること
を見出した。
【００３０】ＢＰＤＡ−ＰＤＡおよび本発明に使用する
のに適した関連ポリイミドは、同時係属の米国特許出願
第０７／７４０７６０号明細書に開示されている。本発
明で使用するＢＰＤＡ−ＰＤＡポリアミン酸組成物は、
３，３'，４，４'−ビフェニックジアンヒドリド（3,
3',4,4'-biphenic-dianhydride）とｐ−フェニレンジア
ミンの縮合反応生成物から誘導される。これらの組成物
は、１００モル部の芳香族ジアンヒドリドを使用するオ
フセット化学量論反応によって調製される。反応完了
後、得られたポリアミン酸組成物は、反応に使用した過
剰のジアミンからの残留アミン基を有する。これらの反
応性アミン基は、芳香族アンヒドリドを添加してこれら
の基と反応させ末端アミン酸官能基を形成させることに
より、安定化または不活性化する。得られたＢＰＤＡ−
ＰＤＡ重合体の特性を、固形分含有量および化学量論量
オフセットの関数として表２に示す。
のに適した関連ポリイミドは、同時係属の米国特許出願
第０７／７４０７６０号明細書に開示されている。本発
明で使用するＢＰＤＡ−ＰＤＡポリアミン酸組成物は、
３，３'，４，４'−ビフェニックジアンヒドリド（3,
3',4,4'-biphenic-dianhydride）とｐ−フェニレンジア
ミンの縮合反応生成物から誘導される。これらの組成物
は、１００モル部の芳香族ジアンヒドリドを使用するオ
フセット化学量論反応によって調製される。反応完了
後、得られたポリアミン酸組成物は、反応に使用した過
剰のジアミンからの残留アミン基を有する。これらの反
応性アミン基は、芳香族アンヒドリドを添加してこれら
の基と反応させ末端アミン酸官能基を形成させることに
より、安定化または不活性化する。得られたＢＰＤＡ−
ＰＤＡ重合体の特性を、固形分含有量および化学量論量
オフセットの関数として表２に示す。
【表２】 * クロスヘッド速度（ひずみ速度）＝０．５〜２ｍｍ／
分 ガラス転移温度＞４００℃ ＴＭＡ法で測定した熱膨張係数 ７５〜１２５℃の範囲で算出した１００℃における平均
熱膨張係数 ５〜６ｐｐｍ℃ Ａｌ−Ｃｕ／ポリイミド絶縁体／Ａｌ−Ｃｕドットを使
用したノギス法で測定した誘電率： Ｅｒ＝２．９（１〜１０ＭＨｚ），３．０（１０〜１０
０ｋＨｚ） 誘電正接＝０．００２（同一条件） ＰＭＤＡ−ＯＤＡ誘導ポリイミドの誘電率＝３．４〜
３．５
分 ガラス転移温度＞４００℃ ＴＭＡ法で測定した熱膨張係数 ７５〜１２５℃の範囲で算出した１００℃における平均
熱膨張係数 ５〜６ｐｐｍ℃ Ａｌ−Ｃｕ／ポリイミド絶縁体／Ａｌ−Ｃｕドットを使
用したノギス法で測定した誘電率： Ｅｒ＝２．９（１〜１０ＭＨｚ），３．０（１０〜１０
０ｋＨｚ） 誘電正接＝０．００２（同一条件） ＰＭＤＡ−ＯＤＡ誘導ポリイミドの誘電率＝３．４〜
３．５
【００３１】より低温の応用分野、たとえば立体的積層
体とキャリアとのワイヤボンド相互接続などの場合に
は、デュポン（DuPont）５８７８やＰＭＤＡ−ＯＤＡな
ど、他のポリイミドを使用することができる。これらの
応用分野では、許容できるレベルの信頼性および品質を
得るために、絶縁材料の機械的および熱的特性のそれほ
ど厳しい最適化を必要としない。したがって、応用分野
によっては、他の考慮点、たとえば費用などに基づい
て、これらの材料を使用することができる。
体とキャリアとのワイヤボンド相互接続などの場合に
は、デュポン（DuPont）５８７８やＰＭＤＡ−ＯＤＡな
ど、他のポリイミドを使用することができる。これらの
応用分野では、許容できるレベルの信頼性および品質を
得るために、絶縁材料の機械的および熱的特性のそれほ
ど厳しい最適化を必要としない。したがって、応用分野
によっては、他の考慮点、たとえば費用などに基づい
て、これらの材料を使用することができる。
【００３２】ポリイミド層６および１０は、特性が最適
化されているので、サーミドの比較的薄い層（約６μｍ
以下）を、接着材料として使用することができる。サー
ミドをスピン・コーティングした後、完全にイミド化さ
せずに（たとえば８５℃で４５分）ベーキングして、十
分に安定化（たとえばチップのダイシングおよび積み重
ねに耐えるように）させる。チップ７と１２を接合した
後、スタック全体を積層し、サーミドを硬化（たとえば
一連の温度プラトーを用いて最終ピーク温度３５０ない
し４００℃で、３０分以上）させる。これにより、サー
ミド接着剤が完全にイミド化して、チップが相互に完全
に接着する。
化されているので、サーミドの比較的薄い層（約６μｍ
以下）を、接着材料として使用することができる。サー
ミドをスピン・コーティングした後、完全にイミド化さ
せずに（たとえば８５℃で４５分）ベーキングして、十
分に安定化（たとえばチップのダイシングおよび積み重
ねに耐えるように）させる。チップ７と１２を接合した
後、スタック全体を積層し、サーミドを硬化（たとえば
一連の温度プラトーを用いて最終ピーク温度３５０ない
し４００℃で、３０分以上）させる。これにより、サー
ミド接着剤が完全にイミド化して、チップが相互に完全
に接着する。
【００３３】本発明により、チップを薄くすることが容
易になり、立体的積層体が小型化できる。すなわち、エ
ポキシ接着剤を使用していた従来の設計では、立体的積
層体に取り付けるチップの裏側に、酸化物または窒化物
のコーティングを形成する必要があった。本発明の重合
体接着材料は、このような汚染の問題がないため、裏側
のコーティングが必要でない。したがって、チップを薄
くし、ダイシングの前に、ウェーハの前面に重合体を塗
布して、チップを相互に接着することができる。図５に
示すように、実際に裏側を研磨してかなり薄くした（約
１００μｍまで）チップ１２のシリコン基板にサーミド
層を直接接触させ接着させることにより、立体的積層体
をかなり小型化することができる。
易になり、立体的積層体が小型化できる。すなわち、エ
ポキシ接着剤を使用していた従来の設計では、立体的積
層体に取り付けるチップの裏側に、酸化物または窒化物
のコーティングを形成する必要があった。本発明の重合
体接着材料は、このような汚染の問題がないため、裏側
のコーティングが必要でない。したがって、チップを薄
くし、ダイシングの前に、ウェーハの前面に重合体を塗
布して、チップを相互に接着することができる。図５に
示すように、実際に裏側を研磨してかなり薄くした（約
１００μｍまで）チップ１２のシリコン基板にサーミド
層を直接接触させ接着させることにより、立体的積層体
をかなり小型化することができる。
【００３４】本発明の代替実施例は、ポリイミド接着層
１１を使用せずに、図５に示したものと同じ断面を有す
る立体的積層体を形成することである。すなわち、上部
の重合体層１０を、全般的に接着層と同じ方法（ウェー
ハ・レベルで部分硬化させた後、積重ねおよび接合の間
に完全硬化させる）で加工する。本発明のＢＰＤＡ−Ｐ
ＤＡ重合体は、水縮合生成物を生成する傾向があるの
で、最終硬化の間にポリイミド皮膜から縮合生成物を容
易に除去できるように、特殊な加工を行う必要がある。
この加工には、硬化時間の増加、温度勾配の減少、減圧
下での硬化などがある。
１１を使用せずに、図５に示したものと同じ断面を有す
る立体的積層体を形成することである。すなわち、上部
の重合体層１０を、全般的に接着層と同じ方法（ウェー
ハ・レベルで部分硬化させた後、積重ねおよび接合の間
に完全硬化させる）で加工する。本発明のＢＰＤＡ−Ｐ
ＤＡ重合体は、水縮合生成物を生成する傾向があるの
で、最終硬化の間にポリイミド皮膜から縮合生成物を容
易に除去できるように、特殊な加工を行う必要がある。
この加工には、硬化時間の増加、温度勾配の減少、減圧
下での硬化などがある。
【００３５】上記の表２に示すように、ポリイミド層
は、熱膨張係数が立体的積層体中のシリコンの熱膨張係
数と同じ、またはセラミックまたはガラス・エポキシと
同じになるように選択し加工することができる。この結
果、図８に示すように、本発明の立体的積層体は、従来
の技術で必要としたような、シリコンの介在物４を使用
せずに、パッケージングすることができる。すなわち、
セラミックと類似する熱膨張係数を有するように選択し
たポリイミドを用いて、シリコンの介在物を使用せず
に、キャリアＣＡを出力ピンＰを直接支持するセラミッ
クにすることができる。したがって、本発明はどちらの
応用分野にも有用である。シリコンの介在物が望ましい
場合、本発明は、立体的積層体と介在物の熱膨張係数を
より厳密に合致させることにより、信頼性を向上させ
る。立体的積層体の取付けにセラミック、ガラスまたは
他の材料（これらの材料は熱膨張係数がシリコンと異な
る）を使用する場合、本発明では、これらの材料の熱膨
張係数により厳密に合致する熱膨張係数を有するポリイ
ミドを使用する。
は、熱膨張係数が立体的積層体中のシリコンの熱膨張係
数と同じ、またはセラミックまたはガラス・エポキシと
同じになるように選択し加工することができる。この結
果、図８に示すように、本発明の立体的積層体は、従来
の技術で必要としたような、シリコンの介在物４を使用
せずに、パッケージングすることができる。すなわち、
セラミックと類似する熱膨張係数を有するように選択し
たポリイミドを用いて、シリコンの介在物を使用せず
に、キャリアＣＡを出力ピンＰを直接支持するセラミッ
クにすることができる。したがって、本発明はどちらの
応用分野にも有用である。シリコンの介在物が望ましい
場合、本発明は、立体的積層体と介在物の熱膨張係数を
より厳密に合致させることにより、信頼性を向上させ
る。立体的積層体の取付けにセラミック、ガラスまたは
他の材料（これらの材料は熱膨張係数がシリコンと異な
る）を使用する場合、本発明では、これらの材料の熱膨
張係数により厳密に合致する熱膨張係数を有するポリイ
ミドを使用する。
【００３６】
【発明の効果】以上述べたように、本発明によれば、信
頼性の高い小型化した立体的パッケージを、シリコンの
介在物を使用せずに、既存の半導体パッケージング技術
によって製造することができる。
頼性の高い小型化した立体的パッケージを、シリコンの
介在物を使用せずに、既存の半導体パッケージング技術
によって製造することができる。
【図１】本発明に関連する従来の技術によるチップ立体
的製造工程を示す斜視図である。
的製造工程を示す斜視図である。
【図２】本発明に関連する従来の技術によるチップ立体
的製造工程を示す斜視図である。
的製造工程を示す斜視図である。
【図３】本発明に関連する従来の技術によるチップ立体
的製造工程を示す斜視図である。
的製造工程を示す斜視図である。
【図４】本発明に関連する従来の技術によるチップ立体
的製造工程を示す斜視図である。
的製造工程を示す斜視図である。
【図５】本発明に従って使用した材料で絶縁し接着し
た、立体的パッケージングしたチップの代表部分の、図
３の平面Ｘ−Ｘに沿った拡大切欠き断面図である。
た、立体的パッケージングしたチップの代表部分の、図
３の平面Ｘ−Ｘに沿った拡大切欠き断面図である。
【図６】本発明による、ポリイミド層１１の付着に至る
まで加工したウェーハの上面図である。
まで加工したウェーハの上面図である。
【図７】図６のウェーハのカーフ部分内に設けた、位置
合わせマーカＡ１１の上面図である。
合わせマーカＡ１１の上面図である。
【図８】本発明に従って製造し、はんだバンプによって
キャリア上に実装した立体的積層体Ｃの展開図である。
キャリア上に実装した立体的積層体Ｃの展開図である。
６ ポリイミド層 ７ 半導体チップ ８ パッド ９ 金属層 １０ ポリイミド層 １１ ポリイミド層 １２ 半導体チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・オールデン・ファラー・シニア アメリカ合衆国05403 バーモント州サウ ス・バーリントン ヤンダウ・ドライブ17 (72)発明者 ウェイン・ジョン・ハウエル アメリカ合衆国05403 バーモント州サウ ス・バーリントン ハイネスバーグ・ロー ド1460 (72)発明者 クリストファー・ポール・ミラー アメリカ合衆国05489 バーモント州アン ダーヒル アール・アール・ナンバー１ ボックス7740 (72)発明者 デーヴィッド・ジェイコブ・パールマン アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ ネヴィル・ロ ード７
Claims (30)
- 【請求項１】第１の熱膨張係数を有するウェーハの上面
に複数の集積回路チップを形成する工程と、 上記ウェーハ上に第１の絶縁層と第１の伝達メタラジ層
と第２の絶縁層とからなり、上記第１および第２の絶縁
層が上記ウェーハの熱膨張係数と近似する熱膨張係数と
約４以下の誘電率を有する、サンドイッチ構造を形成す
る工程と、 上記サンドイッチ構造の上面に重合体接着材料を付着す
る工程と、 上記重合体接着材料を完全に硬化させることなく乾燥す
る工程と、 上記ウェーハをダイシングして、上記複数の集積回路チ
ップを互いに分離する工程と、 上記複数の集積回路チップを積み重ね、上記重合体接着
材料が実質的に硬化するのに十分な温度に加熱して、上
記積み重ねたチップを接着させる工程とを含む積層型半
導体チップ構造の製法。 - 【請求項２】上記第１および第２の絶縁層のガラス転移
温度が、約１５０℃以上であることを特徴とする、請求
項１の製法。 - 【請求項３】上記第１および第２の絶縁層のガラス転移
温度が、約３５０℃以上であることを特徴とする、請求
項１の製法。 - 【請求項４】上記第１および第２の絶縁層のヤング率
が、形成された上記第１および第２の絶縁層の所与の第
１の平面に沿って測定して、約１６０ＧＰａ未満である
ことを特徴とする、請求項１の製法。 - 【請求項５】上記第１および第２の絶縁層のヤング率
が、形成された上記第１および第２の絶縁層の所与の第
１の平面に直交する第２の所与の平面に沿って測定し
て、約１０ＧＰａ未満であることを特徴とする、請求項
４の製法。 - 【請求項６】上記第１の絶縁層と第２の絶縁層の熱膨張
係数が同一であることを特徴とする、請求項１の製法。 - 【請求項７】上記熱膨張係数が、形成された上記第１お
よび第２の絶縁層の所与の第１の平面に沿って測定し
て、約５０ｐｐｍ／℃未満であることを特徴とする、請
求項６の製法。 - 【請求項８】上記熱膨張係数が、形成された上記第１お
よび第２の絶縁層の所与の第１の平面に直交する第２の
所与の平面に沿って測定して、約２００ｐｐｍ／℃未満
であることを特徴とする、請求項７の製法。 - 【請求項９】上記第１の絶縁層と第２の絶縁層の誘電率
が、共に約３．６であることを特徴とする、請求項１の
製法。 - 【請求項１０】上記誘電率が、すべての平面内で実質的
に近似していることを特徴とする、請求項９の製法。 - 【請求項１１】上記第１および第２の絶縁層が、ＢＰＤ
Ａ−ＰＤＡからなることを特徴とする、請求項１０の製
法。 - 【請求項１２】接着された複数の集積回路チップの露出
した表面上に、ポリイミドの層を付着させる工程と、 上記ポリイミド層を介して、上記第１の伝達メタラジ層
に接触する相互接続メタラジ層を付着する工程とをさら
に含むことを特徴とする、請求項１の製法。 - 【請求項１３】上記ポリイミド層が、ＢＰＤＡ−ＰＤＡ
からなることを特徴とする、請求項１２の製法。 - 【請求項１４】上記サンドイッチ構造を形成する工程が
さらに、 上記ウェーハ上に第１のポリイミド層を付着し、上記第
１のポリイミド層を、完全にイミド化することなく乾燥
する工程と、 上記複数の集積回路チップ上に、上記第１のポリイミド
層中を延びて上記集積回路の導電性部分に接触する上記
伝達メタラジ層を付着する工程と、 上記ウェーハ上に第２のポリイミド層を付着し、上記第
１および第２のポリイミド層の両方を完全に硬化させる
工程とを含むことを特徴とする、請求項１の製法。 - 【請求項１５】第１の熱膨張係数を有するウェーハ上
に、それぞれ第１の不動態化層をその上に有する複数の
集積回路チップを形成する工程と、 上記第１の不動態化層の上に、上記ウェーハと熱膨張係
数が近似し、誘電率が約４未満の、第１の重合体材料中
に置かれた第１の金属層を含む相互接続構造を形成する
工程と、 上記相互接続構造の上に重合体接着層を形成し、上記ポ
リイミド接着層を加熱して、実質的に硬化させることな
く安定化させる工程と、 上記ウェーハから上記複数の集積回路チップをダイシン
グする工程と、 上記複数の集積回路チップのうちの少くとも１個の表面
を、上記複数の集積回路チップのうちの、上記重合体接
着層をその上に有する別の１個の表面と接触させること
により、上記複数の集積回路チップのうちの少くとも１
個を、上記複数の集積回路チップのうちの別の１個に接
着し、上記重合体接着層を完全に硬化させて、複数の表
面を有する一体化したマルチチップ構造を形成する工程
と、 上記の一体化構造の上記複数の表面上に第２の不動態化
層を付着する工程と、 上記第２の不動態化層中を延びて上記第１の金属層に接
触する、第２の金属層を形成する工程とを含むマルチチ
ップ集積回路構造の製法。 - 【請求項１６】上記ウェーハ上に上記複数の集積回路チ
ップを形成する工程中に、上記第１の不動態化層をエッ
チングしてエッジ面を形成し、上記ダイシング工程の間
に上記第１の不動態化層が切断されないようにすること
を特徴とする、請求項１５の製法。 - 【請求項１７】上記第１の不動態化層の上記エッジ面上
に、上記第１の重合体材料を、上記ダイシング工程中に
上記第１の重合体材料が切断されるように、付着するこ
とを特徴とする、請求項１６の製法。 - 【請求項１８】複数の集積回路チップ像をその第１の表
面に有するウェーハからダイシングした第１の集積回路
チップを、加工物に接着する方法において、 上記ウェーハの第１の表面に重合体層を付着する工程
と、 上記重合体層を乾燥する工程と、 上記ウェーハをダイシングする工程と、 上記第１の集積回路チップ上の上記重合体層を、上記加
工物に接触させる工程と、 上記重合体層を完全に硬化させる工程とを含む方法。 - 【請求項１９】上記重合体接着層を付着させる上記工程
の前に、上記ウェーハの、上記第１の表面と反対側の第
２の表面の部分を除去することにより、上記ウェーハを
薄くする工程をさらに含む、請求項１８の方法。 - 【請求項２０】上記ウェーハをダイシングする上記工程
の前に、上記重合体層の上に保護層を付着させる工程
と、 上記ウェーハをダイシングする工程の後に、上記保護層
を除去する工程とをさらに含む、請求項１８の方法。 - 【請求項２１】上記保護層が、フォトレジストであるこ
とを特徴とする、請求項２０の方法。 - 【請求項２２】上記ウェーハをダイシングする工程の後
に、上記重合体層の表面部分を除去する工程をさらに含
む、請求項１８の方法。 - 【請求項２３】上記重合体を完全に硬化させる上記工程
の後に、第１の集積回路チップと上記加工物を、熱膨張
係数が上記重合体に類似する第１の材料からなるキャリ
アと接着させる工程をさらに含む、請求項１８の方法。 - 【請求項２４】上記第１の材料が、セラミックまたはガ
ラスであることを特徴とする、請求項２３の方法。 - 【請求項２５】ウェーハからダイシングされるときに形
成された、第１および第２の表面と複数の側面とを有す
る第１の集積回路チップを備え、 上記第１の集積回路チップが、 上に集積回路素子をその上に形成した基板と、 上記集積回路素子に結合されたメタライゼーション構造
と、 上記複数の側面に向かって延びるが、これらと整列しな
い、上記集積回路素子とメタライゼーション構造とを不
動態化するための第１の不動態化層と、 上記第１の不動態化層を被覆し、上記複数の側面と整列
する第２の不動態化層と、 上記第２の不動態化層の上に形成され、上記第１および
第２の不動態化層中を延びて上記メタライゼーション構
造と接触するメタライゼーション層とを備え、 上記第１および第２の不動態化層が、上記ウェーハから
集積回路チップをダイシングするときに汚染の侵入を防
止する、エッジ・シールを形成することを特徴とする、
集積回路構造。 - 【請求項２６】上記第１の集積回路チップがさらに、上
記メタライゼーション層の上に形成された第３の不動態
化構造を備えることを特徴とする、請求項２５の集積回
路構造。 - 【請求項２７】さらに上記第３の不動態化構造の上に形
成された、第２の集積回路チップを備え、上記第３の不
動態化構造が、上記第１および第２の集積回路チップを
互いに接着することを特徴とする、請求項２６の集積回
路構造。 - 【請求項２８】上記第３の不動態化構造が、単一の重合
体層であることを特徴とする、請求項２７の集積回路構
造。 - 【請求項２９】上記第３の不動態化構造が、第１の重合
体層と、上記第１の重合体層の上に形成された第２の重
合体接着層とを備えることを特徴とする、請求項２７の
集積回路構造。 - 【請求項３０】第１および第２の表面と複数の側面とを
有し、上記第１の表面上に配置され、上記側面の少くと
も１つの面まで延びるメタライゼーション構造と、上記
メタライゼーション構造を被覆する重合体不動態化層と
を有する、第１の集積回路チップと、 第１および第２の表面と複数の側面とを有し、上記重合
体不動態化層が、上記第１および第２の表面の一方に接
触して、上記第１の集積回路チップと第２の集積回路チ
ップを互いに接着する、第２の集積回路チップと、 上記第１および第２の集積回路チップ上記側面の少くと
も１つの上に形成され、上記メタライゼーション構造に
結合された、相互接続構造とを備える、 積層型半導体チップ構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US8045393A | 1993-06-21 | 1993-06-21 | |
| US080453 | 1993-06-21 |
Publications (2)
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| JPH0883881A true JPH0883881A (ja) | 1996-03-26 |
| JP2786597B2 JP2786597B2 (ja) | 1998-08-13 |
Family
ID=22157489
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Country Status (9)
| Country | Link |
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| US (1) | US5478781A (ja) |
| EP (1) | EP0631310B1 (ja) |
| JP (1) | JP2786597B2 (ja) |
| KR (1) | KR0145033B1 (ja) |
| AT (1) | ATE183851T1 (ja) |
| CA (1) | CA2118994A1 (ja) |
| DE (1) | DE69420201T2 (ja) |
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- 1994-05-13 TW TW083104328A patent/TW234778B/zh active
- 1994-05-19 JP JP6105115A patent/JP2786597B2/ja not_active Expired - Fee Related
- 1994-05-20 KR KR1019940011085A patent/KR0145033B1/ko not_active Expired - Fee Related
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- 1994-06-03 ES ES94108520T patent/ES2135507T3/es not_active Expired - Lifetime
- 1994-06-03 DE DE69420201T patent/DE69420201T2/de not_active Expired - Fee Related
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| ATE183851T1 (de) | 1999-09-15 |
| JP2786597B2 (ja) | 1998-08-13 |
| CA2118994A1 (en) | 1994-12-22 |
| EP0631310B1 (en) | 1999-08-25 |
| EP0631310A1 (en) | 1994-12-28 |
| DE69420201T2 (de) | 2000-03-23 |
| KR0145033B1 (ko) | 1998-07-01 |
| ES2135507T3 (es) | 1999-11-01 |
| US5478781A (en) | 1995-12-26 |
| TW234778B (en) | 1994-11-21 |
| KR950001997A (ko) | 1995-01-04 |
| DE69420201D1 (de) | 1999-09-30 |
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