JPH088394A - 高速スイッチングデバイスの主回路構成方法 - Google Patents
高速スイッチングデバイスの主回路構成方法Info
- Publication number
- JPH088394A JPH088394A JP14133594A JP14133594A JPH088394A JP H088394 A JPH088394 A JP H088394A JP 14133594 A JP14133594 A JP 14133594A JP 14133594 A JP14133594 A JP 14133594A JP H088394 A JPH088394 A JP H088394A
- Authority
- JP
- Japan
- Prior art keywords
- main circuit
- wiring
- devices
- positive
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Inverter Devices (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】
【目的】高速スイッチングデバイスによるインバータ装
置等の主回路構成時に、各回路配線における浮遊インダ
クタンスの低減を図る。 【構成】各収納トランジスタのコレクタ（Ｃ）とエミッ
タ（Ｅ）との主端子配置が互いに異なるコンプリメンタ
リ構造をなすパワートランジスタモジュール１と２と
を、図１に示す如く、相互に接続される主電極間距離が
最短となるように密接配置して両モジュール間のコレク
タとエミッタ距離を最短となし、これにより、スナバコ
ンデンサ６の所要配線距離を最短としてその浮遊インダ
クタンスを最小となし、更に、両モジュール１と２とか
ら電源用コンデンサ５に至る正負の直流電源給電母線を
互いに出来るだけ近接させ且つ平行配設することによっ
てその浮遊インダクタンス（９）を零或いは零に近い値
迄減少させる。
置等の主回路構成時に、各回路配線における浮遊インダ
クタンスの低減を図る。 【構成】各収納トランジスタのコレクタ（Ｃ）とエミッ
タ（Ｅ）との主端子配置が互いに異なるコンプリメンタ
リ構造をなすパワートランジスタモジュール１と２と
を、図１に示す如く、相互に接続される主電極間距離が
最短となるように密接配置して両モジュール間のコレク
タとエミッタ距離を最短となし、これにより、スナバコ
ンデンサ６の所要配線距離を最短としてその浮遊インダ
クタンスを最小となし、更に、両モジュール１と２とか
ら電源用コンデンサ５に至る正負の直流電源給電母線を
互いに出来るだけ近接させ且つ平行配設することによっ
てその浮遊インダクタンス（９）を零或いは零に近い値
迄減少させる。
Description
【０００１】
【産業上の利用分野】この発明は、コンプリメンタリ構
造をなすＩＧＢＴ等の高速スイッチングデバイスより成
るインバータ装置等の電力変換装置の主回路構成方法、
詳しくは前記スイッチングデバイスのターンオフ時過渡
過電圧の抑制を図った主回路構成方法に関する。
造をなすＩＧＢＴ等の高速スイッチングデバイスより成
るインバータ装置等の電力変換装置の主回路構成方法、
詳しくは前記スイッチングデバイスのターンオフ時過渡
過電圧の抑制を図った主回路構成方法に関する。
【０００２】
【従来の技術】電力変換装置における従来のこの種ブリ
ッジをなす主回路の配置構成は、単相インバータを例と
し、その電気的な基本回路構成を示す図３の主回路図に
従ってなされた図６の主回路構成図の如きものが知られ
ている。また、図７は図６に示す２組のパワートランジ
スタモジュールの斜視図である。
ッジをなす主回路の配置構成は、単相インバータを例と
し、その電気的な基本回路構成を示す図３の主回路図に
従ってなされた図６の主回路構成図の如きものが知られ
ている。また、図７は図６に示す２組のパワートランジ
スタモジュールの斜視図である。
【０００３】以下、先ず図３の主回路図について説明す
る。図３において、Ｔ1 〜Ｔ4 はそれぞれ高速の半導体
スイッチングデバイスとしてのパワートランジスタ、Ｄ
1 〜Ｄ4 はそれぞれ前記トランジスタＴ1 〜Ｔ4 に逆並
列接続された転流ダイオード、１〜４はそれぞれ前記の
トランジスタとダイオードとの組み合わせ (Ｔ1 −Ｄ1)
〜 (Ｔ4 −Ｄ4)を一括収納したパワートランジスタモジ
ュール、５は直流電源として機能する電源用コンデン
サ、６は前記のトランジスタＴ1 或いはＴ2 のターンオ
フ時過渡過電圧の抑制を図るスナバコンデンサ、同様に
７は前記トランジスタＴ3 或いはＴ4 のターンオフ時過
渡過電圧の抑制を図るスナバコンデンサ、８は誘導性成
分を含む負荷である。
る。図３において、Ｔ1 〜Ｔ4 はそれぞれ高速の半導体
スイッチングデバイスとしてのパワートランジスタ、Ｄ
1 〜Ｄ4 はそれぞれ前記トランジスタＴ1 〜Ｔ4 に逆並
列接続された転流ダイオード、１〜４はそれぞれ前記の
トランジスタとダイオードとの組み合わせ (Ｔ1 −Ｄ1)
〜 (Ｔ4 −Ｄ4)を一括収納したパワートランジスタモジ
ュール、５は直流電源として機能する電源用コンデン
サ、６は前記のトランジスタＴ1 或いはＴ2 のターンオ
フ時過渡過電圧の抑制を図るスナバコンデンサ、同様に
７は前記トランジスタＴ3 或いはＴ4 のターンオフ時過
渡過電圧の抑制を図るスナバコンデンサ、８は誘導性成
分を含む負荷である。
【０００４】なお、９，１５は主回路配線における浮遊
インダクタンス、１０は前記スナバコンデンサの配線に
おける浮遊インダクタンスである。次に図６は、図３に
示す単相インバータの主回路ブリッジ構成における一相
分の上下アーム要素に関する主回路構成図であり、その
コレクタとエミッタの端子配置の異なるコンプリメンタ
リ構造の一対のトランジスタモジュールを主体とした各
構成要素の平面配置の概略を示すものである。なお、図
示の９，１０，１５は前記の各配線における浮遊インダ
クタンスであり、便宜上、図示部の配線導体上に集中す
るものと仮定し表示している。
インダクタンス、１０は前記スナバコンデンサの配線に
おける浮遊インダクタンスである。次に図６は、図３に
示す単相インバータの主回路ブリッジ構成における一相
分の上下アーム要素に関する主回路構成図であり、その
コレクタとエミッタの端子配置の異なるコンプリメンタ
リ構造の一対のトランジスタモジュールを主体とした各
構成要素の平面配置の概略を示すものである。なお、図
示の９，１０，１５は前記の各配線における浮遊インダ
クタンスであり、便宜上、図示部の配線導体上に集中す
るものと仮定し表示している。
【０００５】また、図７は図６の如き配置に対応し組み
合わされた一対のコンプリメンタリ構造のパワートラン
ジスタモジュールの斜視図である。この場合、トランジ
スタ駆動用信号線（ベース・エミッタ線）は、図示の如
く、主回路配線と交差することはない。
合わされた一対のコンプリメンタリ構造のパワートラン
ジスタモジュールの斜視図である。この場合、トランジ
スタ駆動用信号線（ベース・エミッタ線）は、図示の如
く、主回路配線と交差することはない。
【０００６】
【発明が解決しようとする課題】一般に、高速スイッチ
ング素子により回路構成をなす場合は、回路電流の高速
スイッチングに伴って回路配線導体自体の浮遊インダク
タンスに起因して発生する逆起電圧が前記スイッチング
素子の安全動作範囲を狭める危険性があり、高速スイッ
チング回路の構成時には、回路配線導体自体の浮遊イン
ダクタンスの低減が重要なこととなる。
ング素子により回路構成をなす場合は、回路電流の高速
スイッチングに伴って回路配線導体自体の浮遊インダク
タンスに起因して発生する逆起電圧が前記スイッチング
素子の安全動作範囲を狭める危険性があり、高速スイッ
チング回路の構成時には、回路配線導体自体の浮遊イン
ダクタンスの低減が重要なこととなる。
【０００７】以下、先ず図３に示す主回路スイッチング
素子のオンからオフへの変化時における図示各浮遊イン
ダクタンスの影響に関して説明する。今、前記のトラン
ジスタＴ1 とＴ4 とがオンとなり、電源用のコンデンサ
５の正極（＋極）→トランジスタＴ1 →負荷８→トラン
ジスタＴ4 →コンデンサ５の負極（−極）の経路での負
荷電流通流時に、トランジスタＴ1 をオフとなせば、負
荷８の誘導性成分における蓄積エネルギの放出による電
流が電流ＩD となって、負荷８→トランジスタＴ4 →ダ
イオードＤ2 →負荷８の経路で環流する。一方、主回路
配線の浮遊インダクタンス９に蓄積されたエネルギは、
循環電流ＩSNとなりスナバコンデンサ６と電源用のコン
デンサ５とを経由して環流する。
素子のオンからオフへの変化時における図示各浮遊イン
ダクタンスの影響に関して説明する。今、前記のトラン
ジスタＴ1 とＴ4 とがオンとなり、電源用のコンデンサ
５の正極（＋極）→トランジスタＴ1 →負荷８→トラン
ジスタＴ4 →コンデンサ５の負極（−極）の経路での負
荷電流通流時に、トランジスタＴ1 をオフとなせば、負
荷８の誘導性成分における蓄積エネルギの放出による電
流が電流ＩD となって、負荷８→トランジスタＴ4 →ダ
イオードＤ2 →負荷８の経路で環流する。一方、主回路
配線の浮遊インダクタンス９に蓄積されたエネルギは、
循環電流ＩSNとなりスナバコンデンサ６と電源用のコン
デンサ５とを経由して環流する。
【０００８】今、前記の浮遊インダクタンス１０と１５
との値をそれぞれＬ10とＬ15とすれば、前記両電流ＩSN
とＩD とは、それぞれ前記の浮遊インダクタンス１０と
１５との両端において図示の正負（＋，−）極性の如
く、時間的な電流変化率に比例した逆起電圧Ｌ10・ｄＩ
SN／ｄｔとＬ15・ｄＩD ／ｄｔとを誘起する。上記の両
逆起電圧は、何れも電源用コンデンサ５の端子電圧ＥDC
に重畳されてトランジスタＴ1 のコレクタ・エミッタ間
に印加される。
との値をそれぞれＬ10とＬ15とすれば、前記両電流ＩSN
とＩD とは、それぞれ前記の浮遊インダクタンス１０と
１５との両端において図示の正負（＋，−）極性の如
く、時間的な電流変化率に比例した逆起電圧Ｌ10・ｄＩ
SN／ｄｔとＬ15・ｄＩD ／ｄｔとを誘起する。上記の両
逆起電圧は、何れも電源用コンデンサ５の端子電圧ＥDC
に重畳されてトランジスタＴ1 のコレクタ・エミッタ間
に印加される。
【０００９】因みに図５は、上記の如き逆起電圧が電源
用コンデンサ５の端子電圧ＥDCに対して重畳する模様を
時間ｔの経過に対して示す動作波形図であり、ＩC とＶ
CEとはそれぞれ前記トランジスタのコレクタ電流とコレ
クタ・エミッタ間電圧とである。図示の如く、電流ＩC
の低減に伴う前記の電流ＩSNとＩD 両者の増大時と、電
流ＩSNが減少し電流ＩD が定常値となる２領域に対応
し、前記電圧ＶCEは大幅に増大変動する可能性がある。
用コンデンサ５の端子電圧ＥDCに対して重畳する模様を
時間ｔの経過に対して示す動作波形図であり、ＩC とＶ
CEとはそれぞれ前記トランジスタのコレクタ電流とコレ
クタ・エミッタ間電圧とである。図示の如く、電流ＩC
の低減に伴う前記の電流ＩSNとＩD 両者の増大時と、電
流ＩSNが減少し電流ＩD が定常値となる２領域に対応
し、前記電圧ＶCEは大幅に増大変動する可能性がある。
【００１０】上記の如き電圧ＶCEの増大変動に対して、
前記トランジスタ例えばＴ1 はその安全動作上、その固
有の安全動作領域が前記電圧ＶCEの増大変動域より大で
あることを要する。即ち、図３に示す主回路ブリッジ構
成における各高速スイッチング素子の安全動作を維持し
且つ前記スナバコンデンサの容量増大を出来るだけ避け
るためには、前記の逆起電圧演算式の示す如く、前記ブ
リッジ構成の各主回路或いはスナバ回路における浮遊イ
ンダクタンスの低減を図る必要がある。
前記トランジスタ例えばＴ1 はその安全動作上、その固
有の安全動作領域が前記電圧ＶCEの増大変動域より大で
あることを要する。即ち、図３に示す主回路ブリッジ構
成における各高速スイッチング素子の安全動作を維持し
且つ前記スナバコンデンサの容量増大を出来るだけ避け
るためには、前記の逆起電圧演算式の示す如く、前記ブ
リッジ構成の各主回路或いはスナバ回路における浮遊イ
ンダクタンスの低減を図る必要がある。
【００１１】しかしながら、前記図６に示す如く、従来
の主回路ブリッジ構成においては、各主回路配線が各ス
イッチングデバイスの主端子配列に従い独立分離した状
態でなされ、また各配線距離が長くなる傾向にあり、こ
のため前記各主回路配線自体の浮遊インダクタンス例え
ば図示の９と１５両者の低減には限界があった。同様
に、スナバ配線における浮遊インダクタンスの低減にも
限界があった。
の主回路ブリッジ構成においては、各主回路配線が各ス
イッチングデバイスの主端子配列に従い独立分離した状
態でなされ、また各配線距離が長くなる傾向にあり、こ
のため前記各主回路配線自体の浮遊インダクタンス例え
ば図示の９と１５両者の低減には限界があった。同様
に、スナバ配線における浮遊インダクタンスの低減にも
限界があった。
【００１２】従って、従来は、上記の如き各浮遊インダ
クタンスの低減限界に対し、スナバコンデンサの容量増
大、或いは、その安全動作領域の拡大を図った大容量ト
ランジスタの採用等を行わざるを得ず、インバータ装置
等の電力変換装置自体の大形化と高価格化とを来してい
た。上記に鑑みこの発明は、モジュール化された高速ス
イッチングデバイスによる主回路構成において、モジュ
ール配置の変更による前記の主回路配線及びスナバ配線
の距離短縮を介し、各回路配線における浮遊インダクタ
ンスの低減を図った高速スイッチングデバイスの主回路
構成方法の提供を目的とするものである。
クタンスの低減限界に対し、スナバコンデンサの容量増
大、或いは、その安全動作領域の拡大を図った大容量ト
ランジスタの採用等を行わざるを得ず、インバータ装置
等の電力変換装置自体の大形化と高価格化とを来してい
た。上記に鑑みこの発明は、モジュール化された高速ス
イッチングデバイスによる主回路構成において、モジュ
ール配置の変更による前記の主回路配線及びスナバ配線
の距離短縮を介し、各回路配線における浮遊インダクタ
ンスの低減を図った高速スイッチングデバイスの主回路
構成方法の提供を目的とするものである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
にこの発明の高速スイッチングデバイスの主回路構成方
法において、 １）請求項１の発明は、それぞれの主電極配置が互いに
異なる一対のコンプリメンタリ構造の半導体スイッチン
グデバイスをその主回路ブリッジ構成における一相分の
上下アーム要素となすと共に、正負両電源母線に接続さ
れる前記一対のデバイスの正負両主電極間にスナバコン
デンサを接続してなるインバータ装置において、前記の
対をなす両デバイス間で相互に接続される主電極間の距
離を最短となす如くこれら両デバイスを隣接配置し、前
記ブリッジの構成において相互に接続される前記両デバ
イスの主電極間の配線距離を最短となすと共に、前記イ
ンバータ装置の直流電源から前記両デバイスの入力主電
極に至る正負両電源母線の配線を出来るだけ接近させ且
つ平行に配設するものとする。
にこの発明の高速スイッチングデバイスの主回路構成方
法において、 １）請求項１の発明は、それぞれの主電極配置が互いに
異なる一対のコンプリメンタリ構造の半導体スイッチン
グデバイスをその主回路ブリッジ構成における一相分の
上下アーム要素となすと共に、正負両電源母線に接続さ
れる前記一対のデバイスの正負両主電極間にスナバコン
デンサを接続してなるインバータ装置において、前記の
対をなす両デバイス間で相互に接続される主電極間の距
離を最短となす如くこれら両デバイスを隣接配置し、前
記ブリッジの構成において相互に接続される前記両デバ
イスの主電極間の配線距離を最短となすと共に、前記イ
ンバータ装置の直流電源から前記両デバイスの入力主電
極に至る正負両電源母線の配線を出来るだけ接近させ且
つ平行に配設するものとする。
【００１４】２）請求項２の発明は、請求項１に記載の
高速スイッチングデバイスの主回路構成方法において、
前記一対の半導体スイッチングデバイスの正負両主電極
間に接続される前記スナバコンデンサの配線距離を最短
となすものとする。 ３）請求項３の発明は、請求項１に従う主電極間配線と
請求項２に従うスナバ配線とがなされ、前記インバータ
装置の主回路ブリッジ構成における一相分の上下アーム
要素を構成する一対のコンプリメンタリ構造のスイッチ
ングデバイスを単位構成とする複数対デバイスの並列接
続に関するものであり、これら複数対のデバイスそれぞ
れの上下アーム間接続点を互に接続して負荷への共通出
力配線となし、且つ、前記複数対のデバイスを前記イン
バータ装置直流電源の正負両電源母線において並列に接
続すると共に、前記の正負両電源母線と各デバイス主電
極間の並列接続用配線距離を互いに等しく且つ最短のも
のとなすものとする。
高速スイッチングデバイスの主回路構成方法において、
前記一対の半導体スイッチングデバイスの正負両主電極
間に接続される前記スナバコンデンサの配線距離を最短
となすものとする。 ３）請求項３の発明は、請求項１に従う主電極間配線と
請求項２に従うスナバ配線とがなされ、前記インバータ
装置の主回路ブリッジ構成における一相分の上下アーム
要素を構成する一対のコンプリメンタリ構造のスイッチ
ングデバイスを単位構成とする複数対デバイスの並列接
続に関するものであり、これら複数対のデバイスそれぞ
れの上下アーム間接続点を互に接続して負荷への共通出
力配線となし、且つ、前記複数対のデバイスを前記イン
バータ装置直流電源の正負両電源母線において並列に接
続すると共に、前記の正負両電源母線と各デバイス主電
極間の並列接続用配線距離を互いに等しく且つ最短のも
のとなすものとする。
【００１５】
【作用】一般に、電路をなす導体の自己インダクタンス
（従ってまた、回路配線導体の浮遊インダクタンス）
は、この電路を通流する単位の電流が生成する磁束量、
即ち磁束量の対電流変化率に比例すると共に、導体長に
も比例する。また、同一長の密接した平行２導体に、大
きさが等しく通電方向が互いに逆の電流を通流させた場
合、前記両導体それぞれの形成する磁束は互いに打ち消
し合い両者による総合の磁束量は零或いは略零となる。
従って、前記平行２導体総合の自己インダクタンスもま
た零或いは略零となる。
（従ってまた、回路配線導体の浮遊インダクタンス）
は、この電路を通流する単位の電流が生成する磁束量、
即ち磁束量の対電流変化率に比例すると共に、導体長に
も比例する。また、同一長の密接した平行２導体に、大
きさが等しく通電方向が互いに逆の電流を通流させた場
合、前記両導体それぞれの形成する磁束は互いに打ち消
し合い両者による総合の磁束量は零或いは略零となる。
従って、前記平行２導体総合の自己インダクタンスもま
た零或いは略零となる。
【００１６】上記に従いこの発明は、 １）請求項１の発明による如く、コンプリメンタリ構造
をなす一対のスイッチングデバイスを一相分上下アーム
要素として形成したインバータ装置等の主回路ブリッジ
構成に関し、前記の対をなすデバイスの各接続対応電極
間距離を最短となす如くこれら両デバイスを隣接配置す
ることにより、前記主電極間配線における浮遊インダク
タンスの低減を図り、更に直流電源から前記主回路ブリ
ッジに至る正負両極給電母線を互いに出来るだけ近接平
行配置することにより、前記正負両極給電母線における
浮遊インダクタンスの低減を図るものである。
をなす一対のスイッチングデバイスを一相分上下アーム
要素として形成したインバータ装置等の主回路ブリッジ
構成に関し、前記の対をなすデバイスの各接続対応電極
間距離を最短となす如くこれら両デバイスを隣接配置す
ることにより、前記主電極間配線における浮遊インダク
タンスの低減を図り、更に直流電源から前記主回路ブリ
ッジに至る正負両極給電母線を互いに出来るだけ近接平
行配置することにより、前記正負両極給電母線における
浮遊インダクタンスの低減を図るものである。
【００１７】２）請求項２の発明による如く、請求項１
による主電極間配線方法に加えて、前記の対をなすデバ
イスの主電極間を接続するスナバ配線の最短化を図るこ
とにより、スナバ配線における浮遊インダクタンスの低
減を図るものである。 ３）請求項３の発明による如く、請求項１に従う主電極
間配線と請求項２に従うスナバ配線とがなされた一対の
コンプリメンタリ構造のスイッチングデバイスを単位構
成とする複数対デバイスの並列接続に関するものであ
り、これら複数対のデバイスそれぞれの上下アーム間接
続点を互に接続して負荷への共通出力配線となし、且
つ、前記複数対のデバイスを前記インバータ装置直流電
源の正負両電源母線において並列に接続すると共に、前
記の正負両電源母線と各デバイス主電極間の並列接続用
配線距離を互いに等しく且つ最短のものとなすものであ
る。
による主電極間配線方法に加えて、前記の対をなすデバ
イスの主電極間を接続するスナバ配線の最短化を図るこ
とにより、スナバ配線における浮遊インダクタンスの低
減を図るものである。 ３）請求項３の発明による如く、請求項１に従う主電極
間配線と請求項２に従うスナバ配線とがなされた一対の
コンプリメンタリ構造のスイッチングデバイスを単位構
成とする複数対デバイスの並列接続に関するものであ
り、これら複数対のデバイスそれぞれの上下アーム間接
続点を互に接続して負荷への共通出力配線となし、且
つ、前記複数対のデバイスを前記インバータ装置直流電
源の正負両電源母線において並列に接続すると共に、前
記の正負両電源母線と各デバイス主電極間の並列接続用
配線距離を互いに等しく且つ最短のものとなすものであ
る。
【００１８】
【実施例】以下この発明の実施例を、図１，２両図に示
す主回路構成図により説明する。ここに、図１は請求項
１，２に対応するこの発明の第１の実施例を示し、図３
の主回路図に対応するものである。また図２は請求項
２，３に対応するこの発明の第２の実施例を示し、図４
の主回路図に対応するものである。
す主回路構成図により説明する。ここに、図１は請求項
１，２に対応するこの発明の第１の実施例を示し、図３
の主回路図に対応するものである。また図２は請求項
２，３に対応するこの発明の第２の実施例を示し、図４
の主回路図に対応するものである。
【００１９】先ず図１は、図３に示す単相インバータの
主回路ブリッジ構成における一相分の上下アーム要素に
関する主回路構成図であり、図示の上下アーム要素の２
組を以て前記主回路ブリッジの全体を構成するものであ
る。図１において、１と２とはそれぞれ図３に示すトラ
ンジスタとダイオードとの組み合わせ (Ｔ1 −Ｄ1),(Ｔ
2 −Ｄ2)を収納したパワートランジスタモジュールであ
り、両者は収納トランジスタのコレクタ（Ｃ）とエミッ
タ（Ｅ）との主端子配置が互いに異なるコンプリメンタ
リ構造をなすものである。なお、図示のＢはトランジス
タのベース端子である。 また、５は複数の単位コンデ
ンサよりなり直流電源として機能する電源用のコンデン
サ、６は前記トランジスタＴ1 とＴ2との主電極間に設
けられたスナバコンデンサである。
主回路ブリッジ構成における一相分の上下アーム要素に
関する主回路構成図であり、図示の上下アーム要素の２
組を以て前記主回路ブリッジの全体を構成するものであ
る。図１において、１と２とはそれぞれ図３に示すトラ
ンジスタとダイオードとの組み合わせ (Ｔ1 −Ｄ1),(Ｔ
2 −Ｄ2)を収納したパワートランジスタモジュールであ
り、両者は収納トランジスタのコレクタ（Ｃ）とエミッ
タ（Ｅ）との主端子配置が互いに異なるコンプリメンタ
リ構造をなすものである。なお、図示のＢはトランジス
タのベース端子である。 また、５は複数の単位コンデ
ンサよりなり直流電源として機能する電源用のコンデン
サ、６は前記トランジスタＴ1 とＴ2との主電極間に設
けられたスナバコンデンサである。
【００２０】今、前記のモジュール１と２とを、図３の
主回路図に示す接続状態に従い図１に示す如く密接配置
すれば、前記のトランジスタＴ1 のエミッタ（Ｅ）とト
ランジスタＴ2 のコレクタ（Ｃ）間の距離は最短とな
り、両主端子間配線の浮遊インダクタンス１５は極めて
小なるものとなる。 また、前記のトランジスタＴ1 の
コレクタ（Ｃ）とトランジスタＴ2 のエミッタ（Ｅ）間
の距離も最短となり、この間に接続されるスナバコンデ
ンサ６の所要配線長も最短となり、この配線路の浮遊イ
ンダクタンス１０も最小となる。
主回路図に示す接続状態に従い図１に示す如く密接配置
すれば、前記のトランジスタＴ1 のエミッタ（Ｅ）とト
ランジスタＴ2 のコレクタ（Ｃ）間の距離は最短とな
り、両主端子間配線の浮遊インダクタンス１５は極めて
小なるものとなる。 また、前記のトランジスタＴ1 の
コレクタ（Ｃ）とトランジスタＴ2 のエミッタ（Ｅ）間
の距離も最短となり、この間に接続されるスナバコンデ
ンサ６の所要配線長も最短となり、この配線路の浮遊イ
ンダクタンス１０も最小となる。
【００２１】また、前記のトランジスタＴ1 のコレクタ
（Ｃ）とコンデンサ５の正極母線とを結ぶ給電母線と、
前記のトランジスタＴ2 のエミッタ（Ｅ）とコンデンサ
５の負極母線とを結ぶ給電母線とを互いに出来るだけ近
接し平行配置することにより、前記両給電母線における
浮遊インダクタンス９を零或いは零に近い最小値となす
ことができる。なお、図１において、前記両給電母線に
交差表示された記号¬は、これら両母線の近接平行配置
を示すものである。
（Ｃ）とコンデンサ５の正極母線とを結ぶ給電母線と、
前記のトランジスタＴ2 のエミッタ（Ｅ）とコンデンサ
５の負極母線とを結ぶ給電母線とを互いに出来るだけ近
接し平行配置することにより、前記両給電母線における
浮遊インダクタンス９を零或いは零に近い最小値となす
ことができる。なお、図１において、前記両給電母線に
交差表示された記号¬は、これら両母線の近接平行配置
を示すものである。
【００２２】次に図２は、図４の主回路図に示す単相イ
ンバータの主回路ブリッジ構成における一相分上下アー
ム要素に関する主回路構成図である。なお、図４は、図
３に示す単相インバータの出力容量の増大を図るため
に、コンプリメンタリ構造をなす主回路ブリッジ構成の
各相の上下アーム要素を、各アーム要素毎に２組並列に
接続した状態を示すものである。
ンバータの主回路ブリッジ構成における一相分上下アー
ム要素に関する主回路構成図である。なお、図４は、図
３に示す単相インバータの出力容量の増大を図るため
に、コンプリメンタリ構造をなす主回路ブリッジ構成の
各相の上下アーム要素を、各アーム要素毎に２組並列に
接続した状態を示すものである。
【００２３】ここに、図４において、モジュール１１と
２１，更にスナバコンデンサ６１とからなる組み合わせ
と、モジュール１２と２２，更にスナバコンデンサ６２
とからなる組み合わせとは、それぞれ前記主回路ブリッ
ジ構成の一相分の上下アーム要素をなすものであり、そ
れぞれの上下アーム間接続点が互に接続されて上下各ア
ーム毎に並列接続され、全体として前記ブリッジ構成の
一相分の上下アーム群１００を形成するものであり、こ
のアーム群１００は図３に示すモジュール１と２，更に
スナバコンデンサ６とからなる一相分の上下アーム要素
に対応し、その容量増大を図るものである。
２１，更にスナバコンデンサ６１とからなる組み合わせ
と、モジュール１２と２２，更にスナバコンデンサ６２
とからなる組み合わせとは、それぞれ前記主回路ブリッ
ジ構成の一相分の上下アーム要素をなすものであり、そ
れぞれの上下アーム間接続点が互に接続されて上下各ア
ーム毎に並列接続され、全体として前記ブリッジ構成の
一相分の上下アーム群１００を形成するものであり、こ
のアーム群１００は図３に示すモジュール１と２，更に
スナバコンデンサ６とからなる一相分の上下アーム要素
に対応し、その容量増大を図るものである。
【００２４】また、図４に示す配線の浮遊インダクタン
ス３１と３２，５１と５２とは図３に示す浮遊インダク
タンス９を各配線毎に分配表示とたものであり、同様に
インダクタンス４１と４２とは図３に示す浮遊インダク
タンス１５に対応するものである。なお、図中一点鎖線
で囲まれた部分２００は、前記の部分１００と同一の回
路構成をなす上下アーム群であり、これら両アーム群１
００と２００とを以てその出力容量の増大を図った前記
単相インバータの主回路ブリッジを形成するものであ
る。
ス３１と３２，５１と５２とは図３に示す浮遊インダク
タンス９を各配線毎に分配表示とたものであり、同様に
インダクタンス４１と４２とは図３に示す浮遊インダク
タンス１５に対応するものである。なお、図中一点鎖線
で囲まれた部分２００は、前記の部分１００と同一の回
路構成をなす上下アーム群であり、これら両アーム群１
００と２００とを以てその出力容量の増大を図った前記
単相インバータの主回路ブリッジを形成するものであ
る。
【００２５】従って、図２は、前記の上下アーム群１０
０に対応する主回路構成図となり、図３に従い図１に示
す如く密接配置されたパワートランジスタモジュール１
と２との組み合わせを更に１組追加し、互いに密接配置
したものとなる。即ち、図２に示す如く、各上下アーム
間の接続点となるモジュール１１と１２の各エミッタ
（Ｅ）と、モジュール２１と２２との各コレクタ（Ｃ）
とを互いに接続し、負荷８への共通出力配線を形成し、
且つ、モジュール１１と２１，１２と２２との対をなす
両モジュール群から電源用のコンデンサ５の正負両電源
母線に至る２組の正負両極給電母線に関し、両者の所要
配線距離を互いに等しく且つ最短のものとなすと共に、
各組何れもその正負両極母線を近接平行配置するもので
ある。
０に対応する主回路構成図となり、図３に従い図１に示
す如く密接配置されたパワートランジスタモジュール１
と２との組み合わせを更に１組追加し、互いに密接配置
したものとなる。即ち、図２に示す如く、各上下アーム
間の接続点となるモジュール１１と１２の各エミッタ
（Ｅ）と、モジュール２１と２２との各コレクタ（Ｃ）
とを互いに接続し、負荷８への共通出力配線を形成し、
且つ、モジュール１１と２１，１２と２２との対をなす
両モジュール群から電源用のコンデンサ５の正負両電源
母線に至る２組の正負両極給電母線に関し、両者の所要
配線距離を互いに等しく且つ最短のものとなすと共に、
各組何れもその正負両極母線を近接平行配置するもので
ある。
【００２６】以上の如くして、図２に示す回路構成にお
いては、図１の場合と同様に、前記２組の正負両極給電
母線における浮遊インダクタンス３１と３２，５１と５
２とはそれぞれ等しく且つ最小のものとなる。また各上
下アーム間接続用配線の浮遊インダクタンス４１と４２
と、図示していないスナバ配線の浮遊インダクタンスと
を何れも極めて小なるものとなすことができ、図４の主
回路図に従うスイッチング動作時における前記逆起電圧
の低減と、各アーム間電流の不平衡状態を回避すること
ができる。
いては、図１の場合と同様に、前記２組の正負両極給電
母線における浮遊インダクタンス３１と３２，５１と５
２とはそれぞれ等しく且つ最小のものとなる。また各上
下アーム間接続用配線の浮遊インダクタンス４１と４２
と、図示していないスナバ配線の浮遊インダクタンスと
を何れも極めて小なるものとなすことができ、図４の主
回路図に従うスイッチング動作時における前記逆起電圧
の低減と、各アーム間電流の不平衡状態を回避すること
ができる。
【００２７】
【発明の効果】この発明によれば、コンプリメンタリ構
造をなす一対のスイッチングデバイスを一相分上下アー
ム要素として形成したインバータ装置等の主回路ブリッ
ジ構成に関し、請求項１の発明による如く、前記の対を
なすデバイスの各接続対応電極間距離を最短となす如く
これら両デバイスを隣接配置し、またその直流電源から
前記主回路ブリッジに至る正負両極給電母線を互いに出
来るだけ近接平行配置することにより、前記各デバイス
の主電極間配線と前記正負両極給電母線とにおける浮遊
インダクタンスの低減を図り、また、請求項２の発明に
よる如く、前記両デバイスの主電極間スナバ配線の最短
化によるその浮遊インダクタンスの低減を図り、また、
請求項３の発明による如く、請求項１に従う主電極間配
線と請求項２に従うスナバ配線とがなされた一対のコン
プリメンタリ構造のスイッチングデバイスを単位構成と
する複数対デバイスの並列接続に関しては、これら複数
対のデバイスを装置直流電源の正負両電源母線において
並列に接続すると共に、前記の正負両電源母線と各デバ
イス主電極間の並列接続用配線距離を互いに等しく且つ
最短のものとなすことにより、電源給電母線を兼ねる前
記の各並列接続用配線における浮遊インダクタンスの低
減が可能となり、従って、上記何れの場合にもなされる
配線浮遊インダクタンスの低減により、前記主回路ブリ
ッジのスイッチング動作時、特に各スイッチングデバイ
スのターンオフ時に発生する逆起電圧の有効な抑制が可
能となり、ＩＧＢＴ等の高速スイッチングデバイスに関
しては、その安全動作領域の拡大を要することなくその
本来のスイッチング速度での動作を行わせるとができ、
また、前記逆起電圧の吸収をなすスナバコンデンサの容
量増大が不要となるために、前記のインバータ装置等電
力変換装置の動作周波数の高周波化による性能向上と小
形低廉化とを図ることができる。
造をなす一対のスイッチングデバイスを一相分上下アー
ム要素として形成したインバータ装置等の主回路ブリッ
ジ構成に関し、請求項１の発明による如く、前記の対を
なすデバイスの各接続対応電極間距離を最短となす如く
これら両デバイスを隣接配置し、またその直流電源から
前記主回路ブリッジに至る正負両極給電母線を互いに出
来るだけ近接平行配置することにより、前記各デバイス
の主電極間配線と前記正負両極給電母線とにおける浮遊
インダクタンスの低減を図り、また、請求項２の発明に
よる如く、前記両デバイスの主電極間スナバ配線の最短
化によるその浮遊インダクタンスの低減を図り、また、
請求項３の発明による如く、請求項１に従う主電極間配
線と請求項２に従うスナバ配線とがなされた一対のコン
プリメンタリ構造のスイッチングデバイスを単位構成と
する複数対デバイスの並列接続に関しては、これら複数
対のデバイスを装置直流電源の正負両電源母線において
並列に接続すると共に、前記の正負両電源母線と各デバ
イス主電極間の並列接続用配線距離を互いに等しく且つ
最短のものとなすことにより、電源給電母線を兼ねる前
記の各並列接続用配線における浮遊インダクタンスの低
減が可能となり、従って、上記何れの場合にもなされる
配線浮遊インダクタンスの低減により、前記主回路ブリ
ッジのスイッチング動作時、特に各スイッチングデバイ
スのターンオフ時に発生する逆起電圧の有効な抑制が可
能となり、ＩＧＢＴ等の高速スイッチングデバイスに関
しては、その安全動作領域の拡大を要することなくその
本来のスイッチング速度での動作を行わせるとができ、
また、前記逆起電圧の吸収をなすスナバコンデンサの容
量増大が不要となるために、前記のインバータ装置等電
力変換装置の動作周波数の高周波化による性能向上と小
形低廉化とを図ることができる。
【図１】この発明の第１の実施例を示すトランジスタモ
ジュールによる主回路構成図
ジュールによる主回路構成図
【図２】この発明の第２の実施例を示すトランジスタモ
ジュールによる主回路構成図
ジュールによる主回路構成図
【図３】単相インバータの基本回路構成を示す主回路図
【図４】単相インバータの基本回路構成を示す主回路図
（各アーム素子２並列時）
（各アーム素子２並列時）
【図５】素子ターンオフ時逆起電圧の動作波形図
【図６】従来技術の実施例を示すトランジスタモジュー
ルによる主回路構成図
ルによる主回路構成図
【図７】図６に対応するトランジスタモジュール構成の
斜視図
斜視図
１〜４ パワートランジスタモジュール ５ 電源用コンデンサ ６，７ スナバコンデンサ ８ 負荷 ９，１５ 主回路配線の浮遊インダクタンス １０ スナバ配線の浮遊インダクタンス １１，１２ パワートランジスタモジュール ２１，２２ パワートランジスタモジュール ３１，３２ 主回路配線の浮遊インダクタンス ４１，４２ 主回路配線の浮遊インダクタンス ５１，５２ 主回路配線の浮遊インダクタンス ６１，６２ スナバコンデンサ １００ 主回路ブリッジ構成の上下アーム群 ２００ 主回路ブリッジ構成の上下アーム群 Ｂ ベース端子 Ｃ コレクタ端子 Ｄ ダイオード（Ｄ1 〜Ｄ4) Ｅ エミッタ端子 Ｔ パワートランジスタ（Ｔ1 〜Ｔ4)
Claims (3)
- 【請求項１】それぞれの主電極配置が互いに異なる一対
のコンプリメンタリ構造の半導体スイッチングデバイス
をその主回路ブリッジ構成における一相分の上下アーム
要素となすと共に、正負両電源母線に接続される前記一
対のデバイスの正負両主電極間にスナバコンデンサを接
続してなるインバータ装置において、前記の対をなす両
デバイス間で相互に接続される主電極間の距離を最短と
なす如くこれら両デバイスを隣接配置し、前記ブリッジ
の構成において相互に接続される前記両デバイスの主電
極間配線距離を最短となすと共に、前記インバータ装置
の直流電源から前記両デバイスの入力主電極に至る正負
両電源母線の配線を出来るだけ接近させ且つ平行に配設
することを特徴とする高速スイッチングデバイスの主回
路構成方法。 - 【請求項２】請求項１に記載の高速スイッチングデバイ
スの主回路構成方法において、前記一対の半導体スイッ
チングデバイスの正負両主電極間に接続される前記スナ
バコンデンサの配線距離を最短となすことを特徴とする
高速スイッチングデバイスの主回路構成方法。 - 【請求項３】請求項１に従う主電極間配線と請求項２に
従うスナバ配線とがなされ、前記インバータ装置の主回
路ブリッジ構成における一相分の上下アーム要素を構成
する一対のコンプリメンタリ構造のスイッチングデバイ
スを単位構成とする複数対デバイスの並列接続に関する
ものであり、これら複数対デバイスそれぞれの上下アー
ム間接続点を互に接続して負荷への共通出力配線とな
し、且つ、前記複数対デバイスを前記インバータ装置直
流電源の正負両電源母線において並列に接続すると共
に、前記の正負両電源母線と各デバイス主電極間の並列
接続用配線距離を互いに等しく且つ最短のものとなすこ
とを特徴とする高速スイッチングデバイスの主回路構成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14133594A JPH088394A (ja) | 1994-06-23 | 1994-06-23 | 高速スイッチングデバイスの主回路構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14133594A JPH088394A (ja) | 1994-06-23 | 1994-06-23 | 高速スイッチングデバイスの主回路構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088394A true JPH088394A (ja) | 1996-01-12 |
Family
ID=15289563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14133594A Pending JPH088394A (ja) | 1994-06-23 | 1994-06-23 | 高速スイッチングデバイスの主回路構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088394A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220869A (ja) * | 1998-02-02 | 1999-08-10 | Toshiba Transport Eng Inc | 電力変換装置 |
| US7016391B2 (en) | 2000-03-13 | 2006-03-21 | Sharp Kabushiki Kaisha | Gain-coupled distributed feedback semiconductor laser device and production method therefor |
| JP2007059737A (ja) * | 2005-08-26 | 2007-03-08 | Hitachi Ltd | 半導体装置及びそれを用いた電力変換装置 |
| JP2010199628A (ja) * | 2010-06-14 | 2010-09-09 | Hitachi Automotive Systems Ltd | 半導体装置及びそれを用いた電力変換装置 |
| WO2013042741A1 (ja) * | 2011-09-20 | 2013-03-28 | ローム株式会社 | 電子回路 |
| WO2020021881A1 (ja) * | 2018-07-25 | 2020-01-30 | 株式会社デンソー | パワーモジュール及び電力変換装置 |
| CN111463767A (zh) * | 2019-01-21 | 2020-07-28 | 广东美的制冷设备有限公司 | 供电保护电路板和空调器 |
-
1994
- 1994-06-23 JP JP14133594A patent/JPH088394A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220869A (ja) * | 1998-02-02 | 1999-08-10 | Toshiba Transport Eng Inc | 電力変換装置 |
| US7016391B2 (en) | 2000-03-13 | 2006-03-21 | Sharp Kabushiki Kaisha | Gain-coupled distributed feedback semiconductor laser device and production method therefor |
| JP2007059737A (ja) * | 2005-08-26 | 2007-03-08 | Hitachi Ltd | 半導体装置及びそれを用いた電力変換装置 |
| JP2010199628A (ja) * | 2010-06-14 | 2010-09-09 | Hitachi Automotive Systems Ltd | 半導体装置及びそれを用いた電力変換装置 |
| WO2013042741A1 (ja) * | 2011-09-20 | 2013-03-28 | ローム株式会社 | 電子回路 |
| JP2013066349A (ja) * | 2011-09-20 | 2013-04-11 | Rohm Co Ltd | 電子回路 |
| US9231466B2 (en) | 2011-09-20 | 2016-01-05 | Rohm Co., Ltd. | Electronic circuit |
| WO2020021881A1 (ja) * | 2018-07-25 | 2020-01-30 | 株式会社デンソー | パワーモジュール及び電力変換装置 |
| CN111463767A (zh) * | 2019-01-21 | 2020-07-28 | 广东美的制冷设备有限公司 | 供电保护电路板和空调器 |
| CN111463767B (zh) * | 2019-01-21 | 2022-10-21 | 广东美的制冷设备有限公司 | 供电保护电路板和空调器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0379346B1 (en) | Power conversion unit and module for its construction | |
| CN1108657C (zh) | 功率逆变器装置 | |
| CN102347702B (zh) | 高效半桥直流到交流转换器 | |
| JP2008193779A (ja) | 半導体モジュール | |
| CN108768195B (zh) | 功率电路、功率模块和变流器 | |
| JP2002526023A (ja) | Ｖｓｃ変換装置 | |
| KR20180019610A (ko) | 전력 변환기를 위한 물리 토폴로지 | |
| JP5150570B2 (ja) | 三相電力変換装置 | |
| JP2004135444A (ja) | 電力変換装置のスタック構造 | |
| JP2005216876A (ja) | 電力用半導体モジュール | |
| JP3896940B2 (ja) | 半導体装置 | |
| JPH088394A (ja) | 高速スイッチングデバイスの主回路構成方法 | |
| JP3420021B2 (ja) | 半導体電力変換装置 | |
| JP2004080880A (ja) | スナバ回路 | |
| JP6638477B2 (ja) | 半導体装置 | |
| CN218633720U (zh) | 三相逆变器功率模块和三相逆变器功率设备 | |
| JP2013042663A (ja) | 三相電力変換装置 | |
| JPH1094256A (ja) | 電力変換素子モジュール | |
| JP3277524B2 (ja) | 半導体スイッチ回路及びインバータ装置 | |
| JPH10285950A (ja) | ３レベル電力変換装置の主回路 | |
| JPH08140363A (ja) | 電力変換装置 | |
| JPH05218252A (ja) | 半導体装置 | |
| JPH11103577A (ja) | インバータ | |
| JP2013106384A (ja) | 電力変換装置及びその電流調整方法 | |
| JP4156258B2 (ja) | 共振型インバータ |