JPH088429A - 半導体装置 - Google Patents
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- JPH088429A JPH088429A JP6140564A JP14056494A JPH088429A JP H088429 A JPH088429 A JP H088429A JP 6140564 A JP6140564 A JP 6140564A JP 14056494 A JP14056494 A JP 14056494A JP H088429 A JPH088429 A JP H088429A
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
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- Carbon And Carbon Compounds (AREA)
Abstract
(57)【要約】
【目的】 オン抵抗を低くできる半導体装置を提供する
ことにある。 【構成】 ｎ+ 型単結晶ＳｉＣ基板１の上にｎ型エピタ
キシャル層２とｐ型エピタキシャル層３とが順に積層さ
れ、エピタキシャル層３内の所定領域にエピタキシャル
層２と隔ててｎ+ ソース領域５が形成されている。ソー
ス領域５とエピタキシャル層３を貫通しエピタキシャル
層２に達するトレンチ６が形成され、トレンチ６の内面
にゲート熱酸化膜７が形成され、トレンチ６内における
酸化膜７の内側にゲート電極層８が形成されている。ソ
ース領域５の表面とエピタキシャル層３の表面にはソー
ス電極層１０が、又、基板１の裏面側にはドレイン電極
層１１が形成されている。トレンチ６の側面に形成され
るチャネルのキャリア移動方向を、４ＨＳｉＣの＜００
０１＞軸方向としている。
ことにある。 【構成】 ｎ+ 型単結晶ＳｉＣ基板１の上にｎ型エピタ
キシャル層２とｐ型エピタキシャル層３とが順に積層さ
れ、エピタキシャル層３内の所定領域にエピタキシャル
層２と隔ててｎ+ ソース領域５が形成されている。ソー
ス領域５とエピタキシャル層３を貫通しエピタキシャル
層２に達するトレンチ６が形成され、トレンチ６の内面
にゲート熱酸化膜７が形成され、トレンチ６内における
酸化膜７の内側にゲート電極層８が形成されている。ソ
ース領域５の表面とエピタキシャル層３の表面にはソー
ス電極層１０が、又、基板１の裏面側にはドレイン電極
層１１が形成されている。トレンチ６の側面に形成され
るチャネルのキャリア移動方向を、４ＨＳｉＣの＜００
０１＞軸方向としている。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、例えば、
絶縁ゲート型電界効果トランジスタ、とりわけ大電力用
の縦型ＭＯＳＦＥＴに関する。
絶縁ゲート型電界効果トランジスタ、とりわけ大電力用
の縦型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】近年、電力用トランジスタとしてシリコ
ン単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが多用されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子構造として図９に示すトレン
チゲート型パワーＭＯＳＦＥＴ（例えば、特開昭５９−
８３７４号公報）が提案されている。トレンチゲート型
パワーＭＯＳＦＥＴはｎ型半導体基板２０上にｎ型エピ
タキシャル層２１が形成され、ｎ型エピタキシャル層２
１上にｐ型拡散層２２が形成され、さらに、ｐ型拡散層
２２の所定領域にｎ型拡散層２３が形成されている。
又、ｎ型拡散層２３とｐ型拡散層２２を貫通してｎ型エ
ピタキシャル層２１に達するトレンチ２４が形成され、
トレンチ２４内にはゲート酸化膜層２５を介してポリシ
リコン層２６が充填されている。ポリシリコン層２６の
上面には酸化膜層２７が形成され、酸化膜層２７上を含
むｎ型拡散層２３上にはアルミ層２８が形成されてい
る。又、ｎ型半導体基板２０の裏面にはドレイン電極層
２９が形成されている。そして、電流がトレンチ２４側
面のチャネル部を通じて縦方向（表面に対して垂直方
向）に流れる。
ン単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが多用されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子構造として図９に示すトレン
チゲート型パワーＭＯＳＦＥＴ（例えば、特開昭５９−
８３７４号公報）が提案されている。トレンチゲート型
パワーＭＯＳＦＥＴはｎ型半導体基板２０上にｎ型エピ
タキシャル層２１が形成され、ｎ型エピタキシャル層２
１上にｐ型拡散層２２が形成され、さらに、ｐ型拡散層
２２の所定領域にｎ型拡散層２３が形成されている。
又、ｎ型拡散層２３とｐ型拡散層２２を貫通してｎ型エ
ピタキシャル層２１に達するトレンチ２４が形成され、
トレンチ２４内にはゲート酸化膜層２５を介してポリシ
リコン層２６が充填されている。ポリシリコン層２６の
上面には酸化膜層２７が形成され、酸化膜層２７上を含
むｎ型拡散層２３上にはアルミ層２８が形成されてい
る。又、ｎ型半導体基板２０の裏面にはドレイン電極層
２９が形成されている。そして、電流がトレンチ２４側
面のチャネル部を通じて縦方向（表面に対して垂直方
向）に流れる。
【０００３】一方、図９に示したトレンチゲート型パワ
ーＭＯＳＦＥＴを炭化珪素にて構成することが行われて
いる（例えば、特開平４−２３９７７８号公報）。この
場合、一般に面方位（０００１）の６Ｈ炭化珪素が用い
られる。ここで、「Ｈ」は六方晶系であることを示し、
そのＨの前の数値Ｎ（＝６）は原子積層がＮ層で１周期
である結晶構造を示す。
ーＭＯＳＦＥＴを炭化珪素にて構成することが行われて
いる（例えば、特開平４−２３９７７８号公報）。この
場合、一般に面方位（０００１）の６Ｈ炭化珪素が用い
られる。ここで、「Ｈ」は六方晶系であることを示し、
そのＨの前の数値Ｎ（＝６）は原子積層がＮ層で１周期
である結晶構造を示す。
【０００４】
【発明が解決しようとする課題】ところが、面方位（０
００１）の６Ｈ炭化珪素を用いたトレンチゲート型パワ
ーＭＯＳＦＥＴにおいては、チャネル抵抗を含めた素子
全体のオン抵抗が高くなってしまう。
００１）の６Ｈ炭化珪素を用いたトレンチゲート型パワ
ーＭＯＳＦＥＴにおいては、チャネル抵抗を含めた素子
全体のオン抵抗が高くなってしまう。
【０００５】そこで、この発明の目的は、オン抵抗を低
くすることができる半導体装置を提供することにある。
くすることができる半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】トレンチゲート型ＭＯＳ
ＦＥＴにおいては、電流がトレンチ側面のチャネル部を
通じて縦方向に流れるので、チャネル抵抗を含めた素子
全体のオン抵抗は基板材料である炭化珪素の縦方向のキ
ャリア移動度に依存する。このため、トレンチゲート型
ＭＯＳＦＥＴのオン抵抗を低くするには縦方向のキャリ
ア移動度を大きくすればよい。
ＦＥＴにおいては、電流がトレンチ側面のチャネル部を
通じて縦方向に流れるので、チャネル抵抗を含めた素子
全体のオン抵抗は基板材料である炭化珪素の縦方向のキ
ャリア移動度に依存する。このため、トレンチゲート型
ＭＯＳＦＥＴのオン抵抗を低くするには縦方向のキャリ
ア移動度を大きくすればよい。
【０００７】そこで、本発明者らは電子移動度の結晶方
位の依存性について調べた。それには、電子移動度に関
係する有効質量の結晶方位依存性を調べることから行っ
た。実験値や経験定数を参照しない第１原理計算（例え
ば、日本物理学会誌第４８巻第６号（１９９３年）Ｐ４
２５）により、２Ｈと４Ｈと６Ｈの炭化珪素の電子有効
質量を求めた。六方晶系炭化珪素の基本単位格子を図８
に示す三次元直交座標にて表し、その三次元直交座標の
各軸方向（ｘ，ｙ，ｚ方向）の電子有効質量ｍ xx * ，ｍ
yy * ，ｍzz * と、真空中での電子の有効質量ｍo の比で
ある電子有効質量比ｍ* ／ｍo の値は、表１に示す結果
となった。尚、図８において、ａ，ｂ，ｃは結晶軸を示
す。
位の依存性について調べた。それには、電子移動度に関
係する有効質量の結晶方位依存性を調べることから行っ
た。実験値や経験定数を参照しない第１原理計算（例え
ば、日本物理学会誌第４８巻第６号（１９９３年）Ｐ４
２５）により、２Ｈと４Ｈと６Ｈの炭化珪素の電子有効
質量を求めた。六方晶系炭化珪素の基本単位格子を図８
に示す三次元直交座標にて表し、その三次元直交座標の
各軸方向（ｘ，ｙ，ｚ方向）の電子有効質量ｍ xx * ，ｍ
yy * ，ｍzz * と、真空中での電子の有効質量ｍo の比で
ある電子有効質量比ｍ* ／ｍo の値は、表１に示す結果
となった。尚、図８において、ａ，ｂ，ｃは結晶軸を示
す。
【０００８】
【表１】
【０００９】又、有効質量ｍ* と移動度μとの関係は、
衝突間隔τc を用いて、 μ＝ｑ・τc ／ｍ*・・・（１） と表すことができる（ただし、ｑは電気素量）。即ち、
有効質量ｍ* が小さいほど移動度μが大きいと言える。
衝突間隔τc を用いて、 μ＝ｑ・τc ／ｍ*・・・（１） と表すことができる（ただし、ｑは電気素量）。即ち、
有効質量ｍ* が小さいほど移動度μが大きいと言える。
【００１０】従来の面方位（０００１）の６Ｈ炭化珪素
を用いたトレンチゲート型ＭＯＳＦＥＴにおいては、チ
ャネルの電子移動方向が＜０００１＞軸方向（ｚ方向）
となり、電子有効質量比ｍ* ／ｍo は表１から「１．３
９」であり、大きな値となり電子移動度μが小さく、オ
ン抵抗は大きい。
を用いたトレンチゲート型ＭＯＳＦＥＴにおいては、チ
ャネルの電子移動方向が＜０００１＞軸方向（ｚ方向）
となり、電子有効質量比ｍ* ／ｍo は表１から「１．３
９」であり、大きな値となり電子移動度μが小さく、オ
ン抵抗は大きい。
【００１１】そこで、請求項１に記載の発明は、第１導
電型の低抵抗層と当該低抵抗層上にエピタキシャル成長
にて形成された第１導電型の高抵抗層の二層にて構成さ
れた炭化珪素よりなる半導体基板と、前記半導体基板の
表面上にエピタキシャル成長にて形成された炭化珪素よ
りなる第２導電型の半導体層と、前記半導体層内の所定
領域に前記半導体基板と隔てて形成された第１導電型の
半導体領域と、前記半導体領域と半導体層を貫通し前記
半導体基板に達する溝と、前記溝の内面に形成されたゲ
ート絶縁膜と、前記溝内における前記ゲート絶縁膜の内
側に形成されたゲート電極層と、前記半導体層表面およ
び半導体領域表面に形成されたソース電極層と、前記半
導体基板の裏面側に形成されたドレイン電極層とを備え
る半導体装置において、前記溝の側面に形成されるチャ
ネルのキャリア移動方向を、炭化珪素の結晶構造での三
次元直交座標の各軸方向におけるキャリア有効質量のう
ち最も小さい、あるいは２番目に小さい軸方向とほぼ一
致させた半導体装置をその要旨とする。
電型の低抵抗層と当該低抵抗層上にエピタキシャル成長
にて形成された第１導電型の高抵抗層の二層にて構成さ
れた炭化珪素よりなる半導体基板と、前記半導体基板の
表面上にエピタキシャル成長にて形成された炭化珪素よ
りなる第２導電型の半導体層と、前記半導体層内の所定
領域に前記半導体基板と隔てて形成された第１導電型の
半導体領域と、前記半導体領域と半導体層を貫通し前記
半導体基板に達する溝と、前記溝の内面に形成されたゲ
ート絶縁膜と、前記溝内における前記ゲート絶縁膜の内
側に形成されたゲート電極層と、前記半導体層表面およ
び半導体領域表面に形成されたソース電極層と、前記半
導体基板の裏面側に形成されたドレイン電極層とを備え
る半導体装置において、前記溝の側面に形成されるチャ
ネルのキャリア移動方向を、炭化珪素の結晶構造での三
次元直交座標の各軸方向におけるキャリア有効質量のう
ち最も小さい、あるいは２番目に小さい軸方向とほぼ一
致させた半導体装置をその要旨とする。
【００１２】請求項２に記載の発明は、請求項１に記載
の発明における前記炭化珪素を六方晶系炭化珪素とした
半導体装置をその要旨とする。請求項３に記載の発明
は、請求項１に記載の発明における前記溝の側面に形成
されるチャネルのキャリア移動方向を、４Ｈ炭化珪素の
＜０００１＞軸方向とほぼ一致させた半導体装置をその
要旨とする。
の発明における前記炭化珪素を六方晶系炭化珪素とした
半導体装置をその要旨とする。請求項３に記載の発明
は、請求項１に記載の発明における前記溝の側面に形成
されるチャネルのキャリア移動方向を、４Ｈ炭化珪素の
＜０００１＞軸方向とほぼ一致させた半導体装置をその
要旨とする。
【００１３】請求項４に記載の発明は、請求項１に記載
の発明における前記溝の側面に形成されるチャネルのキ
ャリア移動方向を、２Ｈ炭化珪素の＜０００１＞軸方向
とほぼ一致させた半導体装置をその要旨とする。
の発明における前記溝の側面に形成されるチャネルのキ
ャリア移動方向を、２Ｈ炭化珪素の＜０００１＞軸方向
とほぼ一致させた半導体装置をその要旨とする。
【００１４】
【作用】請求項１，２に記載の発明は、電流が溝側面の
チャネル部を通じて縦方向に流れる。このとき、チャネ
ルのキャリア移動方向が、炭化珪素の結晶構造での三次
元直交座標の各軸方向におけるキャリア有効質量のうち
最も小さい、あるいは２番目に小さな軸方向とほぼ一致
しているので、キャリア移動方向においてキャリア有効
質量が小さくキャリア移動度が大きいため、オン抵抗の
低い特性が得られる。
チャネル部を通じて縦方向に流れる。このとき、チャネ
ルのキャリア移動方向が、炭化珪素の結晶構造での三次
元直交座標の各軸方向におけるキャリア有効質量のうち
最も小さい、あるいは２番目に小さな軸方向とほぼ一致
しているので、キャリア移動方向においてキャリア有効
質量が小さくキャリア移動度が大きいため、オン抵抗の
低い特性が得られる。
【００１５】請求項３に記載の発明は、請求項１に記載
の発明の作用に加え、溝の側面に形成されるチャネルの
キャリア移動方向が４Ｈ炭化珪素の＜０００１＞軸方向
とほぼ一致しているので、キャリア移動方向においてキ
ャリア有効質量が小さくキャリア移動度が大きいため、
オン抵抗の低い特性が得られる。
の発明の作用に加え、溝の側面に形成されるチャネルの
キャリア移動方向が４Ｈ炭化珪素の＜０００１＞軸方向
とほぼ一致しているので、キャリア移動方向においてキ
ャリア有効質量が小さくキャリア移動度が大きいため、
オン抵抗の低い特性が得られる。
【００１６】請求項４に記載の発明は、請求項１に記載
の発明の作用に加え、溝の側面に形成されるチャネルの
キャリア移動方向が２Ｈ炭化珪素の＜０００１＞軸方向
とほぼ一致しているので、キャリア移動方向においてキ
ャリア有効質量が小さくキャリア移動度が大きいため、
オン抵抗の低い特性が得られる。
の発明の作用に加え、溝の側面に形成されるチャネルの
キャリア移動方向が２Ｈ炭化珪素の＜０００１＞軸方向
とほぼ一致しているので、キャリア移動方向においてキ
ャリア有効質量が小さくキャリア移動度が大きいため、
オン抵抗の低い特性が得られる。
【００１７】
（第１実施例）以下、この発明を具体化した第１実施例
を図面に従って説明する。
を図面に従って説明する。
【００１８】図１に本実施例のトレンチゲート型パワー
ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示
す。第１導電型の低抵抗層としてのｎ+ 型単結晶炭化珪
素（以下、ＳｉＣ）基板１は、４ＨＳｉＣ（０００１）
カーボン面を表面とし、かつ低抵抗でキャリア密度が５
×１０18ｃｍ-3程度である。このｎ+ 型単結晶ＳｉＣ基
板１上に、第１導電型の高抵抗層としてのｎ型エピタキ
シャル層２と、第２導電型の半導体層としてのｐ型エピ
タキシャル層３が順次積層されている。ｎ型エピタキシ
ャル層２は、キャリア密度が１×１０16ｃｍ-3程度で厚
さが１０μｍ程度となっている。又、ｐ型エピタキシャ
ル層３は、キャリア密度が１×１０17ｃｍ-3程度で厚さ
が２μｍ程度となっており、該ｐ型エピタキシャル層３
の表面４が素子表面となっている。
ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示
す。第１導電型の低抵抗層としてのｎ+ 型単結晶炭化珪
素（以下、ＳｉＣ）基板１は、４ＨＳｉＣ（０００１）
カーボン面を表面とし、かつ低抵抗でキャリア密度が５
×１０18ｃｍ-3程度である。このｎ+ 型単結晶ＳｉＣ基
板１上に、第１導電型の高抵抗層としてのｎ型エピタキ
シャル層２と、第２導電型の半導体層としてのｐ型エピ
タキシャル層３が順次積層されている。ｎ型エピタキシ
ャル層２は、キャリア密度が１×１０16ｃｍ-3程度で厚
さが１０μｍ程度となっている。又、ｐ型エピタキシャ
ル層３は、キャリア密度が１×１０17ｃｍ-3程度で厚さ
が２μｍ程度となっており、該ｐ型エピタキシャル層３
の表面４が素子表面となっている。
【００１９】本実施例では、ｎ+ 型単結晶ＳｉＣ基板１
とｎ型エピタキシャル層２とから半導体基板１４が構成
されている。ｐ型エピタキシャル層３の表面４における
所定領域には、第１導電型の半導体領域としてのｎ+ ソ
ース領域５が形成され、ｎ+ ソース領域５はキャリア濃
度が１×１０19ｃｍ-3程度で接合深さが０．５μｍ程度
となっている。又、ｐ型エピタキシャル層３の表面４の
所定位置にトレンチ６が形成されている。このトレンチ
６は、ｎ+ ソース領域５とｐ型エピタキシャル層３を貫
通しｎ型エピタキシャル層２に達し、ｐ型エピタキシャ
ル層３の表面にほぼ垂直な側面６ａおよびｐ型エピタキ
シャル層３の表面に平行な底面６ｂを有する。つまり、
トレンチ６の側面６ａは４ＨＳｉＣの＜０００１＞軸方
向となっている。
とｎ型エピタキシャル層２とから半導体基板１４が構成
されている。ｐ型エピタキシャル層３の表面４における
所定領域には、第１導電型の半導体領域としてのｎ+ ソ
ース領域５が形成され、ｎ+ ソース領域５はキャリア濃
度が１×１０19ｃｍ-3程度で接合深さが０．５μｍ程度
となっている。又、ｐ型エピタキシャル層３の表面４の
所定位置にトレンチ６が形成されている。このトレンチ
６は、ｎ+ ソース領域５とｐ型エピタキシャル層３を貫
通しｎ型エピタキシャル層２に達し、ｐ型エピタキシャ
ル層３の表面にほぼ垂直な側面６ａおよびｐ型エピタキ
シャル層３の表面に平行な底面６ｂを有する。つまり、
トレンチ６の側面６ａは４ＨＳｉＣの＜０００１＞軸方
向となっている。
【００２０】トレンチ６の内部には、ゲート絶縁膜とし
てのゲート熱酸化膜７を介してゲート電極層８が配置さ
れている。ここで、ゲート熱酸化膜７は１１００℃で５
時間程度の一度の熱酸化工程により形成され、トレンチ
６の側面６ａに位置する厚さが５０ｎｍ程度の薄いゲー
ト熱酸化膜７ａと、トレンチ６の底面６ｂに位置する厚
さが５００ｎｍ程度の厚いゲート熱酸化膜７ｂからな
る。さらに、ゲート熱酸化膜７はｎ+ ソース領域５上に
も形成され、この領域におけるゲート熱酸化膜７ｃも厚
さが５００ｎｍ程度に厚くなっている。
てのゲート熱酸化膜７を介してゲート電極層８が配置さ
れている。ここで、ゲート熱酸化膜７は１１００℃で５
時間程度の一度の熱酸化工程により形成され、トレンチ
６の側面６ａに位置する厚さが５０ｎｍ程度の薄いゲー
ト熱酸化膜７ａと、トレンチ６の底面６ｂに位置する厚
さが５００ｎｍ程度の厚いゲート熱酸化膜７ｂからな
る。さらに、ゲート熱酸化膜７はｎ+ ソース領域５上に
も形成され、この領域におけるゲート熱酸化膜７ｃも厚
さが５００ｎｍ程度に厚くなっている。
【００２１】又、ゲート電極層８は、ゲート熱酸化膜７
に接しリンをドープした第１のポリシリコン層８ａと第
２のポリシリコン層８ｂからなる。ゲート電極層８上に
は、厚さが１μｍ程度の層間絶縁膜９が配置されてい
る。さらに、層間絶縁膜９上を含めたｎ+ ソース領域５
の表面およびｐ型エピタキシャル層３の表面には、ソー
ス電極層１０が配置され、このソース電極層１０はｎ+
ソース領域５とｐ型エピタキシャル層３に共に接してい
る。ｎ+ 型単結晶ＳｉＣ基板１の裏面には、同基板１に
接するドレイン電極層１１が設けられている。
に接しリンをドープした第１のポリシリコン層８ａと第
２のポリシリコン層８ｂからなる。ゲート電極層８上に
は、厚さが１μｍ程度の層間絶縁膜９が配置されてい
る。さらに、層間絶縁膜９上を含めたｎ+ ソース領域５
の表面およびｐ型エピタキシャル層３の表面には、ソー
ス電極層１０が配置され、このソース電極層１０はｎ+
ソース領域５とｐ型エピタキシャル層３に共に接してい
る。ｎ+ 型単結晶ＳｉＣ基板１の裏面には、同基板１に
接するドレイン電極層１１が設けられている。
【００２２】ここで、トレンチ６の側面６ａのゲート熱
酸化膜７ａは薄いために閾電圧を低くでき（例えば２
Ｖ）、しかもトレンチ６の底面６ｂのゲート熱酸化膜７
ｂは厚いためにゲート・ドレイン間の耐圧を高く（例え
ば５００Ｖ以上）できる。
酸化膜７ａは薄いために閾電圧を低くでき（例えば２
Ｖ）、しかもトレンチ６の底面６ｂのゲート熱酸化膜７
ｂは厚いためにゲート・ドレイン間の耐圧を高く（例え
ば５００Ｖ以上）できる。
【００２３】このトレンチゲート型パワーＭＯＳＦＥＴ
の製造工程を、図２〜６を用いて、詳細に説明する。ま
ず、図２に示すように、表面の面方位が（０００１）カ
ーボン面である低抵抗のｎ+ 型単結晶４Ｈ−ＳｉＣ基板
１を用意する。そして、そのｎ+ 型単結晶４Ｈ−ＳｉＣ
基板１の表面に、キャリア密度が１×１０16ｃｍ-3程度
で厚さが１０μｍ程度のｎ型エピタキシャル層２と、キ
ャリア密度が１×１０17ｃｍ-3程度で厚さが２μｍ程度
のｐ型エピタキシャル層３を順次積層する。
の製造工程を、図２〜６を用いて、詳細に説明する。ま
ず、図２に示すように、表面の面方位が（０００１）カ
ーボン面である低抵抗のｎ+ 型単結晶４Ｈ−ＳｉＣ基板
１を用意する。そして、そのｎ+ 型単結晶４Ｈ−ＳｉＣ
基板１の表面に、キャリア密度が１×１０16ｃｍ-3程度
で厚さが１０μｍ程度のｎ型エピタキシャル層２と、キ
ャリア密度が１×１０17ｃｍ-3程度で厚さが２μｍ程度
のｐ型エピタキシャル層３を順次積層する。
【００２４】このようにして、ｎ+ 型単結晶４Ｈ−Ｓｉ
Ｃ基板１とｎ型エピタキシャル層２とからなる半導体基
板１４を形成する。続いて、図３に示すように、ｐ型エ
ピタキシャル層３に対しマスク材１２を用いてイオン注
入法により表面のキャリア濃度が１×１０19ｃｍ-3程度
で接合深さが０．５μｍ程度のｎ+ ソース領域５を形成
する。
Ｃ基板１とｎ型エピタキシャル層２とからなる半導体基
板１４を形成する。続いて、図３に示すように、ｐ型エ
ピタキシャル層３に対しマスク材１２を用いてイオン注
入法により表面のキャリア濃度が１×１０19ｃｍ-3程度
で接合深さが０．５μｍ程度のｎ+ ソース領域５を形成
する。
【００２５】次に、図４に示すように、マスク材１３を
用いて反応性イオンエッチング（ＲＩＥ）法により、ｎ
+ ソース領域５とｐ型エピタキシャル層３を貫通しｎ型
エピタキシャル層２に達するトレンチ６を形成する。こ
のトレンチ６は、ｐ型エピタキシャル層３の表面にほぼ
垂直な側面６ａおよびｐ型エピタキシャル層３の表面に
平行な底面６ｂを有する。
用いて反応性イオンエッチング（ＲＩＥ）法により、ｎ
+ ソース領域５とｐ型エピタキシャル層３を貫通しｎ型
エピタキシャル層２に達するトレンチ６を形成する。こ
のトレンチ６は、ｐ型エピタキシャル層３の表面にほぼ
垂直な側面６ａおよびｐ型エピタキシャル層３の表面に
平行な底面６ｂを有する。
【００２６】続いて、図５に示すように、マスク材１３
を除去した後、熱酸化法によりゲート熱酸化膜７を１１
００℃で５時間程度の一度の熱酸化工程により形成す
る。この熱酸化によりトレンチ６の側面６ａに位置する
厚さが５０ｎｍ程度の薄いゲート熱酸化膜７ａと、トレ
ンチ６の底面６ｂに位置する厚さが５００ｎｍ程度の厚
いゲート熱酸化膜７ｂが形成される。さらに、ｎ+ ソー
ス領域５上には厚さが５００ｎｍ程度の厚いゲート熱酸
化膜７ｃが形成される。
を除去した後、熱酸化法によりゲート熱酸化膜７を１１
００℃で５時間程度の一度の熱酸化工程により形成す
る。この熱酸化によりトレンチ６の側面６ａに位置する
厚さが５０ｎｍ程度の薄いゲート熱酸化膜７ａと、トレ
ンチ６の底面６ｂに位置する厚さが５００ｎｍ程度の厚
いゲート熱酸化膜７ｂが形成される。さらに、ｎ+ ソー
ス領域５上には厚さが５００ｎｍ程度の厚いゲート熱酸
化膜７ｃが形成される。
【００２７】続いて、図６に示すように、トレンチ６内
を、第１及び第２ポリシリコン層８ａ，８ｂにより順次
埋め戻す。しかる後、図１に示すように、第１及び第２
ポリシリコン層８ａ，８ｂ上を含めたゲート熱酸化膜７
上に、ＣＶＤ法により層間絶縁層９を形成し、ソースコ
ンタクト予定位置のｎ+ ソース領域５とｐ型エピタキシ
ャル層３の表面上にあるゲート熱酸化膜７と層間絶縁層
９を除去する。その後、ｎ+ ソース領域５とｐ型エピタ
キシャル層３及び層間絶縁層９上にソース電極層１０を
形成するとともに、ｎ+ 型単結晶４Ｈ−ＳｉＣ基板１の
裏面にドレイン電極層１１を形成し、トレンチゲート型
ＳｉＣパワーＭＯＳＦＥＴを完成する。
を、第１及び第２ポリシリコン層８ａ，８ｂにより順次
埋め戻す。しかる後、図１に示すように、第１及び第２
ポリシリコン層８ａ，８ｂ上を含めたゲート熱酸化膜７
上に、ＣＶＤ法により層間絶縁層９を形成し、ソースコ
ンタクト予定位置のｎ+ ソース領域５とｐ型エピタキシ
ャル層３の表面上にあるゲート熱酸化膜７と層間絶縁層
９を除去する。その後、ｎ+ ソース領域５とｐ型エピタ
キシャル層３及び層間絶縁層９上にソース電極層１０を
形成するとともに、ｎ+ 型単結晶４Ｈ−ＳｉＣ基板１の
裏面にドレイン電極層１１を形成し、トレンチゲート型
ＳｉＣパワーＭＯＳＦＥＴを完成する。
【００２８】このように製造されたトレンチゲート型Ｓ
ｉＣパワーＭＯＳＦＥＴにおいては次のように動作す
る。図７に示すように、ゲート電極層８に正の電圧を印
加することにより、電子電流はソース電極層１０からｎ
+ ソース領域５、トレンチ６の側面６ａでのｐ型エピタ
キシャル層３の端面に形成されるチャネル領域、ｎ型エ
ピタキシャル層２、ｎ+ 型単結晶４Ｈ−ＳｉＣ基板１、
ドレイン電極層１１の経路で流れる。このように、トレ
ンチ６の側面６ａでのｐ型エピタキシャル層３の端面が
チャネルになり、ソース・ドレイン間に電流が流れる。
このとき、チャネルは縦方向、即ち、４ＨＳｉＣにおけ
る＜０００１＞軸方向に形成される。その結果、チャネ
ル部では電子は＜０００１＞軸方向に流れ、又、ｎ型エ
ピタキシャル層２とｎ+ 型単結晶４Ｈ−ＳｉＣ基板１で
も電子は＜０００１＞軸方向に流れる。従って、トレン
チゲート型パワーＭＯＳＦＥＴのオン抵抗を考えた場
合、オン抵抗を占めるチャネル抵抗とエピタキシャル抵
抗は＜０００１＞軸方向の電子移動度に依存する。４Ｈ
ＳｉＣの＜０００１＞軸方向の電子移動度は表１の電子
有効質量比の値から６ＨＳｉＣの＜０００１＞軸方向の
電子移動度に比べ４倍（≒１．３９／０．３１）大き
く、表面の面方位が（０００１）である４ＨＳｉＣを用
いることにより６ＨＳｉＣを用いた場合に比べオン抵抗
は１／４以下になる。
ｉＣパワーＭＯＳＦＥＴにおいては次のように動作す
る。図７に示すように、ゲート電極層８に正の電圧を印
加することにより、電子電流はソース電極層１０からｎ
+ ソース領域５、トレンチ６の側面６ａでのｐ型エピタ
キシャル層３の端面に形成されるチャネル領域、ｎ型エ
ピタキシャル層２、ｎ+ 型単結晶４Ｈ−ＳｉＣ基板１、
ドレイン電極層１１の経路で流れる。このように、トレ
ンチ６の側面６ａでのｐ型エピタキシャル層３の端面が
チャネルになり、ソース・ドレイン間に電流が流れる。
このとき、チャネルは縦方向、即ち、４ＨＳｉＣにおけ
る＜０００１＞軸方向に形成される。その結果、チャネ
ル部では電子は＜０００１＞軸方向に流れ、又、ｎ型エ
ピタキシャル層２とｎ+ 型単結晶４Ｈ−ＳｉＣ基板１で
も電子は＜０００１＞軸方向に流れる。従って、トレン
チゲート型パワーＭＯＳＦＥＴのオン抵抗を考えた場
合、オン抵抗を占めるチャネル抵抗とエピタキシャル抵
抗は＜０００１＞軸方向の電子移動度に依存する。４Ｈ
ＳｉＣの＜０００１＞軸方向の電子移動度は表１の電子
有効質量比の値から６ＨＳｉＣの＜０００１＞軸方向の
電子移動度に比べ４倍（≒１．３９／０．３１）大き
く、表面の面方位が（０００１）である４ＨＳｉＣを用
いることにより６ＨＳｉＣを用いた場合に比べオン抵抗
は１／４以下になる。
【００２９】このように本実施例では、ｎ+ 型単結晶Ｓ
ｉＣ基板１（第１導電型の低抵抗層）と当該ＳｉＣ基板
１上にエピタキシャル成長にて形成されたｎ型エピタキ
シャル層２（第１導電型の高抵抗層）の二層にて構成さ
れた炭化珪素よりなる半導体基板１４と、半導体基板１
４の表面上にエピタキシャル成長にて形成された炭化珪
素よりなるｐ型エピタキシャル層３（第２導電型の半導
体層）と、ｐ型エピタキシャル層３内の所定領域に半導
体基板１４と隔てて形成されたｎ+ ソース領域５（第１
導電型の半導体領域）と、ｎ+ ソース領域５とｐ型エピ
タキシャル層３を貫通し半導体基板１４に達するトレン
チ６と、トレンチ６の内面に形成されたゲート熱酸化膜
７（ゲート絶縁膜）と、トレンチ６内におけるゲート熱
酸化膜７の内側に形成されたゲート電極層８と、ｐ型エ
ピタキシャル層３およびｎ+ ソース領域５表面に形成さ
れたソース電極層１０と、半導体基板１４の裏面側に形
成されたドレイン電極層１１とを備えるトレンチゲート
型パワーＭＯＳＦＥＴにおいて、トレンチ６の側面に形
成されるチャネルのキャリア移動方向を、４Ｈ炭化珪素
の＜０００１＞軸方向とした（半導体基板１４とｐ型エ
ピタキシャル層３とが接する面に垂直な方向を４Ｈ炭化
珪素の＜０００１＞軸方向とした）。即ち、トレンチ６
の側面に形成されるチャネルの電子移動方向を、表１に
おいて４Ｈ炭化珪素の結晶構造での三次元直交座標の各
軸方向における電子有効質量のうち２番目に小さな軸方
向とした。よって、電流がトレンチ側面のチャネル部を
通じて縦方向に流れるが、チャネルの電子移動方向が、
炭化珪素の結晶構造での三次元直交座標の各軸方向にお
ける電子有効質量のうち２番目に小さい軸方向としてい
るので、電子移動方向において電子有効質量が小さく電
子移動度が大きいため、オン抵抗の低い特性が得られ
る。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。
ｉＣ基板１（第１導電型の低抵抗層）と当該ＳｉＣ基板
１上にエピタキシャル成長にて形成されたｎ型エピタキ
シャル層２（第１導電型の高抵抗層）の二層にて構成さ
れた炭化珪素よりなる半導体基板１４と、半導体基板１
４の表面上にエピタキシャル成長にて形成された炭化珪
素よりなるｐ型エピタキシャル層３（第２導電型の半導
体層）と、ｐ型エピタキシャル層３内の所定領域に半導
体基板１４と隔てて形成されたｎ+ ソース領域５（第１
導電型の半導体領域）と、ｎ+ ソース領域５とｐ型エピ
タキシャル層３を貫通し半導体基板１４に達するトレン
チ６と、トレンチ６の内面に形成されたゲート熱酸化膜
７（ゲート絶縁膜）と、トレンチ６内におけるゲート熱
酸化膜７の内側に形成されたゲート電極層８と、ｐ型エ
ピタキシャル層３およびｎ+ ソース領域５表面に形成さ
れたソース電極層１０と、半導体基板１４の裏面側に形
成されたドレイン電極層１１とを備えるトレンチゲート
型パワーＭＯＳＦＥＴにおいて、トレンチ６の側面に形
成されるチャネルのキャリア移動方向を、４Ｈ炭化珪素
の＜０００１＞軸方向とした（半導体基板１４とｐ型エ
ピタキシャル層３とが接する面に垂直な方向を４Ｈ炭化
珪素の＜０００１＞軸方向とした）。即ち、トレンチ６
の側面に形成されるチャネルの電子移動方向を、表１に
おいて４Ｈ炭化珪素の結晶構造での三次元直交座標の各
軸方向における電子有効質量のうち２番目に小さな軸方
向とした。よって、電流がトレンチ側面のチャネル部を
通じて縦方向に流れるが、チャネルの電子移動方向が、
炭化珪素の結晶構造での三次元直交座標の各軸方向にお
ける電子有効質量のうち２番目に小さい軸方向としてい
るので、電子移動方向において電子有効質量が小さく電
子移動度が大きいため、オン抵抗の低い特性が得られ
る。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。
【００３０】本実施例では、図１におけるｎ+ 型単結晶
ＳｉＣ基板１とｎ型エピタキシャル層２およびｐ型エピ
タキシャル層３は、２Ｈ炭化珪素で、かつ、表面の面方
位が（０００１）カーボン面を用いている。
ＳｉＣ基板１とｎ型エピタキシャル層２およびｐ型エピ
タキシャル層３は、２Ｈ炭化珪素で、かつ、表面の面方
位が（０００１）カーボン面を用いている。
【００３１】よって、ｎ+ 型単結晶ＳｉＣ基板１とｎ型
エピタキシャル層２とが接する面に垂直な方向が２Ｈ炭
化珪素の＜０００１＞軸方向となっている。その結果、
トレンチ６の側面に形成されるチャネルの電子移動方向
が、表１において、２Ｈ炭化珪素の結晶構造での三次元
直交座標の各軸方向における電子有効質量のうち最も小
さい軸方向となっている。
エピタキシャル層２とが接する面に垂直な方向が２Ｈ炭
化珪素の＜０００１＞軸方向となっている。その結果、
トレンチ６の側面に形成されるチャネルの電子移動方向
が、表１において、２Ｈ炭化珪素の結晶構造での三次元
直交座標の各軸方向における電子有効質量のうち最も小
さい軸方向となっている。
【００３２】このように本実施例では、トレンチ６の側
面に形成されるチャネルのキャリア移動方向を、２Ｈ炭
化珪素の結晶構造での三次元直交座標の各軸方向におけ
る電子有効質量のうち最も小さい軸方向とした。その結
果、電流が流れる方向において電子有効質量が小さく、
電子移動度が大きいため、オン抵抗の低い特性が得られ
る。
面に形成されるチャネルのキャリア移動方向を、２Ｈ炭
化珪素の結晶構造での三次元直交座標の各軸方向におけ
る電子有効質量のうち最も小さい軸方向とした。その結
果、電流が流れる方向において電子有効質量が小さく、
電子移動度が大きいため、オン抵抗の低い特性が得られ
る。
【００３３】尚、この発明は上記各実施例に限定される
ものではなく、上記各実施例では半導体基板として表面
の面方位が（０００１）カーボン面を用いたが、表面の
面方位が（０００１）シリコン面でもよい。さらに、上
記各実施例ではｎチャネルＭＯＳＦＥＴに具体化した
が、導電型のｎとｐを入れ換えたｐチャネルＭＯＳＦＥ
Ｔとし、正孔をキャリアとして使用する場合に適用して
もよい。
ものではなく、上記各実施例では半導体基板として表面
の面方位が（０００１）カーボン面を用いたが、表面の
面方位が（０００１）シリコン面でもよい。さらに、上
記各実施例ではｎチャネルＭＯＳＦＥＴに具体化した
が、導電型のｎとｐを入れ換えたｐチャネルＭＯＳＦＥ
Ｔとし、正孔をキャリアとして使用する場合に適用して
もよい。
【００３４】又、トレンチ６の側面に形成されるチャネ
ルのキャリア移動方向と、炭化珪素の結晶構造での三次
元直交座標の各軸方向におけるキャリア有効質量のうち
最も小さい、あるいは２番目に小さな軸方向とは、完全
に一致させる必要はなく数度（７〜８度）ズレていても
よい。つまり、トレンチ６の側面６ａが、炭化珪素の結
晶構造での三次元直交座標の各軸方向におけるキャリア
有効質量のうち最も小さい、あるいは２番目に小さな軸
方向に対し数度（７〜８度）ズレていてもよい。
ルのキャリア移動方向と、炭化珪素の結晶構造での三次
元直交座標の各軸方向におけるキャリア有効質量のうち
最も小さい、あるいは２番目に小さな軸方向とは、完全
に一致させる必要はなく数度（７〜８度）ズレていても
よい。つまり、トレンチ６の側面６ａが、炭化珪素の結
晶構造での三次元直交座標の各軸方向におけるキャリア
有効質量のうち最も小さい、あるいは２番目に小さな軸
方向に対し数度（７〜８度）ズレていてもよい。
【００３５】尚、上記各実施例では、溝として基板表面
に垂直な側面をもつトレンチの場合について示したが、
これに限られるものではなく、エッチング条件やエッチ
ング方法（例えば、ケミカルエッチング法やＬＯＣＯＳ
酸化法等）を変更して、溝側面が垂直でない傾斜した側
面をもつ溝に適用してもよい。
に垂直な側面をもつトレンチの場合について示したが、
これに限られるものではなく、エッチング条件やエッチ
ング方法（例えば、ケミカルエッチング法やＬＯＣＯＳ
酸化法等）を変更して、溝側面が垂直でない傾斜した側
面をもつ溝に適用してもよい。
【００３６】
【発明の効果】以上詳述したように、請求項１，２，
３，４に記載の発明によれば、オン抵抗を低くできる優
れた効果を発揮する。
３，４に記載の発明によれば、オン抵抗を低くできる優
れた効果を発揮する。
【図１】実施例の半導体装置の断面図である。
【図２】実施例の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図３】実施例の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図４】実施例の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図５】実施例の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図６】実施例の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図７】実施例の半導体装置の作用を説明するための断
面図である。
面図である。
【図８】ＳｉＣでの基本単位格子を説明するための説明
図である。
図である。
【図９】従来の半導体装置の断面図である。
１…ｎ+ 型単結晶ＳｉＣ基板、２…ｎ型エピタキシャル
層、３…ｐ型エピタキシャル層、５…ｎ+ ソース領域、
６…トレンチ、７…ゲート熱酸化膜、８…ゲート電極
層、１０…ソース電極層、１１…ドレイン電極層、１４
…半導体基板
層、３…ｐ型エピタキシャル層、５…ｎ+ ソース領域、
６…トレンチ、７…ゲート熱酸化膜、８…ゲート電極
層、１０…ソース電極層、１１…ドレイン電極層、１４
…半導体基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 戸倉 規仁 愛知県刈谷市昭和町１丁目１番地 日本電 装 株式会社内 (72)発明者 加納 浩之 愛知県愛知郡長久手町大字長湫字横道41番 地の１株式会社豊田中央研究所内 (72)発明者 夫馬 弘雄 愛知県愛知郡長久手町大字長湫字横道41番 地の１株式会社豊田中央研究所内 (72)発明者 林 秀光 愛知県愛知郡長久手町大字長湫字横道41番 地の１株式会社豊田中央研究所内 (72)発明者 三輪 和利 愛知県愛知郡長久手町大字長湫字横道41番 地の１株式会社豊田中央研究所内
Claims (4)
- 【請求項１】 第１導電型の低抵抗層と当該低抵抗層上
にエピタキシャル成長にて形成された第１導電型の高抵
抗層の二層にて構成された炭化珪素よりなる半導体基板
と、 前記半導体基板の表面上にエピタキシャル成長にて形成
された炭化珪素よりなる第２導電型の半導体層と、 前記半導体層内の所定領域に前記半導体基板と隔てて形
成された第１導電型の半導体領域と、 前記半導体領域と半導体層を貫通し前記半導体基板に達
する溝と、 前記溝の内面に形成されたゲート絶縁膜と、 前記溝内における前記ゲート絶縁膜の内側に形成された
ゲート電極層と、 前記半導体層表面および半導体領域表面に形成されたソ
ース電極層と、 前記半導体基板の裏面側に形成されたドレイン電極層と
を備える半導体装置において、 前記溝の側面に形成されるチャネルのキャリア移動方向
を、炭化珪素の結晶構造での三次元直交座標の各軸方向
におけるキャリア有効質量のうち最も小さい、あるいは
２番目に小さい軸方向とほぼ一致させたことを特徴とす
る半導体装置。 - 【請求項２】 前記炭化珪素を六方晶系炭化珪素とした
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記溝の側面に形成されるチャネルのキ
ャリア移動方向を、４Ｈ炭化珪素の＜０００１＞軸方向
とほぼ一致させたことを特徴とする請求項１に記載の半
導体装置。 - 【請求項４】 前記溝の側面に形成されるチャネルのキ
ャリア移動方向を、２Ｈ炭化珪素の＜０００１＞軸方向
とほぼ一致させたことを特徴とする請求項１に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140564A JPH088429A (ja) | 1994-06-22 | 1994-06-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140564A JPH088429A (ja) | 1994-06-22 | 1994-06-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088429A true JPH088429A (ja) | 1996-01-12 |
Family
ID=15271622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6140564A Pending JPH088429A (ja) | 1994-06-22 | 1994-06-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088429A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977564A (en) * | 1996-10-16 | 1999-11-02 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2000509559A (ja) * | 1996-06-06 | 2000-07-25 | クリー リサーチ インコーポレイテッド | 炭化ケイ素金属絶縁体半導体電界効果トランジスタ |
| JP2000312003A (ja) * | 1999-02-23 | 2000-11-07 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型半導体素子およびその製造方法 |
| JP2007207935A (ja) * | 2006-01-31 | 2007-08-16 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体素子の製造方法 |
| JP2008147232A (ja) * | 2006-12-06 | 2008-06-26 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2012099834A (ja) * | 2011-12-19 | 2012-05-24 | Fuji Electric Co Ltd | Ｍｏｓゲート型炭化珪素半導体装置の製造方法 |
| WO2012098861A1 (ja) * | 2011-01-17 | 2012-07-26 | パナソニック株式会社 | 半導体装置およびその製造方法 |
-
1994
- 1994-06-22 JP JP6140564A patent/JPH088429A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000509559A (ja) * | 1996-06-06 | 2000-07-25 | クリー リサーチ インコーポレイテッド | 炭化ケイ素金属絶縁体半導体電界効果トランジスタ |
| US5977564A (en) * | 1996-10-16 | 1999-11-02 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6246077B1 (en) | 1996-10-16 | 2001-06-12 | Kabushiki Kaisha Toshiba | Semiconductor device |
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| WO2012098861A1 (ja) * | 2011-01-17 | 2012-07-26 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| JP2012099834A (ja) * | 2011-12-19 | 2012-05-24 | Fuji Electric Co Ltd | Ｍｏｓゲート型炭化珪素半導体装置の製造方法 |
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