JPH04206933A - 半導体装置 - Google Patents

半導体装置

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JPH04206933A
JPH04206933A JP2339394A JP33939490A JPH04206933A JP H04206933 A JPH04206933 A JP H04206933A JP 2339394 A JP2339394 A JP 2339394A JP 33939490 A JP33939490 A JP 33939490A JP H04206933 A JPH04206933 A JP H04206933A
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JP
Japan
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region
silicon substrate
concentration
type
crystal silicon
Prior art date
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Pending
Application number
JP2339394A
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English (en)
Inventor
Kazuhiro Okabe
一弘 岡部
Isayoshi Sakai
勲美 酒井
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to DE69111203T priority patent/DE69111203T2/de
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造に関し、特にＭＯＳＦＥＴの
ドレイン構造に関する。
〔従来の技術〕
従来のＰＬＤＤ　（Ｐｒｏｆｉｌｅｄ　ＬＤＤ）構造Ｍ
Ｏ８ＦＥＴの構造を第３図を参照して説明する。第３図
（ａ）の素子断面図に示す様に、Ｐ型Ｓ１基板３０１上
に公知の技術を用いてゲート電極３０２を形成する。次
にリンを１〜５　Ｘ　１０１３ｃｍ−’程打ち込み、若
干深めの低濃度のｎ型領域３０３を形成し、第３図（ｂ
）の素子断面図に示す様に続いてＡ　ｓ　’ｘ　５〜１
０　Ｘ　１０　”’ｃｍ−２程を浅めに打ち込み中濃度
のｎ型領域３０４を形成する。次に窒素雰囲気中で高温
で熱処理を行なうと、第３図（ｃ）の素子断面図に示す
様にＰ　、ｌ！＝　Ａ　ｓの拡散係数の違いから低濃度
ｎ型領域３０３が中濃度ｎ型領域３０４よりゲートにオ
ーバーラツプして形成される。次に、公知の技術を用い
てサイドウオール３０５を形成し、Ａｓを５Ｅ１５ｃｍ
−２程度イオン注入して高温で熱処理１−て第３図（ｄ
）の素子断面図に示す様に拡散層領域３０６を形成する
。以下公知の技術を用いてソース・ドレイン電極３０７
を形成し、第３図（ｅ）の素子断面図に示す様に所望の
ＰＬＤＤ型ＭＯ８ＦＥＴを得る。
ＬＤＤ構造がＭＯＳＦＥＴに採用されている最も大きな
理由は、ドレイン近傍の電界を低下させ、ホットキャリ
アの発生を抑制することである。これにより、デバイス
の信頼性を向上させている。
しかし、ＬＤＤ構造では、濃度の低い領域が存在するた
め寄生、抵抗として作用して、電流駆動能力が低下とい
う問題があり、これを解決したのが、上述したＰＬＤＤ
構造である。この構造では中濃度のｎ型領域３０４を形
成することにより電流駆動能力の低下を抑制している。
〔発明が解決しようとする課題〕 以上述べた従来のＰＬＤＤ型のトレイン構造では、表面
側にキャリアが集中しているため、今後更に微細化を進
めていくと表面で発生したホットキャリアがゲート酸化
膜に注入され、デバイス特性の劣化を引き起こす問題点
が生じる。又、中濃度のｎ型拡散領域３０４の深さ方向
にも、低濃度のｎ型拡散層領域３０３が存在するため、
今後、更に、微細化を進めていくと、寄生抵抗として作
用し電流駆動能力が低下する問題点が生じる。
〔課題を解決するための手段〕
第一導電型の単結晶ケイ素基板上に形成されるＭＯＳＦ
ＥＴにおいて、前記ＭＯＳＦＥＴのトレイン構造が前記
単結晶ケイ素基板とは逆導電型の高くとも濃度が３　Ｘ
　１０１８ｃｍ−３の第一の領域と、前記単結晶ケイ素
基板とは逆導電型の高くとも濃度が２×１０１９ｃｍ−
３の第二の領域と前記単結晶ケイ素基板とは逆導電型の
少なくとも濃度が１×１０　”ｃｍ−３の第三の領域と
がチャネルからドレインの引き出し電極方向に順に連続
して並んだ構造を有することを特徴とする。
又、前記第二の領域と、前記単結晶ケイ素基板との深さ
が、前記第一の領域と前記単結晶ケイ素基板との接合の
深さ以上であり、かつ、前記第三の領域と前記単結晶ケ
イ素基板との接合の深さ未満であることを特徴とする。
〔実施例〕
以下第一図に従って詳細に説明する。
ｐ型シリコン基板上１０１に、公知の技術を用いてゲー
ト電極１０２を形成する。次に素子断面図第１図（ａ）
に示す様に、リンを０度で１〜５×１０　”ｃｍ’−２
程度を４０Ｉ（ｅＶでイオン注入し、低濃度のｎ型領域
１０３を形成する。次に絶縁膜を２０００人程度堆積し
、ｐ型シリコン基板上の表面が出るまで異方性エツチン
グを行ないサイドウオール１０４を形成し素子断面図第
１図（ｂ）に示す様に、リンを５〜ＩＯ×１０１３ｃｍ
−２程度斜め４５°で５０〜６０　Ｋ　ｅ　Ｖでイオン
注入し、中濃度のｎ型領域１０５を形成する。この時角
度と、加速電圧を適当に選ぶことにより低濃度のｎ型領
域１０３と同じ深さの中濃度のｎ型領域１０５を形成す
ることができる。次にＡｓを５　Ｘ　１０　”ｃｍ−２
程度を７０ＫｅＶでイオン注入し、高濃度の拡散層１０
６を形成し、高温で熱処理して活性化する。
次に公知の技術を用いてソースドレイン電極１０７を形
成して、素子断面図第１図（ｃ）に示す様に、本発明の
構造を有するＭＯＳＦＥＴを得る。
本発明の第二の実施例は、第一の実施例と同様に低濃度
のｎ型領域２０１を形成したあと、第一の実施例におけ
る絶縁膜１０３を１０００人程度堆積し、公知の技術を
用いてサイドウオール２０２を形成し、素子断面図第２
図（ａ）に示すように低濃度のｎ型領域２０１を形成し
たと同様の加速電圧で中濃度のｎ型領域２０３を形成す
る。次にもう一度絶縁膜１０３を１０００人程度堆積し
、公知の技術を用いてサイドウオール２０４を形成し、
Ａｓを５　Ｘ　１０１５ｃｍ”−２程度を７０ＫｅＶで
イオン注入し高濃度のｎ型領域２０５を形成し各ｎ型領
域を活性化するために高温で熱処理すると、素子断面図
第２図（ｂ）の構造をえる。
次に、公知の技術を用いてソース・ドレイン電極２０６
を形成し素子断面図第２図（ｃ）に示す様に本発明の構
造を有するＭＯＳＦＥＴを得る。
〔発明の効果〕
以−Ｆ説明したように本発明の構造を有するＭＯＳＦＥ
Ｔでは、低濃度領域の接合の深さと中濃度領域の接合の
深さがほぼ一致しているため、従来のドレイン構造にく
らべて、キャリアが表面近傍だけでなく深さ方向にも存
在するために、デバイス特性を劣化させることなく、寄
生抵抗を従来の１／３〜１／２に下げ電流駆動能力の向
上を実現したのでＭＯＳＦＥＴの高信頼性及び高性能化
という効果を有する。
【図面の簡単な説明】
第３図および第２図は夫々本発明の実施例図、第３図は
従来例図である。 １０１・・・・・ｐ型シリコン基板、１０２・・・・・
・ゲート電極、１０３・・・・低濃度のｎ型領域、１０
４・・・・・・ザイドウォール、１．０５・・・・・・
中濃度のｎ型領域、］０６・・・・・・高濃度の拡散層
、１０７・・・・・ソース・ドレイン電極、２０１・・
・・・・低濃度のｎ型領域、２０２・・・・・・ザイド
ウォール、２０３・・・・・・中濃度のｎ型、２０４・
・・・・ザイドウォール、２０５・・・・・・高濃度の
ｎ型領域、２０６・・・・・・ソース・ドレイン電極、
３０１・・・・・・ｐ型シリコン基板、３０２・・・・
・・ゲート電極、３０３・・・・・・低濃度のｎ型領域
、３０４・・・・・・中濃度のｎ型領域、３０５・・・
・・ザイドウォール、３０６・・・・・・拡散層領域、
３０７・・・・・・ソース・ドレイン電極。 代理人　弁理士　　内　原　　　晋

Claims (1)

  1. 【特許請求の範囲】 １、第一導電型の単結晶ケイ素基板上に形成されるＭＯ
    ＳＦＥＴにおいて、前記ＭＯＳＦＥＴのドレイン構造が
    前記単結晶ケイ素基板とは逆導電型の高くとも濃度が３
    ×１０＾１＾８ｃｍ＾−＾３の第一の領域と、前記単結
    晶ケイ素基板とは逆導電型の高くとも濃度が２×１０＾
    １＾９ｃｍ＾−＾３の第二の領域と前記単結晶ケイ素基
    板とは逆導電型の少なくとも濃度が１×１０＾２＾１ｃ
    ｍ＾−＾３の第三の領域とがチャネルからドレインの引
    き出し電極方向に順に連続して並んだ構造を有すること
    を特徴とする半導体装置。 ２、前記第二の領域と前記単結晶ケイ素基板との深さが
    、前記第一の領域と前記単結晶ケイ素基板との接合の深
    さ以上であり、かつ、前記第三の領域と前記単結晶ケイ
    素基板との接合の深さ未満であることを特徴とする請求
    項１記載の半導体装置。
JP2339394A 1990-11-30 1990-11-30 半導体装置 Pending JPH04206933A (ja)

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EP91311183A EP0489559B1 (en) 1990-11-30 1991-12-02 LDD metal-oxide semiconductor field-effect transistor and method of making the same
DE69111203T DE69111203T2 (de) 1990-11-30 1991-12-02 LDD Metalloxyd-Halbleiter-Feldeffekttransistor und Verfahren zur Herstellung.

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EP0489559A1 (en) 1992-06-10
EP0489559B1 (en) 1995-07-12
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