JPH088492A - Ｉｉ−ｖｉ族化合物半導体発光素子の製造方法 - Google Patents
Ｉｉ−ｖｉ族化合物半導体発光素子の製造方法Info
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- JPH088492A JPH088492A JP14051094A JP14051094A JPH088492A JP H088492 A JPH088492 A JP H088492A JP 14051094 A JP14051094 A JP 14051094A JP 14051094 A JP14051094 A JP 14051094A JP H088492 A JPH088492 A JP H088492A
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Abstract
(57)【要約】
【目的】 エピタキシャル成長工程後に加熱処理を伴う
製造方法を採る場合において、安定して発光特性にすぐ
れたすなわち低しきい値電流Ｉthを有し、長寿命化をは
かることのできるようにする。 【構成】 クラッド層１および２の格子定数をａc と
し、活性層３の格子定数をａとするとき、ε1 ＝｜ａc
−ａ｜／ａc で与えられる上記活性層にかかる歪みε1
を、０≦ε1 ＜１．５〔％〕とするか、ＩＩＩ−Ｖ族化
合物半導体とＩＩ−ＶＩ族化合物半導体との界面に生じ
る電圧降下Ｖｉを、０≦Ｖｉ≦１．２〔Ｖ〕とするかの
少なくとも一方の構成として、ＩＩＩ−Ｖ族基板２０上
に、少なくともそれぞれＩＩ−ＶＩ族化合物半導体によ
る第１のクラッド層１と、活性層３と、第２のクラッド
層２とをエピタキシーする工程と、基板２０上へのＩＩ
−ＶＩ族化合物半導体層のエピタキシー後に２００℃〜
４５０℃の加熱を行う加熱工程とを経て目的とするＩＩ
−ＶＩ族化合物半導体発光素子を得る。
製造方法を採る場合において、安定して発光特性にすぐ
れたすなわち低しきい値電流Ｉthを有し、長寿命化をは
かることのできるようにする。 【構成】 クラッド層１および２の格子定数をａc と
し、活性層３の格子定数をａとするとき、ε1 ＝｜ａc
−ａ｜／ａc で与えられる上記活性層にかかる歪みε1
を、０≦ε1 ＜１．５〔％〕とするか、ＩＩＩ−Ｖ族化
合物半導体とＩＩ−ＶＩ族化合物半導体との界面に生じ
る電圧降下Ｖｉを、０≦Ｖｉ≦１．２〔Ｖ〕とするかの
少なくとも一方の構成として、ＩＩＩ−Ｖ族基板２０上
に、少なくともそれぞれＩＩ−ＶＩ族化合物半導体によ
る第１のクラッド層１と、活性層３と、第２のクラッド
層２とをエピタキシーする工程と、基板２０上へのＩＩ
−ＶＩ族化合物半導体層のエピタキシー後に２００℃〜
４５０℃の加熱を行う加熱工程とを経て目的とするＩＩ
−ＶＩ族化合物半導体発光素子を得る。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＩ−ＶＩ族化合物半
導体発光素子の製造方法に係わる。
導体発光素子の製造方法に係わる。
【０００２】
【従来の技術】光記録あるいは再生、もしくはその双方
を行う例えば光磁気記録において、記録密度の向上、高
解像度化からその光源として短波長の例えば緑ないし青
の発光がなされる半導体発光素子の必要性が高まってい
る。
を行う例えば光磁気記録において、記録密度の向上、高
解像度化からその光源として短波長の例えば緑ないし青
の発光がなされる半導体発光素子の必要性が高まってい
る。
【０００３】この種の半導体発光素子としては、ＺｎＭ
ｇＳＳｅ系のＩＩ−ＶＩ族化合物半導体による半導体発
光素子が注目されている。この場合、その活性層にＺｎ
ＣｄＳｅを用い、これを挟んでヘテロ接合を構成するク
ラッド層としてＺｎＭｇＳＳｅが用いられる。この場
合、クラッド層におけるＭｇおよびＳの組成と活性層に
おけるＣｄの組成の組成は、活性層にキャリアおよび光
の閉じ込めを良好に行うことのみを考慮して選定してい
る。
ｇＳＳｅ系のＩＩ−ＶＩ族化合物半導体による半導体発
光素子が注目されている。この場合、その活性層にＺｎ
ＣｄＳｅを用い、これを挟んでヘテロ接合を構成するク
ラッド層としてＺｎＭｇＳＳｅが用いられる。この場
合、クラッド層におけるＭｇおよびＳの組成と活性層に
おけるＣｄの組成の組成は、活性層にキャリアおよび光
の閉じ込めを良好に行うことのみを考慮して選定してい
る。
【０００４】ところで、この半導体発光素子の製造過程
においては、これを構成する各半導体層のエピタキシー
後に、例えばその発光の出射端面とこれに対向する端面
とに対する端面コートに伴う加熱とか、電極のアロイ処
理のための加熱とかの高温加熱を経る。
においては、これを構成する各半導体層のエピタキシー
後に、例えばその発光の出射端面とこれに対向する端面
とに対する端面コートに伴う加熱とか、電極のアロイ処
理のための加熱とかの高温加熱を経る。
【０００５】しかしながら、このＩＩ−ＶＩ族化合物半
導体発光素子の製造において、各半導体層のエピタキシ
ー後において、上述した加熱工程を経る場合、その加熱
後において半導体発光素子の発光特性、特にしきい値電
流の増加を来す。したがって、ＩＩ−ＶＩ族化合物半導
体発光素子において、最終的に安定して低しきい値電
流、低動作電流、長寿命のＩＩ−ＶＩ族化合物半導体発
光素子を歩留り良く得ることに問題がある。
導体発光素子の製造において、各半導体層のエピタキシ
ー後において、上述した加熱工程を経る場合、その加熱
後において半導体発光素子の発光特性、特にしきい値電
流の増加を来す。したがって、ＩＩ−ＶＩ族化合物半導
体発光素子において、最終的に安定して低しきい値電
流、低動作電流、長寿命のＩＩ−ＶＩ族化合物半導体発
光素子を歩留り良く得ることに問題がある。
【０００６】
【発明が解決しようとする課題】本発明においては、Ｉ
Ｉ−ＶＩ族化合物半導体発光素子を製造するに、そのエ
ピタキシャル成長工程後に加熱処理を伴う製造方法を採
る場合において、安定して発光特性にすぐれたすなわち
低しきい値電流Ｉthを有し、長寿命化をはかることので
きるＩＩ−ＶＩ族化合物半導体発光素子の製造方法を提
供する。
Ｉ−ＶＩ族化合物半導体発光素子を製造するに、そのエ
ピタキシャル成長工程後に加熱処理を伴う製造方法を採
る場合において、安定して発光特性にすぐれたすなわち
低しきい値電流Ｉthを有し、長寿命化をはかることので
きるＩＩ−ＶＩ族化合物半導体発光素子の製造方法を提
供する。
【０００７】
【課題を解決するための手段】第１の本発明は、図１に
その一例の略線的断面図を示すように、クラッド層１お
よび２の格子定数をａc とし、活性層３の格子定数をａ
とするとき、ε1 ＝｜ａc −ａ｜／ａc で与えられる上
記活性層にかかる歪みε1 を、０≦ε1 ＜１．５〔％〕
とするか、ＩＩＩ−Ｖ族化合物半導体とＩＩ−ＶＩ族化
合物半導体との界面に生じる電圧降下Ｖｉを、０≦Ｖｉ
≦１．２〔Ｖ〕とするかの少なくとも一方の構成とし
て、ＩＩＩ−Ｖ族基板２０上に、少なくともそれぞれＩ
Ｉ−ＶＩ族化合物半導体による第１のクラッド層１と、
活性層３と、第２のクラッド層２とをエピタキシーする
工程と、基板２０上へのＩＩ−ＶＩ族化合物半導体層の
エピタキシー後に２００℃〜４５０℃の加熱を行う加熱
工程とを経て目的とするＩＩ−ＶＩ族化合物半導体発光
素子を得る。
その一例の略線的断面図を示すように、クラッド層１お
よび２の格子定数をａc とし、活性層３の格子定数をａ
とするとき、ε1 ＝｜ａc −ａ｜／ａc で与えられる上
記活性層にかかる歪みε1 を、０≦ε1 ＜１．５〔％〕
とするか、ＩＩＩ−Ｖ族化合物半導体とＩＩ−ＶＩ族化
合物半導体との界面に生じる電圧降下Ｖｉを、０≦Ｖｉ
≦１．２〔Ｖ〕とするかの少なくとも一方の構成とし
て、ＩＩＩ−Ｖ族基板２０上に、少なくともそれぞれＩ
Ｉ−ＶＩ族化合物半導体による第１のクラッド層１と、
活性層３と、第２のクラッド層２とをエピタキシーする
工程と、基板２０上へのＩＩ−ＶＩ族化合物半導体層の
エピタキシー後に２００℃〜４５０℃の加熱を行う加熱
工程とを経て目的とするＩＩ−ＶＩ族化合物半導体発光
素子を得る。
【０００８】第２の本発明は、上述の本発明製法におい
て、その加熱工程を、発光の出射端面と、これに対向す
る端面とに対する端面コートに伴う加熱工程とする。
て、その加熱工程を、発光の出射端面と、これに対向す
る端面とに対する端面コートに伴う加熱工程とする。
【０００９】第３の本発明は、上述の本発明製法におい
て、加熱工程を、電極のアロイ時の加熱工程とする。
て、加熱工程を、電極のアロイ時の加熱工程とする。
【００１０】
【作用】本発明製法では、ＩＩＩ−Ｖ族基板２０上に、
ＩＩ−ＶＩ族の半導体層をエピタキシーする場合におい
て、その後の熱処理で、発光半導体素子の特性特にしき
い値電流Ｉthに変動を来すものが、活性層にかかる歪み
ε1 と、更にＩＩＩ−Ｖ族とＩＩ−ＶＩ族の各半導体の
界面に生じる電圧降下Ｖｉに依存するものであること、
これら歪みε1 と、電圧降下Ｖｉとの各値を特定するこ
とによって、高温加熱特に２００℃〜４５０℃の範囲で
の加熱を経て目的とする発光素子を作製した場合におい
て、そのしきい値電流Ｉthの変化ΔＩthを特性上問題と
ならない程度に小さくすることができることを究明した
ものである。
ＩＩ−ＶＩ族の半導体層をエピタキシーする場合におい
て、その後の熱処理で、発光半導体素子の特性特にしき
い値電流Ｉthに変動を来すものが、活性層にかかる歪み
ε1 と、更にＩＩＩ−Ｖ族とＩＩ−ＶＩ族の各半導体の
界面に生じる電圧降下Ｖｉに依存するものであること、
これら歪みε1 と、電圧降下Ｖｉとの各値を特定するこ
とによって、高温加熱特に２００℃〜４５０℃の範囲で
の加熱を経て目的とする発光素子を作製した場合におい
て、そのしきい値電流Ｉthの変化ΔＩthを特性上問題と
ならない程度に小さくすることができることを究明した
ものである。
【００１１】
【実施例】本発明製法の実施例を説明する。本発明にお
いては、例えば図１にその略線的断面図を示す発光半導
体素子例えばレーザダイオードを製造するものである。
この例では、活性層を挟んでガイド層が形成されたいわ
ゆるＳＣＨ(Separate Confinement Heterostructure)構
造とした場合であるが、ガイド層を設けることのない通
常のＤＨ（Double Hetero)構造とするなど少なくともク
ラッド層および活性層を有するＩＩ−ＶＩ族半導体発光
素子を得る場合に本発明を適用できる。
いては、例えば図１にその略線的断面図を示す発光半導
体素子例えばレーザダイオードを製造するものである。
この例では、活性層を挟んでガイド層が形成されたいわ
ゆるＳＣＨ(Separate Confinement Heterostructure)構
造とした場合であるが、ガイド層を設けることのない通
常のＤＨ（Double Hetero)構造とするなど少なくともク
ラッド層および活性層を有するＩＩ−ＶＩ族半導体発光
素子を得る場合に本発明を適用できる。
【００１２】この場合、例えばｎ型の厚さ３５０μｍの
ＧａＡｓによるＩＩＩ−Ｖ族の基板２０を用意する。そ
して、この基板２０を、例えば５８０℃〜６００℃程度
に加熱して、その表面の清浄化を行い、その後基板２０
の一主面にこの基板２０と同様のＩＩＩ−Ｖ族のＧａＡ
ｓによる第１のバッファ層２１をエピタキシーする。そ
の後、この第１のバッファ層２１が形成された基板２０
を真空中でＩＩ−ＶＩ族のＭＢＥ（分子線エピタキシ
ー）装置に搬送し、ここで第１のバッファ層２１上に、
ＺｎＳｅによる第２のバッファ層１１、ｎ型不純物の例
えばＣｌドープのＺｎＭｇＳＳｅによる第１クラッド層
１、ＺｎＳ0.06Ｓｅ0.94による第１のガイド層１１、Ｚ
ｎ1-X ＣｄX Ｓｅによる活性層３、ＺｎＳ0.06Ｓｅ0.94
による第２ガイド層１２、ｐ型不純物の例えば窒素Ｎド
ープのＺｎＭｇＳＳｅによる第２クラッド層２、同様の
例えばＮドープのＺｎＳＳｅによるキャップ層４、それ
ぞれコンタクト層８を構成する同様の例えばＮドープの
ＺｎＳｅによる第１の半導体層５、ＺｎＳｅとＺｎＴｅ
の各薄膜の繰返し積層による超格子構造６、同様に例え
ばＮドープのＺｎＴｅによる第２の半導体層７を順次例
えばＭＢＥ法により成長する。
ＧａＡｓによるＩＩＩ−Ｖ族の基板２０を用意する。そ
して、この基板２０を、例えば５８０℃〜６００℃程度
に加熱して、その表面の清浄化を行い、その後基板２０
の一主面にこの基板２０と同様のＩＩＩ−Ｖ族のＧａＡ
ｓによる第１のバッファ層２１をエピタキシーする。そ
の後、この第１のバッファ層２１が形成された基板２０
を真空中でＩＩ−ＶＩ族のＭＢＥ（分子線エピタキシ
ー）装置に搬送し、ここで第１のバッファ層２１上に、
ＺｎＳｅによる第２のバッファ層１１、ｎ型不純物の例
えばＣｌドープのＺｎＭｇＳＳｅによる第１クラッド層
１、ＺｎＳ0.06Ｓｅ0.94による第１のガイド層１１、Ｚ
ｎ1-X ＣｄX Ｓｅによる活性層３、ＺｎＳ0.06Ｓｅ0.94
による第２ガイド層１２、ｐ型不純物の例えば窒素Ｎド
ープのＺｎＭｇＳＳｅによる第２クラッド層２、同様の
例えばＮドープのＺｎＳＳｅによるキャップ層４、それ
ぞれコンタクト層８を構成する同様の例えばＮドープの
ＺｎＳｅによる第１の半導体層５、ＺｎＳｅとＺｎＴｅ
の各薄膜の繰返し積層による超格子構造６、同様に例え
ばＮドープのＺｎＴｅによる第２の半導体層７を順次例
えばＭＢＥ法により成長する。
【００１３】このエピタキシーに当たって、上述の活性
層３の組成Ｚｎ1-X ＣｄX Ｓｅにおいて、そのＣｄの量
ｘ値を選定することによって、クラッド層１および２の
格子定数をａc とし、活性層３の格子定数をａとすると
き、 ε1 ＝｜ａc −ａ｜／ａc で与えられる活性層にかかる歪みε1 を、下記（数１）
に選定する。
層３の組成Ｚｎ1-X ＣｄX Ｓｅにおいて、そのＣｄの量
ｘ値を選定することによって、クラッド層１および２の
格子定数をａc とし、活性層３の格子定数をａとすると
き、 ε1 ＝｜ａc −ａ｜／ａc で与えられる活性層にかかる歪みε1 を、下記（数１）
に選定する。
【００１４】
【数１】０≦ε1 ＜１．５〔％〕
【００１５】また、ＩＩＩ−Ｖ族およびＩＩ−ＶＩ族化
合物半導体の界面、上述の構成においては、ＧａＡｓに
第１のバッファ層２１とＺｎＳｅによる第２のバッファ
層２２の界面に生じる通電電流０．５Ａ／ｃｍ2 での電
圧降下Ｖｉを、下記（数２）に選定する。
合物半導体の界面、上述の構成においては、ＧａＡｓに
第１のバッファ層２１とＺｎＳｅによる第２のバッファ
層２２の界面に生じる通電電流０．５Ａ／ｃｍ2 での電
圧降下Ｖｉを、下記（数２）に選定する。
【００１６】
【数２】０≦Ｖｉ≦１．２〔Ｖ〕 とする。
【００１７】そして、コンタクト層８上に例えばポリイ
ミド樹脂等による絶縁層９を形成し、これに形成したス
トライプ状の開口９ａを通じて第２の半導体層７にｐ型
の電極３０をオーミックコンタクトし、ストライプ状の
通電部を形成して、活性層３にこのストライプに対応す
る発振部を構成する。ｐ側電極３０は、例えばＰｄ、Ｐ
ｔおよびＡｕを順次蒸着あるいはスパッタリングして形
成する。
ミド樹脂等による絶縁層９を形成し、これに形成したス
トライプ状の開口９ａを通じて第２の半導体層７にｐ型
の電極３０をオーミックコンタクトし、ストライプ状の
通電部を形成して、活性層３にこのストライプに対応す
る発振部を構成する。ｐ側電極３０は、例えばＰｄ、Ｐ
ｔおよびＡｕを順次蒸着あるいはスパッタリングして形
成する。
【００１８】そして、基板２０の他方の主面すなわち裏
面にはｎ側電極３１をオーミックに被着形成する。この
ｎ側電極３１は、ＧａＡｓ基板２０に対して一般に安定
に低抵抗コンタクトができるものとして知られているＡ
ｕＧｅ、Ｎｉ、Ａｕの各金属を順次例えば蒸着によって
形成して後、４００℃程度に加熱アロイして形成する。
面にはｎ側電極３１をオーミックに被着形成する。この
ｎ側電極３１は、ＧａＡｓ基板２０に対して一般に安定
に低抵抗コンタクトができるものとして知られているＡ
ｕＧｅ、Ｎｉ、Ａｕの各金属を順次例えば蒸着によって
形成して後、４００℃程度に加熱アロイして形成する。
【００１９】また、このように基板２０上に各半導体層
がエピタキシーされてなる基板の、活性層３の両端面
（ストライプの延長方向の両端に相当する図１において
紙面に沿う両端面）、すなわち発光素子の発光の出射端
面およびこれとは反対側の端面にそれぞれ所要の反射率
を有する共振器端面を形成する端面コートを施す。この
端面コートは例えばＳｉおよびＡｌ2 Ｏ3 の多層膜を例
えば蒸着、スパッタリングＣＶＤ（Chemical Vapor Dep
osition ）によって形成する。
がエピタキシーされてなる基板の、活性層３の両端面
（ストライプの延長方向の両端に相当する図１において
紙面に沿う両端面）、すなわち発光素子の発光の出射端
面およびこれとは反対側の端面にそれぞれ所要の反射率
を有する共振器端面を形成する端面コートを施す。この
端面コートは例えばＳｉおよびＡｌ2 Ｏ3 の多層膜を例
えば蒸着、スパッタリングＣＶＤ（Chemical Vapor Dep
osition ）によって形成する。
【００２０】この端面コートにおいても、その被着にお
いての蒸着、スパッタリング等に際して安定で強固なコ
ーティングを行うために、２００℃以上の加熱下で行
う。
いての蒸着、スパッタリング等に際して安定で強固なコ
ーティングを行うために、２００℃以上の加熱下で行
う。
【００２１】このように、各半導体層のエピタキシー後
において加熱工程がなされるものであるが、この加熱は
２００℃〜４５０℃、好ましくは２００℃〜４００℃で
行う。ここで２００℃以上とするのは、上述した電極の
アロイおよび端面コートは、それぞれの目的において、
２００℃以上の加熱を必要とすることによる。また、４
５０℃以下好ましくは４００℃とするのは、これ以下の
温度であれば、各ＩＩ−ＶＩ族半導体層において、その
キャリア濃度を安定して設定できることによる。
において加熱工程がなされるものであるが、この加熱は
２００℃〜４５０℃、好ましくは２００℃〜４００℃で
行う。ここで２００℃以上とするのは、上述した電極の
アロイおよび端面コートは、それぞれの目的において、
２００℃以上の加熱を必要とすることによる。また、４
５０℃以下好ましくは４００℃とするのは、これ以下の
温度であれば、各ＩＩ−ＶＩ族半導体層において、その
キャリア濃度を安定して設定できることによる。
【００２２】このようにして目的とする発光素子を形成
するものであるが、実際の製造においては、最終的に得
る発光素子に比し、充分大なる面積すなわちウエハー状
の基板２０上に多数の発光素子に相当する各半導体層を
同時に形成するという方法が採られ、その後に各素子に
関し分断すなわちチップ化する。
するものであるが、実際の製造においては、最終的に得
る発光素子に比し、充分大なる面積すなわちウエハー状
の基板２０上に多数の発光素子に相当する各半導体層を
同時に形成するという方法が採られ、その後に各素子に
関し分断すなわちチップ化する。
【００２３】ところで、昨今このチップすなわち最終的
に得る発光素子を小型微細な素子として形成することが
要求され、一方このチップ化を機械化によって自動化す
る場合において、例えばそのチップ化を良好に行うため
には、このチップの面積の縮小化に伴って肉薄に形成さ
れることが望まれてくる。
に得る発光素子を小型微細な素子として形成することが
要求され、一方このチップ化を機械化によって自動化す
る場合において、例えばそのチップ化を良好に行うため
には、このチップの面積の縮小化に伴って肉薄に形成さ
れることが望まれてくる。
【００２４】ところが、実際には、基板２０は、これの
上に形成する各半導体層のエピタキシーすなわち上述し
たようなＭＢＥを行うに際してのＭＢＥ装置の基板保持
台への基板２０の装着ないしは接着等の取扱における機
械的強度を確保するなどの目的から前述したように例え
ば３５０μｍという大なる厚さに形成され、一方これの
上に形成する実質的に発光素子を構成するエピタキシー
半導体層は、その全厚さが２〜４μｍ程度という基板２
０の厚さに比し、格段に薄いものである。
上に形成する各半導体層のエピタキシーすなわち上述し
たようなＭＢＥを行うに際してのＭＢＥ装置の基板保持
台への基板２０の装着ないしは接着等の取扱における機
械的強度を確保するなどの目的から前述したように例え
ば３５０μｍという大なる厚さに形成され、一方これの
上に形成する実質的に発光素子を構成するエピタキシー
半導体層は、その全厚さが２〜４μｍ程度という基板２
０の厚さに比し、格段に薄いものである。
【００２５】したがって、上述したようにチップ化等を
良好に行うために、チップ化前のウエハーにおいてその
厚さを小とするには、基板２０を各半導体層のエピタキ
シー後のチップ化前において基板２０をその裏面から例
えば機械的化学的研磨してこれを例えば１００μｍに薄
板化するという作業がなされ、その後にこの研磨面に上
述のｎ側電極３１の被着および加熱アロイがなされる。
良好に行うために、チップ化前のウエハーにおいてその
厚さを小とするには、基板２０を各半導体層のエピタキ
シー後のチップ化前において基板２０をその裏面から例
えば機械的化学的研磨してこれを例えば１００μｍに薄
板化するという作業がなされ、その後にこの研磨面に上
述のｎ側電極３１の被着および加熱アロイがなされる。
【００２６】そして、上述したようにＩＩ−ＶＩ族各半
導体層のエピタキシー後の加熱工程で４５０℃以下好ま
しくは４００℃とすることによって、各半導体層におけ
るキャリア濃度を安定化できることは、つぎに述べる測
定によって確認できる。先ずＧａＡｓ基板上にＣｌをド
ープしたＺｎＳｅをＭＢＥでエピタキシーした測定試料
を用意し、これに各温度下でのアニール（加熱）を行っ
て各加熱後の電子濃度をファン・デア・ポウ法を用いて
測定した。その測定結果を図２に示す。
導体層のエピタキシー後の加熱工程で４５０℃以下好ま
しくは４００℃とすることによって、各半導体層におけ
るキャリア濃度を安定化できることは、つぎに述べる測
定によって確認できる。先ずＧａＡｓ基板上にＣｌをド
ープしたＺｎＳｅをＭＢＥでエピタキシーした測定試料
を用意し、これに各温度下でのアニール（加熱）を行っ
て各加熱後の電子濃度をファン・デア・ポウ法を用いて
測定した。その測定結果を図２に示す。
【００２７】図２において、各白丸点、白三角点、黒四
角点は各試料に関する測定結果をプロットしたものであ
る。これより明らかなように、４００℃特に４５０℃を
超えると電子濃度が低下し、或る場合はｐ型を呈してし
まう程度に変化する。
角点は各試料に関する測定結果をプロットしたものであ
る。これより明らかなように、４００℃特に４５０℃を
超えると電子濃度が低下し、或る場合はｐ型を呈してし
まう程度に変化する。
【００２８】図３は、ＧａＡｓ基板上にｐ型不純物の窒
素ＮをドープしたＺｎＳｅをＭＢＥでエピタキシーた測
定試料を用意し、これに各温度下での加熱を行って各加
熱後のキャリアの正味のアセプタ濃度をＣ（容量）−Ｖ
（電圧）によって測定した結果を示したもので、図３に
おて白四角点、黒三角点、白丸点は、それぞれ１０ｋＨ
ｚ、１００ｋＨｚ、１ＭＨｚで測定した場合である。こ
の場合においても４００℃特に４５０℃を超えると正孔
濃度が低下する。
素ＮをドープしたＺｎＳｅをＭＢＥでエピタキシーた測
定試料を用意し、これに各温度下での加熱を行って各加
熱後のキャリアの正味のアセプタ濃度をＣ（容量）−Ｖ
（電圧）によって測定した結果を示したもので、図３に
おて白四角点、黒三角点、白丸点は、それぞれ１０ｋＨ
ｚ、１００ｋＨｚ、１ＭＨｚで測定した場合である。こ
の場合においても４００℃特に４５０℃を超えると正孔
濃度が低下する。
【００２９】図４は、ＧａＡｓ基板上にｐ型不純物の窒
素ＮをドープしたＺｎＴｅをＭＢＥでエピタキシーた測
定試料を用意し、これに各温度下での加熱を行って各加
熱後の正孔濃度を測定した結果を示したものである。こ
の場合においても４００℃を超えると正孔濃度が低下し
てくるものであり、実際には４５０℃を超えると正孔濃
度が著しく低下する。
素ＮをドープしたＺｎＴｅをＭＢＥでエピタキシーた測
定試料を用意し、これに各温度下での加熱を行って各加
熱後の正孔濃度を測定した結果を示したものである。こ
の場合においても４００℃を超えると正孔濃度が低下し
てくるものであり、実際には４５０℃を超えると正孔濃
度が著しく低下する。
【００３０】そこで、本発明製法においては、その加熱
温度を４５０℃以下好ましくは４００℃以下にとどめ
る。
温度を４５０℃以下好ましくは４００℃以下にとどめ
る。
【００３１】また、本発明においては、活性層３にかか
る歪みを、前記（数１）とすることによって加熱処理を
伴うことによるしきい値電流Ｉthの変化を小さくするこ
とができることについて説明する。
る歪みを、前記（数１）とすることによって加熱処理を
伴うことによるしきい値電流Ｉthの変化を小さくするこ
とができることについて説明する。
【００３２】すなわち、この場合、図１の構成による発
光素子において、基板２０から一列分の素子が配列され
た１本のバーを切り出し、このバーでの全素子に関する
加熱処理前のしきい値電流Ｉthの平均値Ｉth0 を測定
し、同様のバーに関して加熱処理後の同様のしきい値電
流Ｉthの平均Ｉth1 を測定し、その差Ｉth0 −Ｉth1 ＝
ΔＩthと活性層にかかる歪みε1 との関係を図５に示
す。図５において、黒丸印は加熱温度を２００℃とした
場合、白丸印は加熱温度を２５０℃とした場合、黒菱形
印は加熱温度を３００℃とした場合の各ΔＩthをプロッ
トしたものである。この場合、ε1 は、それぞれ１．２
％（このバーの素子の平均のＶｉは１．７Ｖであっ
た。）、１．３％（このバーの素子の平均のＶｉは１．
２Ｖであった。）、１．４５％（このバーの素子の平均
のＶｉは６．８Ｖであった。）、１．４８％（このバー
の素子の平均のＶｉは０．８Ｖであった。）、１．５％
（このバーの素子の平均のＶｉは１．８Ｖであっ
た。）、１．６％（このバーの素子の平均のＶｉは１．
６Ｖであった。）について測定結果である。
光素子において、基板２０から一列分の素子が配列され
た１本のバーを切り出し、このバーでの全素子に関する
加熱処理前のしきい値電流Ｉthの平均値Ｉth0 を測定
し、同様のバーに関して加熱処理後の同様のしきい値電
流Ｉthの平均Ｉth1 を測定し、その差Ｉth0 −Ｉth1 ＝
ΔＩthと活性層にかかる歪みε1 との関係を図５に示
す。図５において、黒丸印は加熱温度を２００℃とした
場合、白丸印は加熱温度を２５０℃とした場合、黒菱形
印は加熱温度を３００℃とした場合の各ΔＩthをプロッ
トしたものである。この場合、ε1 は、それぞれ１．２
％（このバーの素子の平均のＶｉは１．７Ｖであっ
た。）、１．３％（このバーの素子の平均のＶｉは１．
２Ｖであった。）、１．４５％（このバーの素子の平均
のＶｉは６．８Ｖであった。）、１．４８％（このバー
の素子の平均のＶｉは０．８Ｖであった。）、１．５％
（このバーの素子の平均のＶｉは１．８Ｖであっ
た。）、１．６％（このバーの素子の平均のＶｉは１．
６Ｖであった。）について測定結果である。
【００３３】図５により、ε1 が１．５％をこえると、
加熱前と加熱後とのしきい値電流の差ΔＩthが大となる
ことが分かる。
加熱前と加熱後とのしきい値電流の差ΔＩthが大となる
ことが分かる。
【００３４】また、図６は上述した１本のバーの複数の
発光素子についての同様の加熱前と加熱後との平均のし
きい値電流の差ΔＩthを、電流２ｍＡでの、ＩＩＩ−Ｖ
族およびＩＩ−ＶＩ族化合物半導体の界面に生じる平均
の電圧降下Ｖｉとの関係で測定した結果を示す。図６に
おいて、黒丸印は加熱温度を２００℃とした場合、白丸
印は加熱温度を２５０℃とした場合、黒四角印は加熱温
度を３００℃とした場合の各ΔＩthをプロットしたもの
である。この場合、Ｖｉ＝０．８〔Ｖ〕（このバーの素
子の平均のε1 は１．４５％であった。）、Ｖｉ＝１．
０〔Ｖ〕（このバーの素子の平均のε1 は１．８２％で
あった。）、Ｖｉ＝１．２〔Ｖ〕（このバーの素子の平
均のε1 は１．３０％であった。）、Ｖｉ＝１．４
〔Ｖ〕（このバーの素子の平均のε1 は１．１０％であ
った。）、Ｖｉ＝１．６〔Ｖ〕（このバーの素子の平均
のε1 は１．６０％であった。）、Ｖｉ＝１．７〔Ｖ〕
（このバーの素子の平均のε1 は１．２０％であっ
た。）について測定結果である。
発光素子についての同様の加熱前と加熱後との平均のし
きい値電流の差ΔＩthを、電流２ｍＡでの、ＩＩＩ−Ｖ
族およびＩＩ−ＶＩ族化合物半導体の界面に生じる平均
の電圧降下Ｖｉとの関係で測定した結果を示す。図６に
おいて、黒丸印は加熱温度を２００℃とした場合、白丸
印は加熱温度を２５０℃とした場合、黒四角印は加熱温
度を３００℃とした場合の各ΔＩthをプロットしたもの
である。この場合、Ｖｉ＝０．８〔Ｖ〕（このバーの素
子の平均のε1 は１．４５％であった。）、Ｖｉ＝１．
０〔Ｖ〕（このバーの素子の平均のε1 は１．８２％で
あった。）、Ｖｉ＝１．２〔Ｖ〕（このバーの素子の平
均のε1 は１．３０％であった。）、Ｖｉ＝１．４
〔Ｖ〕（このバーの素子の平均のε1 は１．１０％であ
った。）、Ｖｉ＝１．６〔Ｖ〕（このバーの素子の平均
のε1 は１．６０％であった。）、Ｖｉ＝１．７〔Ｖ〕
（このバーの素子の平均のε1 は１．２０％であっ
た。）について測定結果である。
【００３５】図５からＶｉが１．２〔Ｖ〕以上殊に１．
５〔Ｖ〕以上となると加熱前と加熱後とのしきい値電流
の差ΔＩthが大となってしまうことが分かる。
５〔Ｖ〕以上となると加熱前と加熱後とのしきい値電流
の差ΔＩthが大となってしまうことが分かる。
【００３６】これらのことから、上記（数１）および
（数２）の特定によってΔＩthを小にとどめ得ることが
理解される。
（数２）の特定によってΔＩthを小にとどめ得ることが
理解される。
【００３７】上述したように、本発明によれば、製造工
程におけるＩthの増加を減少させることができることか
ら安定してしきい値電流Ｉthの低い、したがって動作電
流の低減化、寿命の向上をはかることのできるＩＩ−Ｖ
Ｉ族化合物半導体発光素子を確実に得ることができる。
程におけるＩthの増加を減少させることができることか
ら安定してしきい値電流Ｉthの低い、したがって動作電
流の低減化、寿命の向上をはかることのできるＩＩ−Ｖ
Ｉ族化合物半導体発光素子を確実に得ることができる。
【００３８】
【発明の効果】上述したように、本発明製造方法によれ
ば、ＩＩＩ−Ｖ族基板２０上に、ＩＩ−ＶＩ族の半導体
層をエピタキシーする場合において、その後の熱処理
で、発光半導体素子の特性特にしきい値電流Ｉthに変動
を来すものが、活性層にかかる歪みε1 と、更にＩＩＩ
−Ｖ族とＩＩ−ＶＩ族の各半導体の界面に生じる電圧降
下Ｖｉの上記（数１）および（数２）による少なくとも
いづれか一方の特定によって、高温加熱特に２００℃〜
４５０℃の範囲での加熱を経て目的とする発光素子を作
製する場合において、そのしきい値電流Ｉthの変化ΔＩ
thを特性上問題とならない程度に小さくすることができ
るものであり、更に活性層にかかる歪みε1と、更にＩ
ＩＩ−Ｖ族とＩＩ−ＶＩ族の各半導体の界面に生じる電
圧降下Ｖｉの両者を（数１）および（数２）に選定する
ことによって、両者の効果が相俟って、より確実に、安
定して加熱処理後にしきい値電流Ｉthの増加を回避で
き、動作電流の低減化、寿命の向上をはかることができ
る。
ば、ＩＩＩ−Ｖ族基板２０上に、ＩＩ−ＶＩ族の半導体
層をエピタキシーする場合において、その後の熱処理
で、発光半導体素子の特性特にしきい値電流Ｉthに変動
を来すものが、活性層にかかる歪みε1 と、更にＩＩＩ
−Ｖ族とＩＩ−ＶＩ族の各半導体の界面に生じる電圧降
下Ｖｉの上記（数１）および（数２）による少なくとも
いづれか一方の特定によって、高温加熱特に２００℃〜
４５０℃の範囲での加熱を経て目的とする発光素子を作
製する場合において、そのしきい値電流Ｉthの変化ΔＩ
thを特性上問題とならない程度に小さくすることができ
るものであり、更に活性層にかかる歪みε1と、更にＩ
ＩＩ−Ｖ族とＩＩ−ＶＩ族の各半導体の界面に生じる電
圧降下Ｖｉの両者を（数１）および（数２）に選定する
ことによって、両者の効果が相俟って、より確実に、安
定して加熱処理後にしきい値電流Ｉthの増加を回避で
き、動作電流の低減化、寿命の向上をはかることができ
る。
【図１】本発明方法によって得るＩＩ−ＶＩ族化合物半
導体発光素子の一例の概略断面図である。
導体発光素子の一例の概略断面図である。
【図２】電子濃度の加熱温度依存性を示す図である。
【図３】正味のアクセプタ濃度の加熱温度依存性を示す
図である。
図である。
【図４】正孔濃度の加熱温度依存性を示す図である。
【図５】加熱処理前と後のしきい値電流値の差と活性層
にかかる歪みε1 との関係の測定結果を示す図である。
にかかる歪みε1 との関係の測定結果を示す図である。
【図６】加熱処理前と後のしきい値電流値の差と、ＩＩ
Ｉ−Ｖ族化合物半導体とＩＩ−ＶＩ族化合物半導体との
界面における電圧効果Ｖｉとの関係の測定結果を示す図
である。
Ｉ−Ｖ族化合物半導体とＩＩ−ＶＩ族化合物半導体との
界面における電圧効果Ｖｉとの関係の測定結果を示す図
である。
１ 第１のクラッド層 ２ 第２のクラッド層 ３ 活性層 ４ キャップ層 ５ 第１の半導体層 ６ 超格子構造 ７ 第２の半導体層 ８ コンタクト層 ９ 絶縁層 ２０ 基板 ３０ ｐ側電極 ３１ ｎ側電極
Claims (3)
- 【請求項１】 クラッド層の格子定数をａc とし、活性
層の格子定数をａとするとき、ε1 ＝｜ａc −ａ｜／ａ
c で与えられる上記活性層にかかる歪みε1 を、０≦ε
1 ＜１．５〔％〕とするか、 ＩＩＩ−Ｖ族化合物半導体とＩＩ−ＶＩ族化合物半導体
との界面に生じる電圧降下Ｖｉを、０≦Ｖｉ≦１．２
〔Ｖ〕とするかの少なくとも一方の構成として、 ＩＩＩ−Ｖ族基板上に、少なくともそれぞれＩＩ−ＶＩ
族化合物半導体による第１のクラッド層と、活性層と、
第２のクラッド層とをエピタキシーする工程と、 上記基板上へのＩＩ−ＶＩ族化合物半導体層のエピタキ
シー後に２００℃〜４５０℃の加熱を行う加熱工程とを
有することを特徴とするＩＩ−ＶＩ族化合物半導体発光
素子の製造方法。 - 【請求項２】 上記加熱工程が発光の出射端面と、これ
に対向する端面とに対する端面コートに伴う加熱工程で
あることを特徴とする請求項１に記載のＩＩ−ＶＩ族化
合物半導体発光素子の製造方法。 - 【請求項３】 上記加熱工程が、電極のアロイ時の加熱
工程であることを特徴とする請求項１に記載のＩＩ−Ｖ
Ｉ族化合物半導体発光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14051094A JPH088492A (ja) | 1994-06-22 | 1994-06-22 | Ｉｉ−ｖｉ族化合物半導体発光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14051094A JPH088492A (ja) | 1994-06-22 | 1994-06-22 | Ｉｉ−ｖｉ族化合物半導体発光素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088492A true JPH088492A (ja) | 1996-01-12 |
Family
ID=15270333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14051094A Pending JPH088492A (ja) | 1994-06-22 | 1994-06-22 | Ｉｉ−ｖｉ族化合物半導体発光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088492A (ja) |
-
1994
- 1994-06-22 JP JP14051094A patent/JPH088492A/ja active Pending
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