JPH088543B2 - 多重化方式 - Google Patents
多重化方式Info
- Publication number
- JPH088543B2 JPH088543B2 JP1109918A JP10991889A JPH088543B2 JP H088543 B2 JPH088543 B2 JP H088543B2 JP 1109918 A JP1109918 A JP 1109918A JP 10991889 A JP10991889 A JP 10991889A JP H088543 B2 JPH088543 B2 JP H088543B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- multiplexing
- signal
- control
- panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル伝送システムの多重化に利用さ
れ、特に、各入力信号のタイミング調整をパネルごとに
行う多重化方式に関する。
れ、特に、各入力信号のタイミング調整をパネルごとに
行う多重化方式に関する。
〔概要〕 各入力信号のタイミング調整をパネルごとに行う複数
の入力制御回路を備えたディジタル伝送システムにおけ
る多重化方式において、 各入力制御回路で必要とする個別多重化制御信号を、
入力される一つの主多重化制御信号から各入力制御回路
ごとに、それぞれ必要なビット数だけ遅延させて生成す
ることにより、 制御パネルと各入力制御回路間の配線を１本だけと
し、パネル間の配線の簡単化を図り、製造ならびに保守
修理が容易になるようにしたものである。
の入力制御回路を備えたディジタル伝送システムにおけ
る多重化方式において、 各入力制御回路で必要とする個別多重化制御信号を、
入力される一つの主多重化制御信号から各入力制御回路
ごとに、それぞれ必要なビット数だけ遅延させて生成す
ることにより、 制御パネルと各入力制御回路間の配線を１本だけと
し、パネル間の配線の簡単化を図り、製造ならびに保守
修理が容易になるようにしたものである。
従来、この種のディジタル信号の時分割多重化方式
は、各入力信号の多重化タイミングを決めるための複数
の多重化制御信号が必要であり、各入力信号の制御をパ
ネルごとに行う場合、これらの多重化制御信号は装置内
の制御パネルから個々に送出されていた。
は、各入力信号の多重化タイミングを決めるための複数
の多重化制御信号が必要であり、各入力信号の制御をパ
ネルごとに行う場合、これらの多重化制御信号は装置内
の制御パネルから個々に送出されていた。
第３図はこれら従来の多重化方式の一例の要部を示す
ブロック構成図、および第４図はその動作を示すタイミ
ングチャートであり、４多重回路の場合を示している。
各入力制御回路11、12、13および14は各入力信号101、1
02、103および104を４個の多重化制御信号115、116、11
7および118によりそれぞれ制御し、タイミング調整され
た調整入力信号131、132、133および134を出力する。そ
して各調整入力信号131、132、133および134はシフトレ
ジスタ40により多重化され多重化信号140として出力さ
れる。
ブロック構成図、および第４図はその動作を示すタイミ
ングチャートであり、４多重回路の場合を示している。
各入力制御回路11、12、13および14は各入力信号101、1
02、103および104を４個の多重化制御信号115、116、11
7および118によりそれぞれ制御し、タイミング調整され
た調整入力信号131、132、133および134を出力する。そ
して各調整入力信号131、132、133および134はシフトレ
ジスタ40により多重化され多重化信号140として出力さ
れる。
前述した従来の多重化方式は、複数の多重化制御信号
を必要とするため、各入力信号の制御をパネルごとに行
う場合に、制御パネルから各機能パネルに対してこれら
の多重化制御信号をそれぞれ送出する必要があり、パネ
ル間の配線が複雑になり、製造ならびに保守修理が困難
になる欠点がある。
を必要とするため、各入力信号の制御をパネルごとに行
う場合に、制御パネルから各機能パネルに対してこれら
の多重化制御信号をそれぞれ送出する必要があり、パネ
ル間の配線が複雑になり、製造ならびに保守修理が困難
になる欠点がある。
本発明の目的は、前記の欠点を除去することにより、
パネル間の配線が簡単になり、製造ならびに保守修理が
容易となる多重化方式を提供することにある。
パネル間の配線が簡単になり、製造ならびに保守修理が
容易となる多重化方式を提供することにある。
本発明は、各入力信号のタイミング調整をパネルごと
に行う複数の入力制御回路を備えたディジタル伝送シス
テムにおける多重化方式において、各入力制御回路にそ
れぞれ設けられ、入力された主多重化制御信号から必要
なビット数だけ遅延させた個別多重化制御信号を発生し
当該入力制御回路へ供給する個別多重化制御信号発生手
段を備えたことを特徴とする。
に行う複数の入力制御回路を備えたディジタル伝送シス
テムにおける多重化方式において、各入力制御回路にそ
れぞれ設けられ、入力された主多重化制御信号から必要
なビット数だけ遅延させた個別多重化制御信号を発生し
当該入力制御回路へ供給する個別多重化制御信号発生手
段を備えたことを特徴とする。
個別多重化制御信号発生手段は、例えば、主多重化制
御信号を入力しＮビットのシフトを行うシフトレジスタ
と、このシフトされたＮビットのうちから所定の１ビッ
トを選択して個別多重化制御信号を出力する選択回路よ
り構成される。
御信号を入力しＮビットのシフトを行うシフトレジスタ
と、このシフトされたＮビットのうちから所定の１ビッ
トを選択して個別多重化制御信号を出力する選択回路よ
り構成される。
従って、主多重化制御信号を発生する制御パネルと各
入力制御回路間の配線は１本の信号線だけとなり、パネ
ル間の配線の簡単化を図り、製造と保守修理を容易にす
ることが可能となる。
入力制御回路間の配線は１本の信号線だけとなり、パネ
ル間の配線の簡単化を図り、製造と保守修理を容易にす
ることが可能となる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の要部を示すブロック構成
図で、４多重回路の場合を示す。
図で、４多重回路の場合を示す。
本実施例は、各入力信号101、102、103および104のタ
イミング調整をパネルごとに行う４個の入力制御回路1
1、12、13および14と、各入力制御回路11、12、13およ
び14にそれぞれ接続され、入力された主多重化制御信号
110から必要なビット数だけ遅延させた個別多重化制御
信号111、112、113および114をそれぞれ発生し、当該入
力制御回路11、12、13および14へそれぞれ供給する個別
多重化制御信号発生手段としての、シフトレジスタ21、
22、23および24、ならびに選択信号121、122、123およ
び124がそれぞれ入力された選択回路31、32、33および3
4と、入力制御回路11、12、13および14からそれぞれ出
力されるタイミング調整された調整入力信号131、132、
133および134を入力して多重化を行い多重化信号140を
出力する多重化回路としてのシフトレジスタ40とを備え
ている。
イミング調整をパネルごとに行う４個の入力制御回路1
1、12、13および14と、各入力制御回路11、12、13およ
び14にそれぞれ接続され、入力された主多重化制御信号
110から必要なビット数だけ遅延させた個別多重化制御
信号111、112、113および114をそれぞれ発生し、当該入
力制御回路11、12、13および14へそれぞれ供給する個別
多重化制御信号発生手段としての、シフトレジスタ21、
22、23および24、ならびに選択信号121、122、123およ
び124がそれぞれ入力された選択回路31、32、33および3
4と、入力制御回路11、12、13および14からそれぞれ出
力されるタイミング調整された調整入力信号131、132、
133および134を入力して多重化を行い多重化信号140を
出力する多重化回路としてのシフトレジスタ40とを備え
ている。
本発明の特徴は、第１図において、個別多重化制御信
号発生手段としての、シフトレジスタ21、22、23および
24、ならびに選択回路31、32、33および34を設けたこと
にある。
号発生手段としての、シフトレジスタ21、22、23および
24、ならびに選択回路31、32、33および34を設けたこと
にある。
次に本発明の実施例の動作について第２図に示すタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
入力信号101、102、103および104は、それぞれデータ
（d1、d5）、（d2、d6）、（d3、d7）および（d4、d8）
を含んでいる。シフトレジスタ21、22、23および24は、
それぞれ入力された主多重化制御信号110をビットごと
に記憶し４個のビット出力として選択回路31、32、33お
よび34に入力する。選択回路31、32、33および34は、そ
れぞれ１ビットずつシフトされたビットを選択するよう
に制御された選択信号121、122、123および124に従い、
入力されたビットの選択を行い、１ビットずつ位相のず
れた個別多重化制御信号111、112、113および114を出力
する。この選択信号121、122、123、124は例えばディジ
タルスイッチにより発生される。入力制御回路11、12、
13および14は、それぞれ入力された個別多重化制御信号
111、112、113および114に基づき、入力信号101、102、
103および104のタイミング調整を行い、調整入力信号13
1、132、133および134を出力する。シフトレジスタ40
は、これらの調整入力信号131、132、133および134を入
力して、データ順に多重化を行い多重化信号140を出力
する。
（d1、d5）、（d2、d6）、（d3、d7）および（d4、d8）
を含んでいる。シフトレジスタ21、22、23および24は、
それぞれ入力された主多重化制御信号110をビットごと
に記憶し４個のビット出力として選択回路31、32、33お
よび34に入力する。選択回路31、32、33および34は、そ
れぞれ１ビットずつシフトされたビットを選択するよう
に制御された選択信号121、122、123および124に従い、
入力されたビットの選択を行い、１ビットずつ位相のず
れた個別多重化制御信号111、112、113および114を出力
する。この選択信号121、122、123、124は例えばディジ
タルスイッチにより発生される。入力制御回路11、12、
13および14は、それぞれ入力された個別多重化制御信号
111、112、113および114に基づき、入力信号101、102、
103および104のタイミング調整を行い、調整入力信号13
1、132、133および134を出力する。シフトレジスタ40
は、これらの調整入力信号131、132、133および134を入
力して、データ順に多重化を行い多重化信号140を出力
する。
以上説明したように本発明は、ディジタル伝送システ
ムの多重化方式で、各入力信号の制御をパネルごとに行
う場合において、制御パネルから送出される一つの主多
重化制御信号から位相のずれた複数の個別多重化制御信
号を得ることによって、制御パネルと機能パネル間の配
線を少なくでき、製造ならびに保守修理を容易にする効
果がある。
ムの多重化方式で、各入力信号の制御をパネルごとに行
う場合において、制御パネルから送出される一つの主多
重化制御信号から位相のずれた複数の個別多重化制御信
号を得ることによって、制御パネルと機能パネル間の配
線を少なくでき、製造ならびに保守修理を容易にする効
果がある。
第１図は本発明の一実施例の要部を示すブロック構成
図。 第２図はその動作を示すタイミングチャート。 第３図は従来例の要部を示すブロック構成図。 第４図はその動作を示すタイミングチャート。 11〜14……入力制御回路、21〜24、40……シフトレジス
タ、31〜34……選択回路、101〜104……入力信号、110
……主多重化制御信号、111〜114……個別多重化制御信
号、115〜118……多重化制御信号、121〜124……選択信
号、131〜134……調整入力信号、140……多重化信号。
図。 第２図はその動作を示すタイミングチャート。 第３図は従来例の要部を示すブロック構成図。 第４図はその動作を示すタイミングチャート。 11〜14……入力制御回路、21〜24、40……シフトレジス
タ、31〜34……選択回路、101〜104……入力信号、110
……主多重化制御信号、111〜114……個別多重化制御信
号、115〜118……多重化制御信号、121〜124……選択信
号、131〜134……調整入力信号、140……多重化信号。
Claims (1)
- 【請求項１】各入力信号のタイミング調整をパネルごと
に行う複数の入力制御回路を備えたディジタル伝送シス
テムにおける多重化方式において、 各入力制御回路にそれぞれ設けられ、入力された主多重
化制御信号から必要なビット数だけ遅延させた個別多重
化制御信号を発生し当該入力制御回路へ供給する個別多
重化制御信号発生手段 を備えたことを特徴とする多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109918A JPH088543B2 (ja) | 1989-04-28 | 1989-04-28 | 多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109918A JPH088543B2 (ja) | 1989-04-28 | 1989-04-28 | 多重化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288627A JPH02288627A (ja) | 1990-11-28 |
| JPH088543B2 true JPH088543B2 (ja) | 1996-01-29 |
Family
ID=14522435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1109918A Expired - Lifetime JPH088543B2 (ja) | 1989-04-28 | 1989-04-28 | 多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088543B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691550A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Multiplex transmitter |
| JPH0666755B2 (ja) * | 1987-02-17 | 1994-08-24 | 日本電気株式会社 | タイムスロツト割当方式 |
-
1989
- 1989-04-28 JP JP1109918A patent/JPH088543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288627A (ja) | 1990-11-28 |
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