JPH07154355A - 回線多重化方法および回路 - Google Patents
回線多重化方法および回路Info
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- JPH07154355A JPH07154355A JP30012893A JP30012893A JPH07154355A JP H07154355 A JPH07154355 A JP H07154355A JP 30012893 A JP30012893 A JP 30012893A JP 30012893 A JP30012893 A JP 30012893A JP H07154355 A JPH07154355 A JP H07154355A
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- 230000015654 memory Effects 0.000 claims abstract description 44
- 230000003111 delayed effect Effects 0.000 claims abstract description 14
- 238000006243 chemical reaction Methods 0.000 claims description 31
- 238000003780 insertion Methods 0.000 claims description 25
- 230000037431 insertion Effects 0.000 claims description 25
- 230000001934 delay Effects 0.000 claims description 4
- 238000000605 extraction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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- 230000010363 phase shift Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 ２つの回線からそれぞれ入力される２つのデ
ータ信号の位相差に制限なく両データ信号を多重化可能
な回線多重化方法および装置を実現する。 【構成】 ２つの遅延挿脱用可変遅延回路１において２
つの回線から入力される２つのデータ信号を、それぞれ
任意のビット数だけ遅延することにより、任意の遅延量
の挿脱を施して得た２つの遅延データ信号を、２つの速
度変換用エラスティクストアメモリ２に、それぞれ書き
込み、これを書き込みの２倍の速度で読み出して、２つ
の読み出しデータ信号を多重化用選択回路３で多重して
所用の出力多重化信号を得る。位相制御回路４により、
２つのデータ信号の位相情報と出力多重化信号の位相情
報とにより、遅延挿脱用可変遅延回路１の遅延量の調整
および遅延挿脱と、速度変換用エラスティクストアメモ
リ２の書き込み位相および読み出し位相とを制御して、
２つのデータ信号の位相差に制限なく多重化を可能とす
る。
ータ信号の位相差に制限なく両データ信号を多重化可能
な回線多重化方法および装置を実現する。 【構成】 ２つの遅延挿脱用可変遅延回路１において２
つの回線から入力される２つのデータ信号を、それぞれ
任意のビット数だけ遅延することにより、任意の遅延量
の挿脱を施して得た２つの遅延データ信号を、２つの速
度変換用エラスティクストアメモリ２に、それぞれ書き
込み、これを書き込みの２倍の速度で読み出して、２つ
の読み出しデータ信号を多重化用選択回路３で多重して
所用の出力多重化信号を得る。位相制御回路４により、
２つのデータ信号の位相情報と出力多重化信号の位相情
報とにより、遅延挿脱用可変遅延回路１の遅延量の調整
および遅延挿脱と、速度変換用エラスティクストアメモ
リ２の書き込み位相および読み出し位相とを制御して、
２つのデータ信号の位相差に制限なく多重化を可能とす
る。
Description
【０００１】
【産業上の利用分野】本発明は回線多重化回路に関し、
高速ディジタル加入者線伝送方式の受信回路における回
線多重化回路に関する。
高速ディジタル加入者線伝送方式の受信回路における回
線多重化回路に関する。
【０００２】
【従来の技術】従来の回線多重化回路は、図２に示すよ
うに、２つの回線を介して入力される第一および第二の
データ信号ａ、ｂをそれぞれの位相情報信号ｃ、ｄ基く
書き込み位相で書き込み、第二のデータ信号ｂの位相情
報信号ｄに基いて書き込みの２倍の速度での読み出しを
行う第一および第二の速度変換用エラスティクストアメ
モリ２−１，２−２と，該第一および第二の速度変換用
エラスティクストアメモリ２−１，２−２から読み出さ
れる２つのデータ信号を多重する多重化用選択回路３
と、前記第二のデータ信号ｂの位相情報ｄに基いて前記
第一および第二の速度変換用エラスティクストアメモリ
２−１，２−２の読み出し位相パルスの制御を行う位相
制御回路４と、該多重化信号から所要の位相を有する出
力多重化信号ｆを得る位相変換用エラスティクストアメ
モリ７、該位相変換用エラスティクストアメモリ７での
書き込みと読み出しの衝突を避けるために位相の調整を
行う遅延挿脱用遅延回路５，遅延挿脱切替選択回路６，
及び遅延挿脱制御回路８を有している。
うに、２つの回線を介して入力される第一および第二の
データ信号ａ、ｂをそれぞれの位相情報信号ｃ、ｄ基く
書き込み位相で書き込み、第二のデータ信号ｂの位相情
報信号ｄに基いて書き込みの２倍の速度での読み出しを
行う第一および第二の速度変換用エラスティクストアメ
モリ２−１，２−２と，該第一および第二の速度変換用
エラスティクストアメモリ２−１，２−２から読み出さ
れる２つのデータ信号を多重する多重化用選択回路３
と、前記第二のデータ信号ｂの位相情報ｄに基いて前記
第一および第二の速度変換用エラスティクストアメモリ
２−１，２−２の読み出し位相パルスの制御を行う位相
制御回路４と、該多重化信号から所要の位相を有する出
力多重化信号ｆを得る位相変換用エラスティクストアメ
モリ７、該位相変換用エラスティクストアメモリ７での
書き込みと読み出しの衝突を避けるために位相の調整を
行う遅延挿脱用遅延回路５，遅延挿脱切替選択回路６，
及び遅延挿脱制御回路８を有している。
【０００３】この従来の回線多重化回路では、第一およ
び第二の速度変換用エラスティクストアメモリ２−１，
２−２からのデータの読み出し位相は、第一および第二
の速度変換用エラスティクストアメモリ２−１，２−２
内での書き込みと読み出しの衝突を避けるため、データ
の書き込み位相により決められるが、第一の速度変換用
エラスティクストアメモリ２−１の出力と第二の速度変
換用エラスティクストアメモリ２−２の出力の位相を合
わせるため、第二のデータ信号ｂの位相情報ｄに基い
て、第一の速度変換用エラスティクストアメモリ２−１
の読み出し位相と第二の速度変換用エラスティクストア
メモリ２−２の読み出し位相が決められる。これら第一
および第二の速度変換用エラスティクストアメモリ２−
１，２−２からの出力データの位相は互いに一致してい
るので、多重化用選択回路３で位相のずれなく多重化さ
れる。最後に位相変換用エラスティクストアメモリ７、
遅延挿脱用遅延回路６、遅延挿脱切替回路６及び遅延挿
脱制御回路８により所要の出力位相を得る。
び第二の速度変換用エラスティクストアメモリ２−１，
２−２からのデータの読み出し位相は、第一および第二
の速度変換用エラスティクストアメモリ２−１，２−２
内での書き込みと読み出しの衝突を避けるため、データ
の書き込み位相により決められるが、第一の速度変換用
エラスティクストアメモリ２−１の出力と第二の速度変
換用エラスティクストアメモリ２−２の出力の位相を合
わせるため、第二のデータ信号ｂの位相情報ｄに基い
て、第一の速度変換用エラスティクストアメモリ２−１
の読み出し位相と第二の速度変換用エラスティクストア
メモリ２−２の読み出し位相が決められる。これら第一
および第二の速度変換用エラスティクストアメモリ２−
１，２−２からの出力データの位相は互いに一致してい
るので、多重化用選択回路３で位相のずれなく多重化さ
れる。最後に位相変換用エラスティクストアメモリ７、
遅延挿脱用遅延回路６、遅延挿脱切替回路６及び遅延挿
脱制御回路８により所要の出力位相を得る。
【０００４】
【発明が解決しようとする課題】この従来の回線多重化
回路では、第一および第二の速度変換用エラスティクス
トアメモリ２−１、２−２の書き込み位相は、第一およ
び第二のデータ信号ａ、ｂの位相情報ｃ、ｄにそれぞれ
基いているが、読みだし位相については、第二のデータ
信号ｂの位相情報ｄのみに基いているため、第一の速度
変換用エラスティクストアメモリ２−１の読み出し位相
の書き込み位相と読み出し位相の相関がなくなり、第一
の速度変換用エラスティクストアメモリ２−１内での書
き込みと読み出しの衝突の恐がある。この危険を避ける
ためには、多重化されるべき第一のデータ信号と第二の
データ信号には、その位相差の範囲に制限があるとの問
題があった。
回路では、第一および第二の速度変換用エラスティクス
トアメモリ２−１、２−２の書き込み位相は、第一およ
び第二のデータ信号ａ、ｂの位相情報ｃ、ｄにそれぞれ
基いているが、読みだし位相については、第二のデータ
信号ｂの位相情報ｄのみに基いているため、第一の速度
変換用エラスティクストアメモリ２−１の読み出し位相
の書き込み位相と読み出し位相の相関がなくなり、第一
の速度変換用エラスティクストアメモリ２−１内での書
き込みと読み出しの衝突の恐がある。この危険を避ける
ためには、多重化されるべき第一のデータ信号と第二の
データ信号には、その位相差の範囲に制限があるとの問
題があった。
【０００５】
【課題を解決するための手段】本発明によれば、２つの
回線を介して一定の速度でそれぞれ伝送されて来る第一
および第二のデータ信号を多重化して２倍の速度の多重
化信号を得るための回線多重化方法において、前記２つ
の回線からの第一および第二のデータ信号にそれぞれ遅
延および遅延挿脱を施して位相の一致した第一および第
二の遅延データ信号を作り、該第一および第二の遅延デ
ータ信号を第一および第二のメモリにそれぞれ第一およ
び第二の格納データ信号として一定の書き込み位相をも
って書き込み、該第一および第二のメモリから前記第一
および第二の格納データ信号を前記２倍の速度でかつ前
記書き込み位相と衝突の生じない読み出し位相をもっ
て、第一および第二の読み出しデータ信号として読み出
し、該第一および第二の読み出しデータ信号を多重して
前記多重化信号を作ることを特徴とする回線多重化方法
が得られる。
回線を介して一定の速度でそれぞれ伝送されて来る第一
および第二のデータ信号を多重化して２倍の速度の多重
化信号を得るための回線多重化方法において、前記２つ
の回線からの第一および第二のデータ信号にそれぞれ遅
延および遅延挿脱を施して位相の一致した第一および第
二の遅延データ信号を作り、該第一および第二の遅延デ
ータ信号を第一および第二のメモリにそれぞれ第一およ
び第二の格納データ信号として一定の書き込み位相をも
って書き込み、該第一および第二のメモリから前記第一
および第二の格納データ信号を前記２倍の速度でかつ前
記書き込み位相と衝突の生じない読み出し位相をもっ
て、第一および第二の読み出しデータ信号として読み出
し、該第一および第二の読み出しデータ信号を多重して
前記多重化信号を作ることを特徴とする回線多重化方法
が得られる。
【０００６】また、本発明によれば、２つの回線を介し
て一定の速度でそれぞれ伝送されて来る第一および第二
のデータ信号を多重化して２倍の速度の多重化信号を得
るための回線多重化回路において、各回線からの前記第
一および第二のデータ信号をそれぞれ入力とし、それぞ
れに遅延および遅延挿脱を施して位相の一致した第一お
よび第二の遅延データ信号を作る第一および第二の遅延
挿脱用可変遅延回路と、第一および第二の遅延データ信
号をそれぞれ第一および第二の格納データ信号として一
定の書き込み位相をもって書き込み、該第一および第二
の格納データ信号を前記２倍の速度でかつ前記書き込み
位相と衝突の生じない読み出し位相をもって、第一およ
び第二の読み出しデータ信号として読み出しを行う第一
および第二の速度変換用エラスティクストアメモリと、
該第一および第二の読み出しデータ信号を多重して前記
多重化信号を出力する多重化用選択回路と、前記第一お
よび第二のデータ信号の各位相情報と、前記出力多重化
信号の位相情報により、前記第一および第二の遅延挿脱
用可変遅延回路の遅延量の調整および遅延挿脱と、前記
第一および第二の速度変換用エラスティクストアメモリ
の書き込み位相および読み出し位相とを制御するための
位相制御回路とを備えることを特徴とする回線多重化装
置が得られる。
て一定の速度でそれぞれ伝送されて来る第一および第二
のデータ信号を多重化して２倍の速度の多重化信号を得
るための回線多重化回路において、各回線からの前記第
一および第二のデータ信号をそれぞれ入力とし、それぞ
れに遅延および遅延挿脱を施して位相の一致した第一お
よび第二の遅延データ信号を作る第一および第二の遅延
挿脱用可変遅延回路と、第一および第二の遅延データ信
号をそれぞれ第一および第二の格納データ信号として一
定の書き込み位相をもって書き込み、該第一および第二
の格納データ信号を前記２倍の速度でかつ前記書き込み
位相と衝突の生じない読み出し位相をもって、第一およ
び第二の読み出しデータ信号として読み出しを行う第一
および第二の速度変換用エラスティクストアメモリと、
該第一および第二の読み出しデータ信号を多重して前記
多重化信号を出力する多重化用選択回路と、前記第一お
よび第二のデータ信号の各位相情報と、前記出力多重化
信号の位相情報により、前記第一および第二の遅延挿脱
用可変遅延回路の遅延量の調整および遅延挿脱と、前記
第一および第二の速度変換用エラスティクストアメモリ
の書き込み位相および読み出し位相とを制御するための
位相制御回路とを備えることを特徴とする回線多重化装
置が得られる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例である。本実施例
による回線多重化回路は、各回線からの第一および第二
のデータ信号ａ、ｂをそれぞれ入力とし、それぞれに遅
延および遅延挿脱を施して位相の一致した第一および第
二の遅延データ信号を作る第一および第二の遅延挿脱用
可変遅延回路１−１、１−２と、これら第一および第二
の遅延データ信号をそれぞれ第一および第二の格納デー
タ信号として一定の書き込み位相をもって書き込み、該
第一および第二の格納データ信号を前記２倍の速度でか
つ前記書き込み位相と衝突の生じない読み出し位相をも
って、第一および第二の読み出しデータ信号として読み
出しを行う第一および第二の速度変換用エラスティクス
トアメモリ２−１、２−２と、これら第一および第二の
読み出しデータ信号を多重して前記多重化信号を出力す
る多重化用選択回路３と、前記第一および第二のデータ
信号ａ、ｂの各位相情報ｃ、ｄと、前記出力多重化信号
の位相情報ｅにより、前記第一および第二の遅延挿脱用
可変遅延回路１−１、１−２の遅延量の調整および遅延
挿脱と、前記第一および第二の速度変換用エラスティク
ストアメモリ２−１、２−２の書き込み位相および読み
出し位相とを制御する位相制御回路４とから構成され
る。
による回線多重化回路は、各回線からの第一および第二
のデータ信号ａ、ｂをそれぞれ入力とし、それぞれに遅
延および遅延挿脱を施して位相の一致した第一および第
二の遅延データ信号を作る第一および第二の遅延挿脱用
可変遅延回路１−１、１−２と、これら第一および第二
の遅延データ信号をそれぞれ第一および第二の格納デー
タ信号として一定の書き込み位相をもって書き込み、該
第一および第二の格納データ信号を前記２倍の速度でか
つ前記書き込み位相と衝突の生じない読み出し位相をも
って、第一および第二の読み出しデータ信号として読み
出しを行う第一および第二の速度変換用エラスティクス
トアメモリ２−１、２−２と、これら第一および第二の
読み出しデータ信号を多重して前記多重化信号を出力す
る多重化用選択回路３と、前記第一および第二のデータ
信号ａ、ｂの各位相情報ｃ、ｄと、前記出力多重化信号
の位相情報ｅにより、前記第一および第二の遅延挿脱用
可変遅延回路１−１、１−２の遅延量の調整および遅延
挿脱と、前記第一および第二の速度変換用エラスティク
ストアメモリ２−１、２−２の書き込み位相および読み
出し位相とを制御する位相制御回路４とから構成され
る。
【０００９】第一のデータ信号ａと第二のデータ信号ｂ
はそれぞれ第一および第二の遅延挿脱用可変遅延回路１
−１、１−２に入力される。第一および第二の遅延挿脱
用可変遅延回路１−１、１−２では、位相制御回路４か
らの第一および第二の遅延両制御信号ｇ、ｈにより第一
のデータ信号ａの位相と第二のデータ信号ｂを遅延させ
て、両信号が位相が一致するとともに、第一および第二
の速度変換用エラスティクストアメモリ２−１、２−２
の各々内での書き込みと読み出しの衝突が起こらない様
な位相に第一のデータ信号ａと第二のデータ信号ｂを遅
延させた第一および第二の遅延データ信号を作る。これ
ら第一および第二の遅延データ信号を第一および第二の
速度変換用エラスティクストアメモリ２−１、２−２
に、位相制御回路４からの第一および第二のメモリ書き
込みパルスｉ、ｊにより、それぞれ書き込み第一および
第二の格納データ信号として格納する。第一および第二
の速度変換用エラスティクストアメモリ２−１、２−２
では、これらの第一および第二の格納データを、位相制
御回路４からの第一および第二のメモリ読み出しパルス
ｋ、ｌにより、２倍の速度で読み出して、第一および第
二の遅延データ信号を速度変換、および所要出力位相に
位相変換した第一および第二の読み出しデータ信号を作
り、多重化用選択回路３に出力する。多重化用選択回路
３では第一および第二の読み出しデータ信号を多重化
し、出力多重化信号ｆとして出力する。また位相制御回
路４では、第一回線からの入力の第一のデータ信号の位
相情報ｃと第二回線からの入力の第二のデータ信号の位
相情報ｄと所要の出力多重化信号の位相情報ｅにより、
第一および第二の遅延挿脱用可変遅延回路１−１、１−
２の遅延量を制御するための第一および第二の遅延両制
御信号ｇ、ｈを作ると共に、第一および第二の速度変換
用エラスティクストアメモリ２−１、２−２の書き込み
位相および読み出し位相を制御する第一および第二のメ
モリ書き込みパルスｉ、ｊと第一および第二のメモリ読
み出しパルスｋ、ｌを作る。
はそれぞれ第一および第二の遅延挿脱用可変遅延回路１
−１、１−２に入力される。第一および第二の遅延挿脱
用可変遅延回路１−１、１−２では、位相制御回路４か
らの第一および第二の遅延両制御信号ｇ、ｈにより第一
のデータ信号ａの位相と第二のデータ信号ｂを遅延させ
て、両信号が位相が一致するとともに、第一および第二
の速度変換用エラスティクストアメモリ２−１、２−２
の各々内での書き込みと読み出しの衝突が起こらない様
な位相に第一のデータ信号ａと第二のデータ信号ｂを遅
延させた第一および第二の遅延データ信号を作る。これ
ら第一および第二の遅延データ信号を第一および第二の
速度変換用エラスティクストアメモリ２−１、２−２
に、位相制御回路４からの第一および第二のメモリ書き
込みパルスｉ、ｊにより、それぞれ書き込み第一および
第二の格納データ信号として格納する。第一および第二
の速度変換用エラスティクストアメモリ２−１、２−２
では、これらの第一および第二の格納データを、位相制
御回路４からの第一および第二のメモリ読み出しパルス
ｋ、ｌにより、２倍の速度で読み出して、第一および第
二の遅延データ信号を速度変換、および所要出力位相に
位相変換した第一および第二の読み出しデータ信号を作
り、多重化用選択回路３に出力する。多重化用選択回路
３では第一および第二の読み出しデータ信号を多重化
し、出力多重化信号ｆとして出力する。また位相制御回
路４では、第一回線からの入力の第一のデータ信号の位
相情報ｃと第二回線からの入力の第二のデータ信号の位
相情報ｄと所要の出力多重化信号の位相情報ｅにより、
第一および第二の遅延挿脱用可変遅延回路１−１、１−
２の遅延量を制御するための第一および第二の遅延両制
御信号ｇ、ｈを作ると共に、第一および第二の速度変換
用エラスティクストアメモリ２−１、２−２の書き込み
位相および読み出し位相を制御する第一および第二のメ
モリ書き込みパルスｉ、ｊと第一および第二のメモリ読
み出しパルスｋ、ｌを作る。
【００１０】
【発明の効果】以上説明したように本発明は、２つの回
線から受信した第一および第二のデータ信号の位相情報
と出力多重化信号の位相情報に基いて、２回線間の遅延
調整と、その後の速度位相変換とを行う構成としたの
で、受信した第一のデータ信号と第二のデータ信号の位
相差に制限なく多重化を可能とするという効果を有す
る。
線から受信した第一および第二のデータ信号の位相情報
と出力多重化信号の位相情報に基いて、２回線間の遅延
調整と、その後の速度位相変換とを行う構成としたの
で、受信した第一のデータ信号と第二のデータ信号の位
相差に制限なく多重化を可能とするという効果を有す
る。
【図１】本発明の回線多重化回路の一実施例のブロック
図。
図。
【図２】従来の多重化回路のブロック図。
１−１ 第一の遅延挿脱用可変遅延回路 １−２ 第二の遅延挿脱用可変遅延回路 ２−１ 第一の速度位相変換用エラスティクストアメ
モリ ２−２ 第二の速度位相変換用エラスティクストアメ
モリ ３ 多重化用選択回路 ４ 位相制御回路 ５ 遅延挿脱用遅延回路 ６ 遅延挿脱切替選択回路 ７ 位相変換用エラスティクストアメモリ ８ 遅延挿脱制御回路 ａ 第一のデータ信号 ｂ 第二のデータ信号 ｃ 第一のデータ信号の位相情報信号 ｄ 第二のデータ信号の位相情報信号 ｅ 出力多重化信号の位相情報信号 ｆ 出力多重化信号 ｇ 第一の遅延量制御信号 ｈ 第二の遅延量制御信号 ｉ 第一のメモリ書き込みパルス ｊ 第二のメモリ書き込みパルス ｋ 第一のメモリ読み出しパルス ｌ 第二のメモリ読み出しパルス ｍ 遅延挿脱切替制御信号
モリ ２−２ 第二の速度位相変換用エラスティクストアメ
モリ ３ 多重化用選択回路 ４ 位相制御回路 ５ 遅延挿脱用遅延回路 ６ 遅延挿脱切替選択回路 ７ 位相変換用エラスティクストアメモリ ８ 遅延挿脱制御回路 ａ 第一のデータ信号 ｂ 第二のデータ信号 ｃ 第一のデータ信号の位相情報信号 ｄ 第二のデータ信号の位相情報信号 ｅ 出力多重化信号の位相情報信号 ｆ 出力多重化信号 ｇ 第一の遅延量制御信号 ｈ 第二の遅延量制御信号 ｉ 第一のメモリ書き込みパルス ｊ 第二のメモリ書き込みパルス ｋ 第一のメモリ読み出しパルス ｌ 第二のメモリ読み出しパルス ｍ 遅延挿脱切替制御信号
Claims (2)
- 【請求項１】 ２つの回線を介して一定の速度でそれぞ
れ伝送されて来る第一および第二のデータ信号を多重化
して２倍の速度の多重化信号を得るための回線多重化方
法において、 前記２つの回線からの第一および第二のデータ信号にそ
れぞれ遅延および遅延挿脱を施して位相の一致した第一
および第二の遅延データ信号を作り、 該第一および第二の遅延データ信号を第一および第二の
メモリにそれぞれ第一および第二の格納データ信号とし
て一定の書き込み位相をもって書き込み、 該第一および第二のメモリから前記第一および第二の格
納データ信号を前記２倍の速度でかつ前記書き込み位相
と衝突の生じない読み出し位相をもって、第一および第
二の読み出しデータ信号として読み出し、 該第一および第二の読み出しデータ信号を多重して前記
多重化信号を作ることを特徴とする回線多重化方法。 - 【請求項２】 ２つの回線を介して一定の速度でそれぞ
れ伝送されて来る第一および第二のデータ信号を多重化
して２倍の速度の多重化信号を得るための回線多重化回
路において、 各回線からの前記第一および第二のデータ信号をそれぞ
れ入力とし、それぞれに遅延および遅延挿脱を施して位
相の一致した第一および第二の遅延データ信号を作る第
一および第二の遅延挿脱用可変遅延回路と、 第一および第二の遅延データ信号をそれぞれ第一および
第二の格納データ信号として一定の書き込み位相をもっ
て書き込み、該第一および第二の格納データ信号を前記
２倍の速度でかつ前記書き込み位相と衝突の生じない読
み出し位相をもって、第一および第二の読み出しデータ
信号として読み出しを行う第一および第二の速度変換用
エラスティクストアメモリと、 該第一および第二の読み出しデータ信号を多重して前記
多重化信号を出力する多重化用選択回路と、 前記第一および第二のデータ信号の各位相情報と、前記
出力多重化信号の位相情報により、前記第一および第二
の遅延挿脱用可変遅延回路の遅延量の調整および遅延挿
脱と、前記第一および第二の速度変換用エラスティクス
トアメモリの書き込み位相および読み出し位相とを制御
するための位相制御回路とを備えることを特徴とする回
線多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30012893A JPH07154355A (ja) | 1993-11-30 | 1993-11-30 | 回線多重化方法および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30012893A JPH07154355A (ja) | 1993-11-30 | 1993-11-30 | 回線多重化方法および回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154355A true JPH07154355A (ja) | 1995-06-16 |
Family
ID=17881073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30012893A Pending JPH07154355A (ja) | 1993-11-30 | 1993-11-30 | 回線多重化方法および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154355A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133736A (ja) * | 1984-12-03 | 1986-06-21 | Nippon Hoso Kyokai <Nhk> | 時分割多重伝送装置および方法 |
| JPH02141140A (ja) * | 1988-11-22 | 1990-05-30 | Nec Corp | フレーム多重変換回路 |
| JPH04242336A (ja) * | 1991-01-17 | 1992-08-31 | Fujitsu Ltd | データ多重伝送装置 |
| JPH0563673A (ja) * | 1991-06-21 | 1993-03-12 | Nec Corp | 時分割多重回路 |
| JPH05252130A (ja) * | 1992-03-05 | 1993-09-28 | Nec Corp | 信号分岐多重回路 |
-
1993
- 1993-11-30 JP JP30012893A patent/JPH07154355A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133736A (ja) * | 1984-12-03 | 1986-06-21 | Nippon Hoso Kyokai <Nhk> | 時分割多重伝送装置および方法 |
| JPH02141140A (ja) * | 1988-11-22 | 1990-05-30 | Nec Corp | フレーム多重変換回路 |
| JPH04242336A (ja) * | 1991-01-17 | 1992-08-31 | Fujitsu Ltd | データ多重伝送装置 |
| JPH0563673A (ja) * | 1991-06-21 | 1993-03-12 | Nec Corp | 時分割多重回路 |
| JPH05252130A (ja) * | 1992-03-05 | 1993-09-28 | Nec Corp | 信号分岐多重回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981118 |