JPH088723A - 電流切り替え型論理回路 - Google Patents
電流切り替え型論理回路Info
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- JPH088723A JPH088723A JP13766094A JP13766094A JPH088723A JP H088723 A JPH088723 A JP H088723A JP 13766094 A JP13766094 A JP 13766094A JP 13766094 A JP13766094 A JP 13766094A JP H088723 A JPH088723 A JP H088723A
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- logic circuit
- transistors
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Abstract
(57)【要約】
【目的】 動作時には従来回路と同程度の速度と安定性
を確保し、スタンバイ動作状態では消費電力の削減が可
能な電流切り替え型論理回路を実現する。 【構成】 従来の電流切り替え型論理回路のトランジス
タＱ１のコレクタにダイオードＤ１と負荷抵抗Ｐ３の直
列回路を接続し、トランジスタＱ２のコレクタにダイオ
ードＤ２と負荷抵抗Ｐ４の直列回路を接続し、各直列回
路の他端に共通の電源ＶDD２を接続する。さらに、トラ
ンジスタＱ１，Ｑ２の各エミッタに外部制御によってオ
ンオフする共通の定電流源Ｃ１を接続する。
を確保し、スタンバイ動作状態では消費電力の削減が可
能な電流切り替え型論理回路を実現する。 【構成】 従来の電流切り替え型論理回路のトランジス
タＱ１のコレクタにダイオードＤ１と負荷抵抗Ｐ３の直
列回路を接続し、トランジスタＱ２のコレクタにダイオ
ードＤ２と負荷抵抗Ｐ４の直列回路を接続し、各直列回
路の他端に共通の電源ＶDD２を接続する。さらに、トラ
ンジスタＱ１，Ｑ２の各エミッタに外部制御によってオ
ンオフする共通の定電流源Ｃ１を接続する。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作する大規模集
積回路（ＬＳＩ）に用いる電流切り替え型論理回路に関
する。
積回路（ＬＳＩ）に用いる電流切り替え型論理回路に関
する。
【０００２】
【従来の技術】図６は、従来の電流切り替え型論理回路
の代表的構成を示す。図において、従来回路は、トラン
ジスタＱ１，Ｑ２と、負荷抵抗Ｐ１，Ｐ２と、定電流源
Ｊ１とにより構成される。トランジスタＱ１，Ｑ２の各
コレクタは、それぞれ負荷抵抗Ｐ１，Ｐ２を介して共通
の電源ＶDD１に接続される。トランジスタＱ１，Ｑ２の
各エミッタは、共通の定電流源Ｊ１を介して電源ＶSS１
に接続される。入力端子ＩＴ，ＩＣはそれぞれトランジ
スタＱ１，Ｑ２のベースに接続され、出力端子Ｏはトラ
ンジスタＱ１のコレクタに接続される。
の代表的構成を示す。図において、従来回路は、トラン
ジスタＱ１，Ｑ２と、負荷抵抗Ｐ１，Ｐ２と、定電流源
Ｊ１とにより構成される。トランジスタＱ１，Ｑ２の各
コレクタは、それぞれ負荷抵抗Ｐ１，Ｐ２を介して共通
の電源ＶDD１に接続される。トランジスタＱ１，Ｑ２の
各エミッタは、共通の定電流源Ｊ１を介して電源ＶSS１
に接続される。入力端子ＩＴ，ＩＣはそれぞれトランジ
スタＱ１，Ｑ２のベースに接続され、出力端子Ｏはトラ
ンジスタＱ１のコレクタに接続される。
【０００３】本回路の基本動作について図７を参照して
説明する。入力端子ＩＴ，ＩＣは差動入力端子であり、
それぞれ正相データ信号ＤＴ，逆相データ信号ＤＣが入
力される。電源ＶDD１を接地とし（ 0.0Ｖ）、負荷抵抗
Ｐ１，Ｐ２の抵抗値を共にＲとし、定電流源Ｊ１の定電
流値をＩとする。正相データ信号ＤＴがハイレベルのと
き、トランジスタＱ１がオンし、トランジスタＱ２がオ
フするので、トランジスタＱ１にのみ電流Ｉが流れ、出
力端子ＯにはローレベルＶＯＬが出力される。すなわ
ち、本回路はインバータとして機能する。
説明する。入力端子ＩＴ，ＩＣは差動入力端子であり、
それぞれ正相データ信号ＤＴ，逆相データ信号ＤＣが入
力される。電源ＶDD１を接地とし（ 0.0Ｖ）、負荷抵抗
Ｐ１，Ｐ２の抵抗値を共にＲとし、定電流源Ｊ１の定電
流値をＩとする。正相データ信号ＤＴがハイレベルのと
き、トランジスタＱ１がオンし、トランジスタＱ２がオ
フするので、トランジスタＱ１にのみ電流Ｉが流れ、出
力端子ＯにはローレベルＶＯＬが出力される。すなわ
ち、本回路はインバータとして機能する。
【０００４】ここで、本回路を高速かつ安定に動作させ
るためには、負荷抵抗Ｐ１，Ｐ２の抵抗値Ｒを１ｋΩ程
度にし、論理振幅ＶＬ（＝Ｉ・Ｒ）を 0.4Ｖ程度確保す
る必要がある。したがって、定電流源Ｊ１の定電流値Ｉ
は 0.4ｍＡ以上に設定する必要がある。この回路を基本
回路として1000個以上の電流源をもつＬＳＩを電源電圧
−4.5 Ｖで動作させると、消費電力は 1.8Ｗ以上とな
る。
るためには、負荷抵抗Ｐ１，Ｐ２の抵抗値Ｒを１ｋΩ程
度にし、論理振幅ＶＬ（＝Ｉ・Ｒ）を 0.4Ｖ程度確保す
る必要がある。したがって、定電流源Ｊ１の定電流値Ｉ
は 0.4ｍＡ以上に設定する必要がある。この回路を基本
回路として1000個以上の電流源をもつＬＳＩを電源電圧
−4.5 Ｖで動作させると、消費電力は 1.8Ｗ以上とな
る。
【０００５】
【発明が解決しようとする課題】ところで、本ＬＳＩを
組み込んだシステムを動作させるとき、状態が変化しな
い回路ブロックが存在したり、本ＬＳＩ全体が同一状態
を保持する動作（以下「スタンバイ動作」という。）が
あり得る。しかし、従来の回路構成では、このような場
合でも一定の電力を絶えず消費し、システム全体の消費
電力の削減を困難にしていた。
組み込んだシステムを動作させるとき、状態が変化しな
い回路ブロックが存在したり、本ＬＳＩ全体が同一状態
を保持する動作（以下「スタンバイ動作」という。）が
あり得る。しかし、従来の回路構成では、このような場
合でも一定の電力を絶えず消費し、システム全体の消費
電力の削減を困難にしていた。
【０００６】本発明は、動作時には従来回路と同程度の
速度と安定性を確保し、スタンバイ動作状態では消費電
力の削減が可能な電流切り替え型論理回路を提供するこ
とを目的とする。
速度と安定性を確保し、スタンバイ動作状態では消費電
力の削減が可能な電流切り替え型論理回路を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明は、従来の電流切
り替え型論理回路のトランジスタＱ１のコレクタにダイ
オードＤ１と負荷抵抗Ｐ３の直列回路を接続し、トラン
ジスタＱ２のコレクタにダイオードＤ２と負荷抵抗Ｐ４
の直列回路を接続し、各直列回路の他端に共通の電源Ｖ
DD２を接続する。さらに、トランジスタＱ１，Ｑ２の各
エミッタに外部制御によってオンオフする共通の定電流
源Ｃ１を接続する。
り替え型論理回路のトランジスタＱ１のコレクタにダイ
オードＤ１と負荷抵抗Ｐ３の直列回路を接続し、トラン
ジスタＱ２のコレクタにダイオードＤ２と負荷抵抗Ｐ４
の直列回路を接続し、各直列回路の他端に共通の電源Ｖ
DD２を接続する。さらに、トランジスタＱ１，Ｑ２の各
エミッタに外部制御によってオンオフする共通の定電流
源Ｃ１を接続する。
【０００８】また、電源ＶDD１と負荷抵抗Ｐ１，Ｐ２と
の間に、ダイオードＤ１，Ｄ２のオン電圧相当の電圧降
下を発生させる抵抗値を有する負荷抵抗Ｐ５を接続して
もよい。
の間に、ダイオードＤ１，Ｄ２のオン電圧相当の電圧降
下を発生させる抵抗値を有する負荷抵抗Ｐ５を接続して
もよい。
【０００９】また、トランジスタＱ１，Ｑ２の各コレク
タに、それぞれ１または複数のトランジスタが直列に挿
入してもよい。
タに、それぞれ１または複数のトランジスタが直列に挿
入してもよい。
【００１０】
【作用】通常動作時には、定電流源Ｃ１をオンにしてダ
イオードＤ１，Ｄ２をオンにすることにより、所定の論
理振幅が確保できる。なお、従来回路と同程度の電流が
流れるので高速動作にも対応できる。
イオードＤ１，Ｄ２をオンにすることにより、所定の論
理振幅が確保できる。なお、従来回路と同程度の電流が
流れるので高速動作にも対応できる。
【００１１】一方、スタンバイ時には、定電流源Ｃ１を
オフにしてダイオードＤ１，Ｄ２をオフにし、負荷抵抗
Ｐ１によって所定の論理振幅を確保する。ここで、負荷
抵抗Ｐ１の抵抗値を従来回路より高く設定することによ
り、スタンバイ時の消費電力の削減が可能となる。
オフにしてダイオードＤ１，Ｄ２をオフにし、負荷抵抗
Ｐ１によって所定の論理振幅を確保する。ここで、負荷
抵抗Ｐ１の抵抗値を従来回路より高く設定することによ
り、スタンバイ時の消費電力の削減が可能となる。
【００１２】
【実施例】図１は、本発明の電流切り替え型論理回路の
第１実施例の構成を示す。図において、本実施例回路
は、トランジスタＱ１，Ｑ２と、負荷抵抗Ｐ１，Ｐ２，
Ｐ３，Ｐ４と、ダイオードＤ１，Ｄ２と、定電流源Ｊ１
と、電流調整端子ＶＡ付きの定電流源Ｃ１とにより構成
される。トランジスタＱ１，Ｑ２の各コレクタは、それ
ぞれ負荷抵抗Ｐ１，Ｐ２を介して共通の電源ＶDD１に接
続される。さらに、トランジスタＱ１のコレクタにダイ
オードＤ１と負荷抵抗Ｐ３の直列回路が接続され、トラ
ンジスタＱ２のコレクタにダイオードＤ２と負荷抵抗Ｐ
４の直列回路が接続され、各直列回路の他端に共通の電
源ＶDD２が接続される。また、トランジスタＱ１，Ｑ２
の各エミッタは、共通の定電流源Ｊ１を介して電源ＶSS
１に接続されるとともに、電流調整端子ＶＡを有する共
通の定電流源Ｃ１を介して電源ＶSS２に接続される。入
力端子ＩＴ，ＩＣはそれぞれトランジスタＱ１，Ｑ２の
各ベースに接続され、出力端子ＯはトランジスタＱ１の
コレクタに接続される。
第１実施例の構成を示す。図において、本実施例回路
は、トランジスタＱ１，Ｑ２と、負荷抵抗Ｐ１，Ｐ２，
Ｐ３，Ｐ４と、ダイオードＤ１，Ｄ２と、定電流源Ｊ１
と、電流調整端子ＶＡ付きの定電流源Ｃ１とにより構成
される。トランジスタＱ１，Ｑ２の各コレクタは、それ
ぞれ負荷抵抗Ｐ１，Ｐ２を介して共通の電源ＶDD１に接
続される。さらに、トランジスタＱ１のコレクタにダイ
オードＤ１と負荷抵抗Ｐ３の直列回路が接続され、トラ
ンジスタＱ２のコレクタにダイオードＤ２と負荷抵抗Ｐ
４の直列回路が接続され、各直列回路の他端に共通の電
源ＶDD２が接続される。また、トランジスタＱ１，Ｑ２
の各エミッタは、共通の定電流源Ｊ１を介して電源ＶSS
１に接続されるとともに、電流調整端子ＶＡを有する共
通の定電流源Ｃ１を介して電源ＶSS２に接続される。入
力端子ＩＴ，ＩＣはそれぞれトランジスタＱ１，Ｑ２の
各ベースに接続され、出力端子ＯはトランジスタＱ１の
コレクタに接続される。
【００１３】本実施例回路の基本動作について、図２お
よび図３を参照して説明する。図２(1) はスタンバイ時
の出力レベル例を示し、図２(2) は通常動作時の出力レ
ベル例を示す。図３は負荷抵抗Ｐ１（Ｐ２）の電流−電
圧特性と、ダイオードＤ１（Ｄ２）と負荷抵抗Ｐ３（Ｐ
４）の直列回路の電流−電圧特性を示す。
よび図３を参照して説明する。図２(1) はスタンバイ時
の出力レベル例を示し、図２(2) は通常動作時の出力レ
ベル例を示す。図３は負荷抵抗Ｐ１（Ｐ２）の電流−電
圧特性と、ダイオードＤ１（Ｄ２）と負荷抵抗Ｐ３（Ｐ
４）の直列回路の電流−電圧特性を示す。
【００１４】入力端子ＩＴには正相データ信号ＤＴが入
力され、入力端子ＩＣには逆相データ信号ＤＣが入力さ
れる。電源ＶDD１および電源ＶDD２を接地とし（ 0.0
Ｖ）、負荷抵抗Ｐ１，Ｐ２の抵抗値を共にＲＳとし、負
荷抵抗Ｐ３，Ｐ４の抵抗値を共にＲＮとし、定電流源Ｊ
１の定電流値をＩＳとし、定電流源Ｃ１の定電流値をＩ
Ｎ・ＤＡとする。ここで、ＤＡは０または１であり、電
流調整端子ＶＡから入力される。
力され、入力端子ＩＣには逆相データ信号ＤＣが入力さ
れる。電源ＶDD１および電源ＶDD２を接地とし（ 0.0
Ｖ）、負荷抵抗Ｐ１，Ｐ２の抵抗値を共にＲＳとし、負
荷抵抗Ｐ３，Ｐ４の抵抗値を共にＲＮとし、定電流源Ｊ
１の定電流値をＩＳとし、定電流源Ｃ１の定電流値をＩ
Ｎ・ＤＡとする。ここで、ＤＡは０または１であり、電
流調整端子ＶＡから入力される。
【００１５】まず、スタンバイ時の動作について説明す
る。電流調整端子ＶＡからＤＡ＝０を供給して定電流源
Ｃ１をオフにする。スタンバイ時の論理振幅ＶＬＳ（＝
ＩＳ・ＲＳ＝ 0.4Ｖ）はダイオードＤ１，Ｄ２のオン電
圧ＶＤ（〜 1.0Ｖ）より小さく設計する。すなわち、ス
タンバイ時にはダイオードＤ１，Ｄ２をオフにする。定
電流源Ｊ１の定電流値ＩＳは0.04ｍＡとし、負荷抵抗Ｐ
１，Ｐ２の抵抗値ＲＳは10ｋΩとする。このとき、出力
端子Ｏに取り出されるハイレベル（ＶＯＨＳ）はＶDD１
（＝ 0.0Ｖ）となり、ローレベル（ＶＯＬＳ）はＶDD１
−ＶＬＳ（＝−0.4 Ｖ）となる。これにより、本実施例
回路の論理振幅ＶＬＳは 0.4Ｖを確保でき、固定信号が
入力されている限り安定に動作する。本実施例では、定
電流源Ｊ１の定電流値ＩＳを従来回路の１／10に設計し
ており、スタンバイ時の消費電力は従来回路の１／10と
なる。
る。電流調整端子ＶＡからＤＡ＝０を供給して定電流源
Ｃ１をオフにする。スタンバイ時の論理振幅ＶＬＳ（＝
ＩＳ・ＲＳ＝ 0.4Ｖ）はダイオードＤ１，Ｄ２のオン電
圧ＶＤ（〜 1.0Ｖ）より小さく設計する。すなわち、ス
タンバイ時にはダイオードＤ１，Ｄ２をオフにする。定
電流源Ｊ１の定電流値ＩＳは0.04ｍＡとし、負荷抵抗Ｐ
１，Ｐ２の抵抗値ＲＳは10ｋΩとする。このとき、出力
端子Ｏに取り出されるハイレベル（ＶＯＨＳ）はＶDD１
（＝ 0.0Ｖ）となり、ローレベル（ＶＯＬＳ）はＶDD１
−ＶＬＳ（＝−0.4 Ｖ）となる。これにより、本実施例
回路の論理振幅ＶＬＳは 0.4Ｖを確保でき、固定信号が
入力されている限り安定に動作する。本実施例では、定
電流源Ｊ１の定電流値ＩＳを従来回路の１／10に設計し
ており、スタンバイ時の消費電力は従来回路の１／10と
なる。
【００１６】次に、通常時の動作について説明する。電
流調整端子ＶＡからＤＡ＝１を供給して定電流源Ｃ１を
オンにする。定電流源Ｃ１の定電流値ＩＮは0.36ｍＡ
（ＩＳ＋ＩＮ＝ 0.4ｍＡ）とし、負荷抵抗Ｐ３，Ｐ４の
抵抗値ＲＮは１ｋΩとし、ダイオードＤ１，Ｄ２のオン
抵抗は零とする。トランジスタＱ１またはＱ２がオンに
なるので、ダイオードＤ１またはＤ２のカソードはＶDD
２−ＶＤの電位を保つ。このとき、出力端子Ｏに取り出
されるハイレベル（ＶＯＨＮ）はＶDD２−ＶＤ（＝−1.
0 Ｖ）となり、ローレベル（ＶＯＬＮ）はＶDD２−ＶＤ
−ＶＬＮ（＝−1.4 Ｖ）となる。論理振幅ＶＬＮ（＝Ｒ
Ｎ・（ＩＳ＋ＩＮ））は 0.4Ｖであり、かつトランジス
タＱ１またはＱ２のコレクタには 0.4ｍＡの電流が流れ
るので、高速動作および安定動作が確保できる。
流調整端子ＶＡからＤＡ＝１を供給して定電流源Ｃ１を
オンにする。定電流源Ｃ１の定電流値ＩＮは0.36ｍＡ
（ＩＳ＋ＩＮ＝ 0.4ｍＡ）とし、負荷抵抗Ｐ３，Ｐ４の
抵抗値ＲＮは１ｋΩとし、ダイオードＤ１，Ｄ２のオン
抵抗は零とする。トランジスタＱ１またはＱ２がオンに
なるので、ダイオードＤ１またはＤ２のカソードはＶDD
２−ＶＤの電位を保つ。このとき、出力端子Ｏに取り出
されるハイレベル（ＶＯＨＮ）はＶDD２−ＶＤ（＝−1.
0 Ｖ）となり、ローレベル（ＶＯＬＮ）はＶDD２−ＶＤ
−ＶＬＮ（＝−1.4 Ｖ）となる。論理振幅ＶＬＮ（＝Ｒ
Ｎ・（ＩＳ＋ＩＮ））は 0.4Ｖであり、かつトランジス
タＱ１またはＱ２のコレクタには 0.4ｍＡの電流が流れ
るので、高速動作および安定動作が確保できる。
【００１７】図４は、本発明の電流切り替え型論理回路
の第２実施例の構成を示す。図において、本実施例回路
は第１実施例の構成において、電源ＶDD１と負荷抵抗Ｐ
１，Ｐ２との間に負荷抵抗Ｐ５を挿入した構成である。
その他は第１実施例と同様であり、対応するものに同一
符号を付す。
の第２実施例の構成を示す。図において、本実施例回路
は第１実施例の構成において、電源ＶDD１と負荷抵抗Ｐ
１，Ｐ２との間に負荷抵抗Ｐ５を挿入した構成である。
その他は第１実施例と同様であり、対応するものに同一
符号を付す。
【００１８】本回路の基本動作について説明する。信
号、電源、負荷の構成は第１実施例と同じとする。通常
時の動作は負荷抵抗Ｐ５の影響はなく、第１実施例と同
様の動作となる。以下、スタンバイ時の動作について説
明する。
号、電源、負荷の構成は第１実施例と同じとする。通常
時の動作は負荷抵抗Ｐ５の影響はなく、第１実施例と同
様の動作となる。以下、スタンバイ時の動作について説
明する。
【００１９】負荷抵抗Ｐ５の抵抗値Ｒ５をＶＤ／ＩＳと
し、ＶDD１＝ＶDD２とする。トランジスタＱ１またはＱ
２はオンになるので、負荷抵抗Ｐ５でＶＤの電圧降下が
発生する。したがって、出力端子Ｏに取り出されるハイ
レベル（ＶＯＨＳ）はＶDD１−ＶＤとなり、ローレベル
（ＶＯＬＳ）はＶDD１−ＶＤ−ＶＬＳとなり、ハイレベ
ルおよびローレベルが通常動作時と一致する。このハイ
レベルおよびローレベルがスタンバイ時および通常動作
時で同一であれば、余分な充放電がなくなり、より高速
動作に適するものになる。
し、ＶDD１＝ＶDD２とする。トランジスタＱ１またはＱ
２はオンになるので、負荷抵抗Ｐ５でＶＤの電圧降下が
発生する。したがって、出力端子Ｏに取り出されるハイ
レベル（ＶＯＨＳ）はＶDD１−ＶＤとなり、ローレベル
（ＶＯＬＳ）はＶDD１−ＶＤ−ＶＬＳとなり、ハイレベ
ルおよびローレベルが通常動作時と一致する。このハイ
レベルおよびローレベルがスタンバイ時および通常動作
時で同一であれば、余分な充放電がなくなり、より高速
動作に適するものになる。
【００２０】図５は、本発明の電流切り替え型論理回路
の第３実施例の構成を示す。図において、本実施例回路
は第１実施例の構成において、トランジスタＱ１のコレ
クタに１または複数のトランジスタ群Ｔ１を直列に挿入
し、トランジスタＱ２のコレクタに１または複数のトラ
ンジスタ群Ｔ２を直列に挿入する。その他は第１実施例
と同様であり、対応するものに同一符号で付す。なお、
本実施例の構成は、第２実施例にも適用できる。
の第３実施例の構成を示す。図において、本実施例回路
は第１実施例の構成において、トランジスタＱ１のコレ
クタに１または複数のトランジスタ群Ｔ１を直列に挿入
し、トランジスタＱ２のコレクタに１または複数のトラ
ンジスタ群Ｔ２を直列に挿入する。その他は第１実施例
と同様であり、対応するものに同一符号で付す。なお、
本実施例の構成は、第２実施例にも適用できる。
【００２１】本実施例回路では、電源ＶSS１，ＶSS２を
調整し、トランジスタ群Ｔ１，Ｔ２のベースに、トラン
ジスタＱ１，Ｑ２がそれぞれオン状態のときに各トラン
ジスタがオンになる信号を供給する。これにより、トラ
ンジスタＱ１，Ｑ２の入力データ信号によるオンオフ
で、負荷抵抗Ｐ１〜Ｐ５およびダイオードＤ１，Ｄ２に
電流が流れるか否かによる論理動作が実現する。したが
って、通常時の動作およびスタンバイ時の動作は第１実
施例および第２実施例と同様である。
調整し、トランジスタ群Ｔ１，Ｔ２のベースに、トラン
ジスタＱ１，Ｑ２がそれぞれオン状態のときに各トラン
ジスタがオンになる信号を供給する。これにより、トラ
ンジスタＱ１，Ｑ２の入力データ信号によるオンオフ
で、負荷抵抗Ｐ１〜Ｐ５およびダイオードＤ１，Ｄ２に
電流が流れるか否かによる論理動作が実現する。したが
って、通常時の動作およびスタンバイ時の動作は第１実
施例および第２実施例と同様である。
【００２２】なお、第１実施例〜第３実施例において、
ダイオードＤ１，Ｄ２と負荷抵抗Ｐ３，Ｐ４はそれぞれ
直列回路を構成すればよいので、ダイオードと負荷抵抗
の接続を反対にしてもよい。
ダイオードＤ１，Ｄ２と負荷抵抗Ｐ３，Ｐ４はそれぞれ
直列回路を構成すればよいので、ダイオードと負荷抵抗
の接続を反対にしてもよい。
【００２３】また、第１実施例〜第３実施例のトランジ
スタＱ１，Ｑ２は、バイポーラトランジスタとして説明
したが、電界効果トランジスタを用いても同様に機能さ
せることができる。その場合には、コレクタをドレイン
に、ベースをゲートに、エミッタをソースに対応させ
る。
スタＱ１，Ｑ２は、バイポーラトランジスタとして説明
したが、電界効果トランジスタを用いても同様に機能さ
せることができる。その場合には、コレクタをドレイン
に、ベースをゲートに、エミッタをソースに対応させ
る。
【００２４】
【発明の効果】以上説明したように、本発明の電流切り
替え型論理回路は、動作時には従来回路と同程度の電流
が流れるので高速動作にも対応できる。
替え型論理回路は、動作時には従来回路と同程度の電流
が流れるので高速動作にも対応できる。
【００２５】一方、同一状態を保持するスタンバイ時に
は、負荷抵抗の抵抗値に応じて消費電力の削減が可能と
なる。なお、動作時とスタンバイ時で定電流源電流が変
化しても論理振幅を一定に保つことができるので、スタ
ンバイ時でもノイズマージンを確保することができる。
は、負荷抵抗の抵抗値に応じて消費電力の削減が可能と
なる。なお、動作時とスタンバイ時で定電流源電流が変
化しても論理振幅を一定に保つことができるので、スタ
ンバイ時でもノイズマージンを確保することができる。
【図１】本発明の電流切り替え型論理回路の第１実施例
の構成を示す回路図。
の構成を示す回路図。
【図２】第１実施例回路の出力レベルの一例を示す図。
【図３】第１実施例回路の各負荷の電流−電圧特性を示
す図。
す図。
【図４】本発明の電流切り替え型論理回路の第２実施例
の構成を示す回路図。
の構成を示す回路図。
【図５】本発明の電流切り替え型論理回路の第３実施例
の構成を示す回路図。
の構成を示す回路図。
【図６】従来の電流切り替え型論理回路の代表的構成を
示す回路図。
示す回路図。
【図７】従来回路の出力レベルの一例を示す図。
Ｑ１，Ｑ２ トランジスタ Ｄ１，Ｄ２ ダイオード Ｐ１〜Ｐ５ 負荷抵抗 Ｊ１，Ｃ１ 定電流源 ＶＡ 電流調整端子 ＶDD１，ＶDD２，ＶSS１，ＶSS２ 電源 ＩＴ，ＩＣ 入力端子 Ｏ 出力端子 Ｔ１，Ｔ２ トランジスタ群
Claims (3)
- 【請求項１】 トランジスタＱ１，Ｑ２の各コレクタに
それぞれ負荷抵抗Ｐ１，Ｐ２を介して共通の電源ＶDD１
が接続され、トランジスタＱ１，Ｑ２の各エミッタに共
通の定電流源Ｊ１が接続され、トランジスタＱ１，Ｑ２
の各ベースにそれぞれ入力端子ＩＴ，ＩＣが接続され、
トランジスタＱ１のコレクタに出力端子Ｏが接続された
電流切り替え型論理回路において、 前記トランジスタＱ１のコレクタにダイオードＤ１と負
荷抵抗Ｐ３の直列回路が接続され、前記トランジスタＱ
２のコレクタにダイオードＤ２と負荷抵抗Ｐ４の直列回
路が接続され、各直列回路の他端に共通の電源ＶDD２が
接続され、前記トランジスタＱ１，Ｑ２の各エミッタに
外部制御によってオンオフする共通の定電流源Ｃ１が接
続されたことを特徴とする電流切り替え型論理回路。 - 【請求項２】 請求項１に記載の電流切り替え型論理回
路において、 電源ＶDD１と負荷抵抗Ｐ１，Ｐ２との間に、ダイオード
Ｄ１，Ｄ２のオン電圧相当の電圧降下を発生させる抵抗
値を有する負荷抵抗Ｐ５が接続されたことを特徴とする
電流切り替え型論理回路。 - 【請求項３】 請求項１または請求項２に記載の電流切
り替え型論理回路において、 トランジスタＱ１，Ｑ２の各コレクタに、それぞれ１ま
たは複数のトランジスタが直列に挿入されたことを特徴
とする電流切り替え型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13766094A JP3237686B2 (ja) | 1994-06-20 | 1994-06-20 | 電流切り替え型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13766094A JP3237686B2 (ja) | 1994-06-20 | 1994-06-20 | 電流切り替え型論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088723A true JPH088723A (ja) | 1996-01-12 |
| JP3237686B2 JP3237686B2 (ja) | 2001-12-10 |
Family
ID=15203845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13766094A Expired - Fee Related JP3237686B2 (ja) | 1994-06-20 | 1994-06-20 | 電流切り替え型論理回路 |
Country Status (1)
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| JP (1) | JP3237686B2 (ja) |
-
1994
- 1994-06-20 JP JP13766094A patent/JP3237686B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3237686B2 (ja) | 2001-12-10 |
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