JPH0887533A - 半導体装置の機能セル配置方法 - Google Patents
半導体装置の機能セル配置方法Info
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- JPH0887533A JPH0887533A JP6221601A JP22160194A JPH0887533A JP H0887533 A JPH0887533 A JP H0887533A JP 6221601 A JP6221601 A JP 6221601A JP 22160194 A JP22160194 A JP 22160194A JP H0887533 A JPH0887533 A JP H0887533A
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Abstract
(57)【要約】
【目的】セルの自動配置システムの個々のシステムの詳
細配置において、個々に付けられたネット数等の条件が
同じ場合のセル配置の入れ替えを回避すること、及びス
タンダードセル方式の自動配置を用いた場合の集積度向
上を目的とする。 【構成】半導体装置の機能セル配置方法のセルマクロ化
は、インスタンス階層名により同一機能セルの繰り返し
階層生成してネットリストの階層分割を行い、次に、分
割階層下でセルの相対位置パラメータによりセルを繰り
返し並べ、位置合わせ用の仮想端子を発生させマクロセ
ルを生成する。さらに、この機能セル配置方法の初期配
置空間生成は、現在のセル行に配置されたセルに対して
最もネット結合が大きいセルを選択し、そのセルと現在
のセル行の空き幅を比較し、セル幅がセル行の空き幅よ
り小さければ、現在のセル行にセル配置し、大きければ
次のセル行にセルを配置する。
細配置において、個々に付けられたネット数等の条件が
同じ場合のセル配置の入れ替えを回避すること、及びス
タンダードセル方式の自動配置を用いた場合の集積度向
上を目的とする。 【構成】半導体装置の機能セル配置方法のセルマクロ化
は、インスタンス階層名により同一機能セルの繰り返し
階層生成してネットリストの階層分割を行い、次に、分
割階層下でセルの相対位置パラメータによりセルを繰り
返し並べ、位置合わせ用の仮想端子を発生させマクロセ
ルを生成する。さらに、この機能セル配置方法の初期配
置空間生成は、現在のセル行に配置されたセルに対して
最もネット結合が大きいセルを選択し、そのセルと現在
のセル行の空き幅を比較し、セル幅がセル行の空き幅よ
り小さければ、現在のセル行にセル配置し、大きければ
次のセル行にセルを配置する。
Description
【０００１】
【産業上の利用分野】本発明は、スタンダードレイアウ
ト方式で設計された機能セルから構成される半導体装置
の機能セル配置方法に関し、特に、互いに密に関係する
複数の機能セルを互いに隣接して配置する半導体装置の
機能セル配置方法に関する。
ト方式で設計された機能セルから構成される半導体装置
の機能セル配置方法に関し、特に、互いに密に関係する
複数の機能セルを互いに隣接して配置する半導体装置の
機能セル配置方法に関する。
【０００２】
【従来の技術】図を参照して、従来のスタンダードセル
（セルベース）方式で設計された半導体装置の自動配置
を説明する。
（セルベース）方式で設計された半導体装置の自動配置
を説明する。
【０００３】図１１を参照すると、通常のスタンダード
セル（セルベース）方式で設計された機能セル１を有す
るの半導体装置１００は、機能セル１が列状に配置され
た論理セル領域４と、これら論理セル領域４の間に設け
られた配線チャネル領域５と、チャネル領域５内を通過
するかまたは論理セル領域４を配線用フィードセル２に
より縦に通過する配線３とを有する。
セル（セルベース）方式で設計された機能セル１を有す
るの半導体装置１００は、機能セル１が列状に配置され
た論理セル領域４と、これら論理セル領域４の間に設け
られた配線チャネル領域５と、チャネル領域５内を通過
するかまたは論理セル領域４を配線用フィードセル２に
より縦に通過する配線３とを有する。
【０００４】この半導体装置１００の配置・配線設計を
行う一般的な自動配置配線ＣＡＤツールの構成を示す図
１２を参照すると、このＣＡＤツールは、回路接続情報
２１およびセルライブラリ２３をもとに、ネットリスト
を展開するネットリスト展開ステップ（Ｓ１３）と、こ
のネットリスト展開ステップ（Ｓ１３）の出力結果とタ
イミング制約情報入力２６により生成された新ネットリ
スト２２に基いて、初期自動配置および配置改良を行っ
てセルを配置するセル配置ステップ（Ｓ２０）と、この
配置結果に基いてセル間を自動配線する自動配線ステッ
プ（Ｓ１４）とタイミング情報２６および遅延ライブラ
リ２５に基いて遅延の検証をする遅延検証ステップ（Ｓ
１５）とから構成される。
行う一般的な自動配置配線ＣＡＤツールの構成を示す図
１２を参照すると、このＣＡＤツールは、回路接続情報
２１およびセルライブラリ２３をもとに、ネットリスト
を展開するネットリスト展開ステップ（Ｓ１３）と、こ
のネットリスト展開ステップ（Ｓ１３）の出力結果とタ
イミング制約情報入力２６により生成された新ネットリ
スト２２に基いて、初期自動配置および配置改良を行っ
てセルを配置するセル配置ステップ（Ｓ２０）と、この
配置結果に基いてセル間を自動配線する自動配線ステッ
プ（Ｓ１４）とタイミング情報２６および遅延ライブラ
リ２５に基いて遅延の検証をする遅延検証ステップ（Ｓ
１５）とから構成される。
【０００５】入力情報である回路接続情報２１は、回路
部品である回路モジュール名、モジュールに関する外部
端子名／型、セル名（個別名）／型と、接続に関するネ
ット名、外部端子やインスタンス端子の並び等を含んだ
ネット情報、セルとセルを結んだネットに付加する相対
的な数値であるネット重み（ネット結合）などを含む。
このセル間を結んだネットに付加されたネット重みは、
そのセル間の結合度を表し、この結合度によってこれら
セルは、近くに配置されたり離れて配置されたりする。
部品である回路モジュール名、モジュールに関する外部
端子名／型、セル名（個別名）／型と、接続に関するネ
ット名、外部端子やインスタンス端子の並び等を含んだ
ネット情報、セルとセルを結んだネットに付加する相対
的な数値であるネット重み（ネット結合）などを含む。
このセル間を結んだネットに付加されたネット重みは、
そのセル間の結合度を表し、この結合度によってこれら
セルは、近くに配置されたり離れて配置されたりする。
【０００６】セルライブラリ２３に含まれるセル情報
は、セル名、セルの形状（大きさ）、端子名、端子位置
（座標）、入出力の端子型、端子層等を有している。
は、セル名、セルの形状（大きさ）、端子名、端子位置
（座標）、入出力の端子型、端子層等を有している。
【０００７】従来の自動配置手法を示す図１３およびセ
ル列長制限値の模式図を示す図７のそれぞれを参照する
と、この自動配置手法は、先ず、１行の長さであるセル
列長（１列に含まれるセル幅の和）に制限値６２を設
け、その制限値６２に揃う（或は収まる）ようにグルー
プ分けをするステップ（Ｓ６１）を有する（図７参
照）。
ル列長制限値の模式図を示す図７のそれぞれを参照する
と、この自動配置手法は、先ず、１行の長さであるセル
列長（１列に含まれるセル幅の和）に制限値６２を設
け、その制限値６２に揃う（或は収まる）ようにグルー
プ分けをするステップ（Ｓ６１）を有する（図７参
照）。
【０００８】次に、セル列間（７１〜７３）に関して
は、セルの順序を接続関係を考慮しながら、セル間（７
１〜７３）の配線数が最小になるようにセル交換、セル
移動を行い、セル列補正をするステップ（Ｓ６２）を有
する。
は、セルの順序を接続関係を考慮しながら、セル間（７
１〜７３）の配線数が最小になるようにセル交換、セル
移動を行い、セル列補正をするステップ（Ｓ６２）を有
する。
【０００９】この従来手法を用いて、図８に示すような
配置を想定して自動配置を行うことができる。
配置を想定して自動配置を行うことができる。
【００１０】
【発明が解決しようとする課題】しかしながら、この従
来の自動配置手法は、第１段階のグループ分けの処理
（Ｓ６２）で、同一列に配列したい各セル幅の和が、セ
ル列長の制限値６２を越えた場合、他のグループに分け
られ、同一列には配置されず、セル列が入れ替わってし
まうという問題が起こる（図９参照）。
来の自動配置手法は、第１段階のグループ分けの処理
（Ｓ６２）で、同一列に配列したい各セル幅の和が、セ
ル列長の制限値６２を越えた場合、他のグループに分け
られ、同一列には配置されず、セル列が入れ替わってし
まうという問題が起こる（図９参照）。
【００１１】また、たとえ同じグループに分けられたと
しても、セル列補正されてしまい、所定通りの順番には
配列されないという問題も起こる（図１０参照）。
しても、セル列補正されてしまい、所定通りの順番には
配列されないという問題も起こる（図１０参照）。
【００１２】さらに、セル列の入れ替え、セル間の順序
の入れ替えが行われた場合、セル行とセル行の間のチャ
ネル領域が広くなったり、配線長が長くなったりすると
いう問題が生じる。
の入れ替えが行われた場合、セル行とセル行の間のチャ
ネル領域が広くなったり、配線長が長くなったりすると
いう問題が生じる。
【００１３】すなわち、従来の自動配置手法は、セル列
長の制限値を設けたセルのグループ分け、およびセル列
補正を行うと、同一機能セルを一つのブロックとしてセ
ルを配置したい場合、セルを想定した位置に配置がされ
ず、容易に交替が起き得るといった問題がある。
長の制限値を設けたセルのグループ分け、およびセル列
補正を行うと、同一機能セルを一つのブロックとしてセ
ルを配置したい場合、セルを想定した位置に配置がされ
ず、容易に交替が起き得るといった問題がある。
【００１４】さらに、セル列の入れ替え、セル間の順序
の入れ替えが行われた場合、セル行とセル行の間のチャ
ネル領域が広くなったり、配線長が長くなったりすると
いう問題も生じていた。
の入れ替えが行われた場合、セル行とセル行の間のチャ
ネル領域が広くなったり、配線長が長くなったりすると
いう問題も生じていた。
【００１５】したがって、本発明の目的は、上記の解決
のために、同一セル列に配置する同一機能セル、又は互
いに密に関係するセルを１つのブロックセルにするセル
マクロ化の手法を備える半導体装置の自動配置手法を提
案することにある。
のために、同一セル列に配置する同一機能セル、又は互
いに密に関係するセルを１つのブロックセルにするセル
マクロ化の手法を備える半導体装置の自動配置手法を提
案することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の機
能セル配置方法は、複数のトランジスタ素子または複数
の受動素子を所定の配線接続をして所望の論理動作をす
る基本セルおよび前記基本セルを複数個含み所望の論理
機能動作をする複数の機能ブロックセルのそれぞれを半
導体基板上の一主表面上に配列して成り、前記基本セル
のうち同一機能を有する機能セルの複数を繰り返して配
列する繰り返し配列部を備える半導体装置の前記機能セ
ルの前記繰り返し配列部への半導体装置の機能セル配置
方法において、前記同一機能を有する機能セルの機能名
ならびに前記機能セルおよび前記基本セルおよび前記機
能ブロックセルのそれぞれの接続関係のそれぞれを含む
ネットリストに前記機能セルおよび前記基本セルおよび
前記機能ブロックセルのグループ分けのためのグループ
名とこのグループでの相対位置順序の２つのパラメータ
を付加し前記グループ名を基に同一グループ名の同一機
能セルを含む分割ネットリストを生成するネットリスト
階層分割ステップと、前記分割ネットリストを前記機能
セルごとにマクロセルを生成するマクロセル生成ステッ
プと、前記マクロセルの仮想端子を生成する仮想端子発
生ステップとを備え、前記ネットリスト階層分割ステッ
プおよび前記マクロ生成ステップおよび前記仮想端子ス
テップを順番に実行するセルマクロ化ステップを有する
構成である。
能セル配置方法は、複数のトランジスタ素子または複数
の受動素子を所定の配線接続をして所望の論理動作をす
る基本セルおよび前記基本セルを複数個含み所望の論理
機能動作をする複数の機能ブロックセルのそれぞれを半
導体基板上の一主表面上に配列して成り、前記基本セル
のうち同一機能を有する機能セルの複数を繰り返して配
列する繰り返し配列部を備える半導体装置の前記機能セ
ルの前記繰り返し配列部への半導体装置の機能セル配置
方法において、前記同一機能を有する機能セルの機能名
ならびに前記機能セルおよび前記基本セルおよび前記機
能ブロックセルのそれぞれの接続関係のそれぞれを含む
ネットリストに前記機能セルおよび前記基本セルおよび
前記機能ブロックセルのグループ分けのためのグループ
名とこのグループでの相対位置順序の２つのパラメータ
を付加し前記グループ名を基に同一グループ名の同一機
能セルを含む分割ネットリストを生成するネットリスト
階層分割ステップと、前記分割ネットリストを前記機能
セルごとにマクロセルを生成するマクロセル生成ステッ
プと、前記マクロセルの仮想端子を生成する仮想端子発
生ステップとを備え、前記ネットリスト階層分割ステッ
プおよび前記マクロ生成ステップおよび前記仮想端子ス
テップを順番に実行するセルマクロ化ステップを有する
構成である。
【００１７】また、本発明の半導体装置の機能セル配置
方法は、前記マクロセルのうち最も結合度が大きいマク
ロセルを選択するマクロセル選択ステップと、前記マク
ロセルを配置したマクロセル領域の巾と前記基本セルの
複数個と配列した基本セル列領域の巾とを比較する巾比
較ステップと、前記巾比較ステップで比較結果に基づい
て前記マクロセルを配置するマクロセル配置ステップと
から成る初期配置空間生成ステップとを有する構成であ
る。
方法は、前記マクロセルのうち最も結合度が大きいマク
ロセルを選択するマクロセル選択ステップと、前記マク
ロセルを配置したマクロセル領域の巾と前記基本セルの
複数個と配列した基本セル列領域の巾とを比較する巾比
較ステップと、前記巾比較ステップで比較結果に基づい
て前記マクロセルを配置するマクロセル配置ステップと
から成る初期配置空間生成ステップとを有する構成であ
る。
【００１８】
【実施例】本発明の一実施例の半導体装置の機能セル配
置方法を図面を参照して説明する。
置方法を図面を参照して説明する。
【００１９】図８に示すように同一機能セルの繰り返し
を一固まりとしたセルを有する半導体装置の配置を行う
ことを考える。図８に付けられたＧ１〜Ｇ４はそれぞれ
各セルＡ、Ｂ、Ｃ、Ｄに付けられたグループ名である。
記号Ａ〜Ｄは同一機能セル、［０］、［１］…は添え字
を表す。
を一固まりとしたセルを有する半導体装置の配置を行う
ことを考える。図８に付けられたＧ１〜Ｇ４はそれぞれ
各セルＡ、Ｂ、Ｃ、Ｄに付けられたグループ名である。
記号Ａ〜Ｄは同一機能セル、［０］、［１］…は添え字
を表す。
【００２０】図１を参照すると、この実施例の半導体装
置の機能セル配置方法は、回路接続情報２１であるネッ
トリストを読み込むステップ（Ｓ１１）と、セルライブ
ラリ２３を読み込むステップ（Ｓ１２）と、これらのス
テップを基にネットリストを展開するステップ（Ｓ１
３）とタイミング制約情報２６を入力して新ネットリス
ト２２を作成する。
置の機能セル配置方法は、回路接続情報２１であるネッ
トリストを読み込むステップ（Ｓ１１）と、セルライブ
ラリ２３を読み込むステップ（Ｓ１２）と、これらのス
テップを基にネットリストを展開するステップ（Ｓ１
３）とタイミング制約情報２６を入力して新ネットリス
ト２２を作成する。
【００２１】次に、この実施例の配置方法は、セルマク
ロ化ステップ（Ｓ１）と、初期配置空間生成ステップ
（Ｓ２）とを有してセルの配置を行う。
ロ化ステップ（Ｓ１）と、初期配置空間生成ステップ
（Ｓ２）とを有してセルの配置を行う。
【００２２】さらに、新ネットリスト２２およびセルの
配置の完了したデータを基に自動配線を行うステップ
（Ｓ１４）と、この配線・配線結果２４に対して遅延ラ
イブラリ２５およびタイミング制約情報２６に基づいて
遅延検証を行うステップ（Ｓ１５）を有する構成であ
る。
配置の完了したデータを基に自動配線を行うステップ
（Ｓ１４）と、この配線・配線結果２４に対して遅延ラ
イブラリ２５およびタイミング制約情報２６に基づいて
遅延検証を行うステップ（Ｓ１５）を有する構成であ
る。
【００２３】また、図２（ａ）を参照すると、本発明の
実施例の機能セル配置方法のセルマイクロ化ステップ
は、新ネットリスト２２を読み込む（Ｓ１０１）。
実施例の機能セル配置方法のセルマイクロ化ステップ
は、新ネットリスト２２を読み込む（Ｓ１０１）。
【００２４】このネットリスト２２の各セルにはグルー
プ分けのためのグループ名とそのグループでの相対位置
の２つのパラメータを予め付加しておく。ここで用いら
れるグループとは、１セル列に対応する。
プ分けのためのグループ名とそのグループでの相対位置
の２つのパラメータを予め付加しておく。ここで用いら
れるグループとは、１セル列に対応する。
【００２５】このネットリスト２２から、各セルのグル
ープ名を基に、同一機能セル、或は関係の密なセルを含
んだ階層を生成するネットリストに分割を行う（Ｓ１０
２およびＳ１０３）。
ープ名を基に、同一機能セル、或は関係の密なセルを含
んだ階層を生成するネットリストに分割を行う（Ｓ１０
２およびＳ１０３）。
【００２６】次に、図４に示す分割された各グループ毎
に、そのグループに含まれる各セルに対し、グループ内
での位置（順序）を示した相対位置パラメータにより、
その順番通りにセル並べて配置する（Ｓ１０５）。この
数個のセルの並びにより生成されたブロックを１つのセ
ルとして生成し、マクロセルの仮想端子を発生し（Ｓ１
０６）、これをマクロセルとする。
に、そのグループに含まれる各セルに対し、グループ内
での位置（順序）を示した相対位置パラメータにより、
その順番通りにセル並べて配置する（Ｓ１０５）。この
数個のセルの並びにより生成されたブロックを１つのセ
ルとして生成し、マクロセルの仮想端子を発生し（Ｓ１
０６）、これをマクロセルとする。
【００２７】最後に、この生成されたマクロセルのネッ
トリストを生成し、そのネットリストを分割して残った
ものと読み込んだネットリストに組み込んだネットリス
トを作成する。
トリストを生成し、そのネットリストを分割して残った
ものと読み込んだネットリストに組み込んだネットリス
トを作成する。
【００２８】図５は、ネットリスト生成を模式的に表し
たものであり、上側の図は、個別セル間の接続情報と各
セルにはグループ名Ｇ１と相対位置を示したＸ、Ｙが付
加された読み込むネットリストの様子を示している。下
側の図は、処理をした後の様子であるが、同一グループ
名で分割され、相対位置Ｙをもとに並べたセル群を含ん
だマクロセルのネットリストを生成し、それを下位層に
もつネットリストが、トップレベルのネットリストであ
る。
たものであり、上側の図は、個別セル間の接続情報と各
セルにはグループ名Ｇ１と相対位置を示したＸ、Ｙが付
加された読み込むネットリストの様子を示している。下
側の図は、処理をした後の様子であるが、同一グループ
名で分割され、相対位置Ｙをもとに並べたセル群を含ん
だマクロセルのネットリストを生成し、それを下位層に
もつネットリストが、トップレベルのネットリストであ
る。
【００２９】このセルマクロ化ステップを適用した半導
体装置のセル配列を示す図３を参照すると、マクロセル
（６ａ〜６ｅ）が配列されている。また、マクロセル６
ｅは電源線８ａおよびグランド線９ａを有しさらに仮想
端子１０を発生させる。
体装置のセル配列を示す図３を参照すると、マクロセル
（６ａ〜６ｅ）が配列されている。また、マクロセル６
ｅは電源線８ａおよびグランド線９ａを有しさらに仮想
端子１０を発生させる。
【００３０】次に、図２（ｂ）を参照すると、本発明の
実施例の機能セル配置方法の初期配置空間生成ステップ
は、前に配置されたマクロセルに対して最もネット結合
が大きいセルの選択をするステップ（Ｓ２０２）と、こ
のマクロセルを配置したマクロ領域巾と基本セル列領域
のセル巾とを比較するステップ（Ｓ２０３）とを有し、
もしマクロ領域巾がセル巾よりも小さいときは今注目し
ているセル列にマクロセルを配置する（Ｓ２０４）かま
たはマクロ領域巾がセル巾よりも大きいときは今注目し
ているセル列の次のセル列にマクロセルを配置する（Ｓ
２０５）。
実施例の機能セル配置方法の初期配置空間生成ステップ
は、前に配置されたマクロセルに対して最もネット結合
が大きいセルの選択をするステップ（Ｓ２０２）と、こ
のマクロセルを配置したマクロ領域巾と基本セル列領域
のセル巾とを比較するステップ（Ｓ２０３）とを有し、
もしマクロ領域巾がセル巾よりも小さいときは今注目し
ているセル列にマクロセルを配置する（Ｓ２０４）かま
たはマクロ領域巾がセル巾よりも大きいときは今注目し
ているセル列の次のセル列にマクロセルを配置する（Ｓ
２０５）。
【００３１】この初期配置空間生成ステップを適用した
半導体装置のセル配列を示す図６を参照すると、まずマ
クロセル６ａが配置される。
半導体装置のセル配列を示す図６を参照すると、まずマ
クロセル６ａが配置される。
【００３２】次に、残りのマクロセルの中からマクロセ
ル６ａに対して最もネット結合の大きいマクロセル６ｂ
を選択する。マクロセル６ｂと最大セル幅、或は指定さ
れたモジュール幅からマクロセル６ａを引いたセル行の
空き幅を比較し、セル行の空き幅よりもマクロセル６ｂ
の幅が広いので次のセル行にマクロセル６ｂを配置す
る。以下同様に、マクロセル６ｂとネット結合の大きい
マクロ６ｃを選択し、セル行の空き幅８ａと幅の比較を
して次のセル行に配置して行く。
ル６ａに対して最もネット結合の大きいマクロセル６ｂ
を選択する。マクロセル６ｂと最大セル幅、或は指定さ
れたモジュール幅からマクロセル６ａを引いたセル行の
空き幅を比較し、セル行の空き幅よりもマクロセル６ｂ
の幅が広いので次のセル行にマクロセル６ｂを配置す
る。以下同様に、マクロセル６ｂとネット結合の大きい
マクロ６ｃを選択し、セル行の空き幅８ａと幅の比較を
して次のセル行に配置して行く。
【００３３】マクロセル６ｇを配置した後、マクロセル
６ｇとネット結合の大きいマクロセル６ｈを選択する。
マクロセル６ｈの幅とマクロセル６ｇを配置した後のセ
ル行の空き幅を比較して、ＲＯＷの空き幅よりもマクロ
セル６ｈの幅が小さい（或は同じ）なので、マクロセル
６ｈをＲＯＷの空き領域に配置する。同様に、マクロセ
ル６ｆの配置位置はセル行の空き領域幅８ｄを比較して
決める。
６ｇとネット結合の大きいマクロセル６ｈを選択する。
マクロセル６ｈの幅とマクロセル６ｇを配置した後のセ
ル行の空き幅を比較して、ＲＯＷの空き幅よりもマクロ
セル６ｈの幅が小さい（或は同じ）なので、マクロセル
６ｈをＲＯＷの空き領域に配置する。同様に、マクロセ
ル６ｆの配置位置はセル行の空き領域幅８ｄを比較して
決める。
【００３４】
【発明の効果】本発明の手法により、従来のデータパス
自動配置において、容易に発生したセルの交替によるチ
ャネル領域の増加、配線長が長くなる問題が解決され、
同一機能セルを想定した位置に配置することが可能とな
る。
自動配置において、容易に発生したセルの交替によるチ
ャネル領域の増加、配線長が長くなる問題が解決され、
同一機能セルを想定した位置に配置することが可能とな
る。
【図１】本発明の一実施例の半導体装置の機能セル配置
方法のフローチャートである。
方法のフローチャートである。
【図２】図１に示す半導体装置の機能セル配置方法の詳
細フローチャートであり、部分図（ａ）はセルマクロ化
ステップの詳細フローチャートを示し、部分図（ｂ）は
初期配置空間生成ステップの詳細フローチャートを示
す。
細フローチャートであり、部分図（ａ）はセルマクロ化
ステップの詳細フローチャートを示し、部分図（ｂ）は
初期配置空間生成ステップの詳細フローチャートを示
す。
【図３】本発明の一実施例のセルマクロ化ステップを適
用した半導体装置の機能セルの配列である。
用した半導体装置の機能セルの配列である。
【図４】本発明の一実施例のセルマクロ化のマクロセル
生成の様子を示す図である。
生成の様子を示す図である。
【図５】本発明の一実施例のマクロ化のマクロセル生成
のネットリストのイメージ図である。
のネットリストのイメージ図である。
【図６】本発明の一実施例の初期配置空間生成ステップ
を適用した半導体装置の機能セルの配列である。
を適用した半導体装置の機能セルの配列である。
【図７】従来技術のセル配置方法のグループ分けの基準
を示す図である。
を示す図である。
【図８】従来技術のセル配置方法の配置想定を示す図で
ある。
ある。
【図９】従来技術のセル配置方法の問題点を示す図であ
る。
る。
【図１０】従来技術のセル配置方法の他の問題点を示す
図である。
図である。
【図１１】スタンダードセル方式で設計された半導体装
置の論理セル配列を示す構成図である。
置の論理セル配列を示す構成図である。
【図１２】従来技術のセル配置方法のフローチャートで
ある。
ある。
【図１３】従来技術のセル配置方法の手法を模式的に表
わした図である。
わした図である。
１ 機能セル ２ フィールドセル ３ 配線 ４ 論理セル領域 ５ チャネル領域 ６，６ａ，６ｂ，６ｃ，６ｅ，６ｆ，６ｇ，６ｈ マ
クロセル ７，７ａ，７ｂ セル外形 ８，８ａ，８ｂ 電源線 ９，９ａ，９ｂ グラウンド線 １０ 仮想端子 １１ 個別セル Ａ，Ｂ，Ｃ，Ｄ 同一機能セル ［０］，［１］，［２］ 添え字
クロセル ７，７ａ，７ｂ セル外形 ８，８ａ，８ｂ 電源線 ９，９ａ，９ｂ グラウンド線 １０ 仮想端子 １１ 個別セル Ａ，Ｂ，Ｃ，Ｄ 同一機能セル ［０］，［１］，［２］ 添え字
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 Ｍ
Claims (2)
- 【請求項１】 複数のトランジスタ素子または複数の受
動素子を所定の配線接続をして所望の論理動作をする基
本セルおよび前記基本セルを複数個含み所望の論理機能
動作をする複数の機能ブロックセルのそれぞれを半導体
基板上の一主表面上に配列して成り、前記基本セルのう
ち同一機能を有する機能セルの複数を繰り返して配列す
る繰り返し配列部を備える半導体装置の前記機能セルの
前記繰り返し配列部への半導体装置の機能セル配置方法
において、前記同一機能を有する機能セルの機能名なら
びに前記機能セルおよび前記基本セルおよび前記機能ブ
ロックセルのそれぞれの接続関係のそれぞれを含むネッ
トリストに前記機能セルおよび前記基本セルおよび前記
機能ブロックセルのグループ分けのためのグループ名と
このグループでの相対位置順序の２つのパラメータを付
加し前記グループ名を基に同一グループ名の同一機能セ
ルを含む分割ネットリストを生成するネットリスト階層
分割ステップと、前記分割ネットリストを前記機能セル
ごとにマクロセルを生成するマクロセル生成ステップ
と、前記マクロセルの仮想端子を生成する仮想端子発生
ステップとを備え、前記ネットリスト階層分割ステップ
および前記マクロ生成ステップおよび前記仮想端子ステ
ップを順番に実行するセルマクロ化ステップを有するこ
とを特徴とする同一機能の前記機能セルの前記繰り返し
配列部への半導体装置の機能セル配置方法。 - 【請求項２】 前記マクロセルのうち最も結合度が大き
いマクロセルを選択するマクロセル選択ステップと、前
記マクロセルを配置したマクロセル領域の巾と前記基本
セルの複数個と配列した基本セル列領域の巾とを比較す
る巾比較ステップと、前記巾比較ステップで比較結果に
基づいて前記マクロセルを配置するマクロセル配置ステ
ップとから成る初期配置空間生成ステップとを有するこ
とを特徴とする請求項１記載の半導体装置の機能セル配
置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221601A JPH0887533A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置の機能セル配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221601A JPH0887533A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置の機能セル配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887533A true JPH0887533A (ja) | 1996-04-02 |
Family
ID=16769320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221601A Pending JPH0887533A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置の機能セル配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0887533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926398A (en) * | 1996-03-05 | 1999-07-20 | Nec Corporation | Semiconductor device layout method capable of arranging functional cells with data signal lines and control signal lines having a proper length and configuration |
| US7178122B2 (en) | 2003-02-20 | 2007-02-13 | Nec Electronics Corporation | Semiconductor integrated circuit, method of designing semiconductor integrated circuit, and device for designing the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380371A (ja) * | 1989-08-24 | 1991-04-05 | Nec Corp | 配置改良方式 |
| JPH03220749A (ja) * | 1990-01-25 | 1991-09-27 | Nec Corp | スタンダードセルの配置設計方法 |
| JPH0452968A (ja) * | 1990-06-20 | 1992-02-20 | Sanyo Electric Co Ltd | 回路設計装置 |
| JPH0471075A (ja) * | 1990-07-12 | 1992-03-05 | Toshiba Corp | 配置問題解決システム |
| JPH04180259A (ja) * | 1990-11-14 | 1992-06-26 | Mitsubishi Electric Corp | 自動配置配線装置 |
| JPH065706A (ja) * | 1992-06-17 | 1994-01-14 | Nec Corp | Ｌｓｉの配置配線システム |
-
1994
- 1994-09-16 JP JP6221601A patent/JPH0887533A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971028 |