JPH0887840A - 再生装置及びデータ処理装置 - Google Patents
再生装置及びデータ処理装置Info
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- JPH0887840A JPH0887840A JP6221753A JP22175394A JPH0887840A JP H0887840 A JPH0887840 A JP H0887840A JP 6221753 A JP6221753 A JP 6221753A JP 22175394 A JP22175394 A JP 22175394A JP H0887840 A JPH0887840 A JP H0887840A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/78—Television signal recording using magnetic recording
- H04N5/782—Television signal recording using magnetic recording on tape
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1876—Interpolating methods
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/937—Regeneration of the television signal or of selected parts thereof by assembling picture element blocks in an intermediate store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
- G11B2020/10537—Audio or video recording
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1816—Testing
- G11B2020/1823—Testing wherein a flag is set when errors are detected or qualified
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Television Signal Processing For Recording (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 メモリの書込，読出を制御することにより、
メモリを削減し、かつ、再生画像の画質劣化の少ない装
置を提供する。 【構成】 再生装置は、画像データを再生する再生手段
と、前記画像データ中の誤りデータを検出する誤り検出
手段と、前記再生手段により再生された画像データを記
憶する複数のメモリと、前記誤り検出手段の出力に応じ
て、前記複数のメモリから読み出した画像データに対し
て他のメモリから読み出した画像データを前記所定メモ
リからの読出データとして出力するように前記メモリを
制御する制御手段とを備えて構成されている。
メモリを削減し、かつ、再生画像の画質劣化の少ない装
置を提供する。 【構成】 再生装置は、画像データを再生する再生手段
と、前記画像データ中の誤りデータを検出する誤り検出
手段と、前記再生手段により再生された画像データを記
憶する複数のメモリと、前記誤り検出手段の出力に応じ
て、前記複数のメモリから読み出した画像データに対し
て他のメモリから読み出した画像データを前記所定メモ
リからの読出データとして出力するように前記メモリを
制御する制御手段とを備えて構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、再生装置及びデータ処
理装置に関し、特には再生及び入力データのメモリへの
書き込み・読み出しの制御に関する。
理装置に関し、特には再生及び入力データのメモリへの
書き込み・読み出しの制御に関する。
【０００２】
【従来の技術】従来より画像信号をデジタル化して圧縮
・符号化し、テープに対して記録再生するデジタルＶＴ
Ｒが知られている。
・符号化し、テープに対して記録再生するデジタルＶＴ
Ｒが知られている。
【０００３】このようなデジタルＶＴＲにおいては、テ
ープから再生したデジタル信号の誤りを記録時に付加し
たパリティデータを用いて訂正し、記録時とは逆の伸長
・復号化処理を行うことにより再生画像信号を得てい
る。
ープから再生したデジタル信号の誤りを記録時に付加し
たパリティデータを用いて訂正し、記録時とは逆の伸長
・復号化処理を行うことにより再生画像信号を得てい
る。
【０００４】また、誤り訂正が不能であったデータにつ
いてはその前後の正しく再生されたデータにより置き換
える、いわゆる補間処理を施すことにより再生画像の劣
化を防いでいる。図６はこのような補間回路の構成例を
示すブロック図である。
いてはその前後の正しく再生されたデータにより置き換
える、いわゆる補間処理を施すことにより再生画像の劣
化を防いでいる。図６はこのような補間回路の構成例を
示すブロック図である。
【０００５】図６において、誤り訂正処理が施された画
像データがスイッチ２０１に入力し、スイッチ２０１を
介してそれぞれ１フレーム分の容量を有するメモリ２０
３，２０４に記憶される。また、入力データが誤り訂正
不能データ（以下エラーデータ）であることを示す誤り
フラグ（以下エラーフラグ）がスイッチ２０２に入力
し、スイッチ２０２を介してそれぞれ１フレーム分のエ
ラーフラグを記憶可能なフラグメモリ２０５，２０６に
１フレーム分づつ交互に記憶される。
像データがスイッチ２０１に入力し、スイッチ２０１を
介してそれぞれ１フレーム分の容量を有するメモリ２０
３，２０４に記憶される。また、入力データが誤り訂正
不能データ（以下エラーデータ）であることを示す誤り
フラグ（以下エラーフラグ）がスイッチ２０２に入力
し、スイッチ２０２を介してそれぞれ１フレーム分のエ
ラーフラグを記憶可能なフラグメモリ２０５，２０６に
１フレーム分づつ交互に記憶される。
【０００６】なお、デジタルＶＴＲにおいては、再生さ
れた画像データに対して１フレーム単位で後段の復号処
理に適した順番（再生された順番とは異なる）でデータ
を読み出すシャフリングの処理が行われる。従って、各
メモリに書き込まれるデータの順番と読み出されるデー
タの順番が異なるので、メモリは１フレームづつ２つ必
要になる。
れた画像データに対して１フレーム単位で後段の復号処
理に適した順番（再生された順番とは異なる）でデータ
を読み出すシャフリングの処理が行われる。従って、各
メモリに書き込まれるデータの順番と読み出されるデー
タの順番が異なるので、メモリは１フレームづつ２つ必
要になる。
【０００７】メモリ２０３，２０４に記憶された画像デ
ータはスイッチ２０７を介して交互に読み出され、スイ
ッチ２０９を介して遅延回路２１０及び後段の回路に出
力される。
ータはスイッチ２０７を介して交互に読み出され、スイ
ッチ２０９を介して遅延回路２１０及び後段の回路に出
力される。
【０００８】制御回路２１１はスイッチ２０１，２０２
及び２０７，２０８を制御して、各メモリへの書き込み
・読み出しの制御をしている。
及び２０７，２０８を制御して、各メモリへの書き込み
・読み出しの制御をしている。
【０００９】フラグメモリ２０５，２０６から読み出さ
れたエラーフラグはスイッチ２０８を介してスイッチ２
０９に出力され、スイッチ２０９はエラーフラグに基づ
いて、読み出されたデータがエラーデータである場合に
は遅延回路２１０側に接続し、それ以外の場合にはスイ
ッチ２０７側に接続する。
れたエラーフラグはスイッチ２０８を介してスイッチ２
０９に出力され、スイッチ２０９はエラーフラグに基づ
いて、読み出されたデータがエラーデータである場合に
は遅延回路２１０側に接続し、それ以外の場合にはスイ
ッチ２０７側に接続する。
【００１０】遅延回路２１０はスイッチ２０９の出力デ
ータを１フレーム分遅延させてスイッチ２０９に出力す
る。このように構成することにより、エラーデータを１
フレーム前のデータにより補間するフレーム間補間が行
われ、再生画像の画質劣化を防止することができる。
ータを１フレーム分遅延させてスイッチ２０９に出力す
る。このように構成することにより、エラーデータを１
フレーム前のデータにより補間するフレーム間補間が行
われ、再生画像の画質劣化を防止することができる。
【００１１】
【発明が解決しようとしている課題】しかしながら、前
述の如き従来例では、再生画像データのシャフリング用
のデータメモリの他に補間用のメモリが１フレーム分必
要であった。このため、回路全体のメモリ容量が増大す
るという問題があった。
述の如き従来例では、再生画像データのシャフリング用
のデータメモリの他に補間用のメモリが１フレーム分必
要であった。このため、回路全体のメモリ容量が増大す
るという問題があった。
【００１２】前記課題を考慮して、本発明は、メモリの
書き込み・読み出しを制御することによりメモリを削減
し、かつ、再生画像の画質劣化の少ない装置を提供する
ことを目的とする。
書き込み・読み出しを制御することによりメモリを削減
し、かつ、再生画像の画質劣化の少ない装置を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は、画像データ
を再生する再生手段と、前記画像データ中の誤りデータ
を検出する誤り検出手段と、前記再生手段により再生さ
れた画像データを記憶する複数のメモリと、前記誤り検
出手段の出力に応じて、前記複数のメモリのうち所定メ
モリから読み出した画像データに対して他のメモリから
読み出した画像データを前記所定メモリからの読出デー
タとして出力するように前記メモリを制御するメモリ制
御手段とを備えて構成されている。
決し、前記目的を達成するため、本発明は、画像データ
を再生する再生手段と、前記画像データ中の誤りデータ
を検出する誤り検出手段と、前記再生手段により再生さ
れた画像データを記憶する複数のメモリと、前記誤り検
出手段の出力に応じて、前記複数のメモリのうち所定メ
モリから読み出した画像データに対して他のメモリから
読み出した画像データを前記所定メモリからの読出デー
タとして出力するように前記メモリを制御するメモリ制
御手段とを備えて構成されている。
【００１４】
【作用】本発明はこのように構成したので、メモリを削
減しつつ再生画像の劣化のを防止できる。
減しつつ再生画像の劣化のを防止できる。
【００１５】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１６】本実施例では、本発明をデジタルＶＴＲに
適用した場合について説明する。図１は本発明に係るデ
ジタルＶＴＲの再生系の構成を示すブロック図である。
適用した場合について説明する。図１は本発明に係るデ
ジタルＶＴＲの再生系の構成を示すブロック図である。
【００１７】図１において、ヘッド２により磁気テープ
１から画像データ，音声データ及びサブコードデータを
含むデジタルデータが再生され、復調回路３に出力され
る。復調回路３は再生されたデータを復調して後段の処
理に適した形式のデータに変換し、誤り訂正回路４に出
力する。誤り訂正回路４は複数画素分の画像データから
なるブロック単位で記録時に付加されたパリティデータ
を用いて再生データ中の誤りを訂正し、シャフリング・
補間回路５に出力する。また、誤り訂正不能なデータに
対してはエラーフラグを出力する。
１から画像データ，音声データ及びサブコードデータを
含むデジタルデータが再生され、復調回路３に出力され
る。復調回路３は再生されたデータを復調して後段の処
理に適した形式のデータに変換し、誤り訂正回路４に出
力する。誤り訂正回路４は複数画素分の画像データから
なるブロック単位で記録時に付加されたパリティデータ
を用いて再生データ中の誤りを訂正し、シャフリング・
補間回路５に出力する。また、誤り訂正不能なデータに
対してはエラーフラグを出力する。
【００１８】シャフリング・補間回路５は後述のように
再生データの順番を変えて出力すると共に、エラーデー
タに対して補間処理を行って復号回路６に出力する。復
号回路６は記録時に応じた伸長・復号処理を施してデシ
ャフリング回路７に出力する。デシャフリング回路７は
復号データをラスタスキャンに応じた順番に並び変えて
出力する。
再生データの順番を変えて出力すると共に、エラーデー
タに対して補間処理を行って復号回路６に出力する。復
号回路６は記録時に応じた伸長・復号処理を施してデシ
ャフリング回路７に出力する。デシャフリング回路７は
復号データをラスタスキャンに応じた順番に並び変えて
出力する。
【００１９】次に、図１におけるシャフリング・補間回
路５について説明する。
路５について説明する。
【００２０】図２はシャフリング補間回路５の構成を示
すブロック図である。本実施例ではそれぞれ１フレーム
分の容量を有するメモリを２つ設け、再生された画像デ
ータを交互に書き込み・読み出しする場合について説明
する。また、図１はメモリ１０９，１１１が書き込み状
態であり、メモリ１１０，１１２が読み出し状態である
様子を示している。
すブロック図である。本実施例ではそれぞれ１フレーム
分の容量を有するメモリを２つ設け、再生された画像デ
ータを交互に書き込み・読み出しする場合について説明
する。また、図１はメモリ１０９，１１１が書き込み状
態であり、メモリ１１０，１１２が読み出し状態である
様子を示している。
【００２１】図１において、端子１０１からは誤り訂正
処理の施された画像データが入力し、また、端子１０２
にはエラーフラグが入力する。端子１０１から入力した
画像データはスイッチ１０６を介してメモリ１０９，１
１０に出力され、各メモリにおける書き込みアドレス発
生回路から出力されたアドレスに書き込まれる。
処理の施された画像データが入力し、また、端子１０２
にはエラーフラグが入力する。端子１０１から入力した
画像データはスイッチ１０６を介してメモリ１０９，１
１０に出力され、各メモリにおける書き込みアドレス発
生回路から出力されたアドレスに書き込まれる。
【００２２】また、端子１０２から入力したエラーフラ
グはフラグ判定回路１０３及びスイッチ１０８を介して
フラグメモリ１１１，１１２に出力される。
グはフラグ判定回路１０３及びスイッチ１０８を介して
フラグメモリ１１１，１１２に出力される。
【００２３】フラグメモリ１１１，１１２はそれぞれ１
フレーム分のエラーフラグを記憶可能で、スイッチ１０
８は制御回路１２０により制御されて１フレームごとに
交互にアドレス発生回路１０４から出力されたアドレス
に記憶される。
フレーム分のエラーフラグを記憶可能で、スイッチ１０
８は制御回路１２０により制御されて１フレームごとに
交互にアドレス発生回路１０４から出力されたアドレス
に記憶される。
【００２４】フラグ判定回路１０３は入力されたエラー
フラグに基づいてスイッチ１０６を切り換える回路で、
入力データに対するエラーフラグが検出されない場合に
は１フレームごとに端子ａと端子ｃとに交互に切り換え
る。
フラグに基づいてスイッチ１０６を切り換える回路で、
入力データに対するエラーフラグが検出されない場合に
は１フレームごとに端子ａと端子ｃとに交互に切り換え
る。
【００２５】また、エラーフラグを検出した場合には入
力データがエラーデータであるのでスイッチ１０６を切
り換えて、端子ｃに接続することにより各メモリ１０
９，１１０への画像データの書き込みを禁止している。
従って、書き込み状態にあるメモリにおいてエラーフラ
グによりデータが書き込まれなかったアドレスには、現
在入力している画像データの２フレーム前の画面上の同
じ位置の画像データがぞのまま記憶されていることにな
る。
力データがエラーデータであるのでスイッチ１０６を切
り換えて、端子ｃに接続することにより各メモリ１０
９，１１０への画像データの書き込みを禁止している。
従って、書き込み状態にあるメモリにおいてエラーフラ
グによりデータが書き込まれなかったアドレスには、現
在入力している画像データの２フレーム前の画面上の同
じ位置の画像データがぞのまま記憶されていることにな
る。
【００２６】このように書き込み側においては、エラー
フラグに基づいてスイッチ１０６を切り換えることによ
り、エラーデータをメモリに書き込まず、正しく再生さ
れたデータのみを書き込むように制御している。
フラグに基づいてスイッチ１０６を切り換えることによ
り、エラーデータをメモリに書き込まず、正しく再生さ
れたデータのみを書き込むように制御している。
【００２７】次に、読み出し側の処理について説明す
る。
る。
【００２８】前述のように、メモリ１０９，１１０及び
フラグメモリ１１１，１１２にはそれぞれ１フレーム分
の画像データ及びエラーフラグが記憶される。本実施例
ではメモリ１１０及びフラグメモリ１１２が読み出し状
態にあるので、読み出しアドレス発生回路により出力さ
れたアドレスの画像データ及びエラーフラグが夫々読み
出される。読み出された画像データはスイッチ１１３を
介して出力される。
フラグメモリ１１１，１１２にはそれぞれ１フレーム分
の画像データ及びエラーフラグが記憶される。本実施例
ではメモリ１１０及びフラグメモリ１１２が読み出し状
態にあるので、読み出しアドレス発生回路により出力さ
れたアドレスの画像データ及びエラーフラグが夫々読み
出される。読み出された画像データはスイッチ１１３を
介して出力される。
【００２９】また、フラグメモリ１１２から読み出され
たエラーフラグはスイッチ１１５を介してフラグ判定回
路１１８に出力される。フラグ判定回路１１８は前記フ
ラグ判定回路１０３と同様に入力されたエラーフラグに
基づいてスイッチ１１３及び１１４を切り換える。
たエラーフラグはスイッチ１１５を介してフラグ判定回
路１１８に出力される。フラグ判定回路１１８は前記フ
ラグ判定回路１０３と同様に入力されたエラーフラグに
基づいてスイッチ１１３及び１１４を切り換える。
【００３０】すなわち、フラグメモリ１１２からエラー
フラグが読み出されていないときにはスイッチ１１３，
１１４をそれぞれｂ端子に接続して読み出しアドレス発
生回路１１７の出力するアドレスに記憶されている画像
データをメモリ１１０から読み出す。
フラグが読み出されていないときにはスイッチ１１３，
１１４をそれぞれｂ端子に接続して読み出しアドレス発
生回路１１７の出力するアドレスに記憶されている画像
データをメモリ１１０から読み出す。
【００３１】これに対し、フラグメモリ１１２から読み
出されたエラーフラグを検出した場合、スイッチ１１
３，１１４を切り換えてａ端子に接続し、書き込み側の
メモリであるメモリ１０９に記憶されている画像データ
を読み出して出力する。
出されたエラーフラグを検出した場合、スイッチ１１
３，１１４を切り換えてａ端子に接続し、書き込み側の
メモリであるメモリ１０９に記憶されている画像データ
を読み出して出力する。
【００３２】前述のように、本実施例においては２つの
メモリ１０９，１１０は１フレームを単位として交互に
書き込み・読み出しを行っている。また、メモリ１０９
は今書き込み状態であるので、読み出し状態にあるメモ
リ１１０に記憶されている画像データよりも１フレーム
後の画像データを書き込んでいることになる。そして、
メモリ１０９において現在の入力データが書き込まれて
いないアドレスの画像データは、メモリ１１０に記憶さ
れている画像データに対して１フレーム前のデータが記
憶されている。
メモリ１０９，１１０は１フレームを単位として交互に
書き込み・読み出しを行っている。また、メモリ１０９
は今書き込み状態であるので、読み出し状態にあるメモ
リ１１０に記憶されている画像データよりも１フレーム
後の画像データを書き込んでいることになる。そして、
メモリ１０９において現在の入力データが書き込まれて
いないアドレスの画像データは、メモリ１１０に記憶さ
れている画像データに対して１フレーム前のデータが記
憶されている。
【００３３】従って、メモリ１１０からの画像データの
読み出し時にメモリ１０９のデータを読み出すことによ
り１フレーム前または後のいずれかのデータを出力する
ことになる。本実施例では、このようにエラーデータに
対して１フレーム前または後のデータを出力することに
よりエラーデータの１フレーム前後の画像データで補間
することになるが、現在メモリ１１０から読み出されて
いるデータに対してはどちらも時間差が同じため、どち
らのデータが読み出されたとしても再生画像に対する影
響はさほど変わらない。
読み出し時にメモリ１０９のデータを読み出すことによ
り１フレーム前または後のいずれかのデータを出力する
ことになる。本実施例では、このようにエラーデータに
対して１フレーム前または後のデータを出力することに
よりエラーデータの１フレーム前後の画像データで補間
することになるが、現在メモリ１１０から読み出されて
いるデータに対してはどちらも時間差が同じため、どち
らのデータが読み出されたとしても再生画像に対する影
響はさほど変わらない。
【００３４】このように読み出されたデータは出力端子
１１９を介して後段の復号回路６に出力される。
１１９を介して後段の復号回路６に出力される。
【００３５】以上説明したように、本実施例ではデータ
の書き込み時及び読み出し時にエラーフラグを検出し、
この検出出力に応じてデータの書き込み・読み出しを制
御することにより補間を行っているので、フレーム間補
間用のメモリを削減できると共に従来と同様のフレーム
間補間を行うことができ、再生画質の劣化を防止するこ
とが可能になる。
の書き込み時及び読み出し時にエラーフラグを検出し、
この検出出力に応じてデータの書き込み・読み出しを制
御することにより補間を行っているので、フレーム間補
間用のメモリを削減できると共に従来と同様のフレーム
間補間を行うことができ、再生画質の劣化を防止するこ
とが可能になる。
【００３６】なお、前述の実施例では書き込み側・読み
出し側の両方にフラグ判定回路を設けて、データの書き
込み・読み出しを共に制御する構成としたが、書き込み
側だけに設けることも可能である。
出し側の両方にフラグ判定回路を設けて、データの書き
込み・読み出しを共に制御する構成としたが、書き込み
側だけに設けることも可能である。
【００３７】但し、この場合読み出し側では１フレーム
ごとに交互にデータを読み出すので、エラーデータに対
応したデータは２フレーム前のデータとなり、前述の実
施例より相関の低いデータで補間することになる。
ごとに交互にデータを読み出すので、エラーデータに対
応したデータは２フレーム前のデータとなり、前述の実
施例より相関の低いデータで補間することになる。
【００３８】また、前述のとおり、シャフリング・補間
回路５には画像データの他に音声データやサブコードデ
ータも入力され、これらのすべてのデータに対してシャ
フリング処理が施されるが、本実施例では簡単のため画
像データについて説明した。
回路５には画像データの他に音声データやサブコードデ
ータも入力され、これらのすべてのデータに対してシャ
フリング処理が施されるが、本実施例では簡単のため画
像データについて説明した。
【００３９】次に、本発明の第２の実施例について説明
する。図３は第２の実施例としてのシャフリング・補間
回路の構成を示すブロック図である。なお、前述の実施
例と同様の構成には同一番号を付して詳細な説明を省略
する。また、本実施例においてはメモリ１０９が読み出
し状態、メモリ１１０が書き込み状態にあるものとす
る。
する。図３は第２の実施例としてのシャフリング・補間
回路の構成を示すブロック図である。なお、前述の実施
例と同様の構成には同一番号を付して詳細な説明を省略
する。また、本実施例においてはメモリ１０９が読み出
し状態、メモリ１１０が書き込み状態にあるものとす
る。
【００４０】図３において、再生画像データがスイッチ
１２１を介してメモリ１０９，１１０に出力され、ま
た、エラーフラグがフラグ判定回路１０３に出力され
る。
１２１を介してメモリ１０９，１１０に出力され、ま
た、エラーフラグがフラグ判定回路１０３に出力され
る。
【００４１】フラグ判定回路１０３は前述のようにエラ
ーフラグに基づいて入力データがエラーデータであるか
を判別してスイッチ１２１，１２２を制御する回路であ
る。
ーフラグに基づいて入力データがエラーデータであるか
を判別してスイッチ１２１，１２２を制御する回路であ
る。
【００４２】まず、入力データに誤りがないと判定され
た場合、スイッチ１２１，１２２を制御して、入力デー
タをメモリ１１０におけるアドレス発生回路１０４の出
力するアドレスに記憶する。この時の様子を図４に示
す。
た場合、スイッチ１２１，１２２を制御して、入力デー
タをメモリ１１０におけるアドレス発生回路１０４の出
力するアドレスに記憶する。この時の様子を図４に示
す。
【００４３】これに対し、入力データがエラーデータで
あると判定された場合、端子１０１に入力されているデ
ータはエラーデータであるのでメモリ１１０には書き込
まずに補間する必要がある。このときメモリ１０９には
１フレーム前のデータが記憶されており、各メモリの同
一アドレスには画面上の同位置のデータが記憶されてい
る。
あると判定された場合、端子１０１に入力されているデ
ータはエラーデータであるのでメモリ１１０には書き込
まずに補間する必要がある。このときメモリ１０９には
１フレーム前のデータが記憶されており、各メモリの同
一アドレスには画面上の同位置のデータが記憶されてい
る。
【００４４】このようなことから、フラグ判定回路１０
３は入力データがエラーデータであることを検出すると
スイッチ１２２を制御してメモリ１０９，１１０の両方
に同じ書き込みアドレスを出力する。また、フラグ判定
回路１０３はスイッチ１２１を制御すると共に制御回路
１２０にエラーデータである旨を示す信号を出力して、
制御回路１２０はメモリ１０９において書き込みアドレ
ス発生回路１０４により指定されたアドレス、つまりエ
ラーデータが書き込まれるべきアドレスのデータを読み
出してメモリ１１０に出力し、記憶するように各メモリ
を制御する。このときの様子を図５に示す。
３は入力データがエラーデータであることを検出すると
スイッチ１２２を制御してメモリ１０９，１１０の両方
に同じ書き込みアドレスを出力する。また、フラグ判定
回路１０３はスイッチ１２１を制御すると共に制御回路
１２０にエラーデータである旨を示す信号を出力して、
制御回路１２０はメモリ１０９において書き込みアドレ
ス発生回路１０４により指定されたアドレス、つまりエ
ラーデータが書き込まれるべきアドレスのデータを読み
出してメモリ１１０に出力し、記憶するように各メモリ
を制御する。このときの様子を図５に示す。
【００４５】読み出し時はスイッチ１１３，１１４を１
フレームごとに切り換えて各メモリから交互にデータを
読み出す。
フレームごとに切り換えて各メモリから交互にデータを
読み出す。
【００４６】このように、本実施例においては、データ
の書き込み時にエラーフラグに基づいてエラーデータを
検出し、すでにデータの書き込まれているメモリから対
応する位置のデータを読み出してエラーデータのかわり
に書き込むことによりエラーデータの補間を行っている
ので、前述の実施例に比べて更にフラグメモリをも削減
しつつ再生画質の劣化を防止することができる。
の書き込み時にエラーフラグに基づいてエラーデータを
検出し、すでにデータの書き込まれているメモリから対
応する位置のデータを読み出してエラーデータのかわり
に書き込むことによりエラーデータの補間を行っている
ので、前述の実施例に比べて更にフラグメモリをも削減
しつつ再生画質の劣化を防止することができる。
【００４７】なお、前述の実施例では１つの画像データ
ごとに補間を行う場合について説明したが、一般にデジ
タルＶＴＲにおいては複数の画像データからなるブロッ
ク単位に誤り訂正が行われる。従って、データの補間も
このブロック単位で行われることが多く、本発明はこの
ような場合であっても適用可能であるのはいうまでもな
い。
ごとに補間を行う場合について説明したが、一般にデジ
タルＶＴＲにおいては複数の画像データからなるブロッ
ク単位に誤り訂正が行われる。従って、データの補間も
このブロック単位で行われることが多く、本発明はこの
ような場合であっても適用可能であるのはいうまでもな
い。
【００４８】また、前述の実施例ではフレームメモリを
用いてフレーム単位でデータの書き込み・読み出し及び
補間を行う場合について説明したが、これに限らずフィ
ールド単位等の他の期間ごとに行ってももよい。
用いてフレーム単位でデータの書き込み・読み出し及び
補間を行う場合について説明したが、これに限らずフィ
ールド単位等の他の期間ごとに行ってももよい。
【００４９】更に、前述の実施例では２つのメモリを別
々に設けたが、１つのメモリが複数の領域に分割されて
おり、それぞれの領域が独立して書き込み・読み出し可
能ないわゆるデュアルポートメモリであってもよいし、
３つ以上のメモリを用いることも可能である。
々に設けたが、１つのメモリが複数の領域に分割されて
おり、それぞれの領域が独立して書き込み・読み出し可
能ないわゆるデュアルポートメモリであってもよいし、
３つ以上のメモリを用いることも可能である。
【００５０】
【発明の効果】以上の説明から明らかなように、本発明
では、再生データ中の誤りデータを検出したことに応じ
て、所定のメモリからの読み出しデータを他のメモリか
らの読み出しデータに切り換えて出力しているので、特
別に遅延手段を設けることなく誤りデータの補間を行う
ことができる。
では、再生データ中の誤りデータを検出したことに応じ
て、所定のメモリからの読み出しデータを他のメモリか
らの読み出しデータに切り換えて出力しているので、特
別に遅延手段を設けることなく誤りデータの補間を行う
ことができる。
【００５１】従って、メモリを削減可能であると共に再
生画質の劣化を防止することが可能になる。
生画質の劣化を防止することが可能になる。
【図１】本発明の実施例としてのデジタルＶＴＲの構成
を示すブロック図である。
を示すブロック図である。
【図２】図１におけるシャフリング・補間回路の構成例
を示すブロック図である。
を示すブロック図である。
【図３】図１におけるシャフリング・補間回路の他の構
成を示すブロック図である。
成を示すブロック図である。
【図４】図３に示した回路の動作を説明するための図で
ある。
ある。
【図５】図３に示した回路の動作を説明するための図で
ある。
ある。
【図６】従来の補間回路の構成を示す図である。
４ 誤り訂正回路 ５ シャフリング・補間回路 １０３ フラグ判定回路 １０４ 書き込みアドレス発生回路 １１７ 読み出しアドレス発生回路
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/92 5/937 7/30 Ｈ０４Ｎ 7/133 Ａ
Claims (10)
- 【請求項１】 画像データを再生する再生手段と、 前記画像データ中の誤りデータを検出する誤り検出手段
と、 前記再生手段により再生された画像データを記憶する複
数のメモリと、 前記誤り検出手段の出力に応じて、前記複数のメモリの
うち所定メモリから読み出した画像データに対して他の
メモリから読み出した画像データを前記所定メモリから
の読み出しデータとして出力するように前記メモリを制
御するメモリ制御手段とを備える再生装置。 - 【請求項２】 それぞれ書き込み・読み出し可能な複数
のメモリ領域を有し、入力データを記憶するメモリ手段
と、 前記メモリ手段における所定領域から読み出したデータ
に対して、他の領域から読み出したデータを前記所定領
域からの読み出しデータとして出力するように前記メモ
リ手段を制御するメモリ制御手段とを備えるデータ処理
装置。 - 【請求項３】 入力データは画像データであり、前記メ
モリ手段における各メモリ領域はそれぞれ１画面分の前
記画像データを単位として前記データを記憶することを
特徴とする請求項２に記載のデータ処理装置。 - 【請求項４】 請求項３に記載の装置において、 前記入力データ中の誤りデータを検出する誤り検出手段
を備え、 前記メモリ制御手段は前記誤り検出手段の出力に応じて
前記メモリを制御することを特徴とするデータ処理装
置。 - 【請求項５】 前記誤り検出手段は複数の画像データか
らなるブロック単位に前記誤りデータを検出し、 前記メモリ制御手段は前記ブロック単位に前記メモリに
対する前記画像データの書き込み・読み出しを制御する
ことを特徴とする請求項４に記載のデータ処理装置。 - 【請求項６】 前記メモリ制御手段は、前記他の領域に
おいて、前記所定領域から読み出したデータに対応した
位置に記憶されているデータを読み出すように前記メモ
リ手段を制御することを特徴とする請求項２に記載のデ
ータ処理装置。 - 【請求項７】 前記メモリ手段に書き込まれるデータの
順序と前記メモリ手段から読み出されるデータの順序が
異なることを特徴とする請求項２に記載のデータ処理装
置。 - 【請求項８】 それぞれ書き込み・読み出し可能な複数
のメモリ領域を有し、前記入力データを記憶するメモリ
手段と、 前記メモリ手段における所定領域に書き込むべきデータ
に対して、他の領域から読み出したデータを前記所定領
域に書き込むデータとするように前記メモリ手段を制御
する制御手段とを備えるデータ処理装置。 - 【請求項９】 請求項８に記載の装置において、 前記入力データ中の誤りデータを検出する誤り検出手段
を備え、 前記メモリ制御手段は前記誤り検出手段の出力に応じて
前記メモリを制御することを特徴とするデータ処理装
置。 - 【請求項１０】 前記メモリ制御手段は、前記他の領域
において、前記所定領域に書き込むデータに対応した位
置に記憶されているデータを読み出すように前記メモリ
手段を制御することを特徴とする請求項８に記載のデー
タ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221753A JPH0887840A (ja) | 1994-09-16 | 1994-09-16 | 再生装置及びデータ処理装置 |
| US08/524,210 US5937156A (en) | 1994-09-16 | 1995-09-06 | Error correction in data reproduction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221753A JPH0887840A (ja) | 1994-09-16 | 1994-09-16 | 再生装置及びデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887840A true JPH0887840A (ja) | 1996-04-02 |
Family
ID=16771674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221753A Pending JPH0887840A (ja) | 1994-09-16 | 1994-09-16 | 再生装置及びデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5937156A (ja) |
| JP (1) | JPH0887840A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001683A1 (fr) * | 1999-06-30 | 2001-01-04 | Sharp Kabushiki Kaisha | Appareil d'enregistrement et de reproduction |
| JP2016224169A (ja) * | 2015-05-28 | 2016-12-28 | セイコーエプソン株式会社 | メモリー制御装置、画像処理装置、表示装置、およびメモリー制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040153918A1 (en) * | 2002-04-08 | 2004-08-05 | Matsushita Electric Industrial Co., | Tamper-resistant computer program product |
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| JPS59157811A (ja) * | 1983-02-25 | 1984-09-07 | Nec Corp | デ−タ補間回路 |
| JP2514181B2 (ja) * | 1984-04-27 | 1996-07-10 | ソニー株式会社 | デジタルビデオデ−タの誤り修整方式 |
| US4792953A (en) * | 1986-03-28 | 1988-12-20 | Ampex Corporation | Digital signal error concealment |
| DE3719496A1 (de) * | 1987-06-11 | 1988-12-29 | Bosch Gmbh Robert | Speicheranordnung fuer ein digitales videobandgeraet |
| JP3018366B2 (ja) * | 1989-02-08 | 2000-03-13 | ソニー株式会社 | ビデオ信号処理回路 |
| JP2926780B2 (ja) * | 1989-09-25 | 1999-07-28 | キヤノン株式会社 | 映像再生装置 |
| US5243428A (en) * | 1991-01-29 | 1993-09-07 | North American Philips Corporation | Method and apparatus for concealing errors in a digital television |
| US5313471A (en) * | 1991-02-26 | 1994-05-17 | Matsushita Electric Industrial Co., Ltd. | Error concealing method |
| JP3356442B2 (ja) * | 1991-06-04 | 2002-12-16 | 株式会社東芝 | データ記録再生装置 |
| EP0523969B1 (en) * | 1991-07-18 | 1997-12-29 | Canon Kabushiki Kaisha | Error correction encoding and decoding system |
| JP2708312B2 (ja) * | 1992-03-05 | 1998-02-04 | 松下電器産業株式会社 | 記録装置及び再生装置 |
| US5587803A (en) * | 1992-04-01 | 1996-12-24 | Mitsubishi Denki Kabushiki Kaisha | Digital signal recording and reproducing apparatus and error-correcting apparatus |
| TW323875U (en) * | 1992-12-04 | 1997-12-21 | Sony Corp | Digital video and audio signal recording and reproducing apparatus |
| US5561532A (en) * | 1993-03-31 | 1996-10-01 | Canon Kabushiki Kaisha | Image reproducing apparatus |
-
1994
- 1994-09-16 JP JP6221753A patent/JPH0887840A/ja active Pending
-
1995
- 1995-09-06 US US08/524,210 patent/US5937156A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2001001683A1 (fr) * | 1999-06-30 | 2001-01-04 | Sharp Kabushiki Kaisha | Appareil d'enregistrement et de reproduction |
| US7127157B1 (en) | 1999-06-30 | 2006-10-24 | Sharp Kabushiki Kaisha | Recording and reproducing apparatus |
| JP2016224169A (ja) * | 2015-05-28 | 2016-12-28 | セイコーエプソン株式会社 | メモリー制御装置、画像処理装置、表示装置、およびメモリー制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5937156A (en) | 1999-08-10 |
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020507 |