JPH0888153A - 積層構造ウェハおよびその形成方法 - Google Patents

Abstract

(57)【要約】 【目的】基板電位の変動を抑制できる積層構造ウェハを
提供すること。 【構成】積層構造ウェハとして、シリコン基板１、金属
層２Ｎ₁ 、シリコン層３が順次積層されたものを用い
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造に用
いられる積層構造ウェハおよびその形成方法に関する。

【０００２】

【従来の技術】一般に、ＤＲＡＭ等の半導体記憶装置
は、そのパッケージの材料等に含まれる極微量の放射性
元素等から発生するα線によって、ソフトエラーと呼ば
れる誤動作を生ずることがある。

【０００３】すなわち、半導体記憶装置が形成された半
導体ウェハ、例えば、シリコンウェハにα線が照射され
ると、シリコンウェハ中で多量の電子・正孔対が発生
し、そして、シリコンウェハに印加される電圧によっ
て、上記多量の電子または正孔の一方が半導体記憶装置
のメモリセルに吸収され、メモリセルのデータが消滅
し、半導体記憶装置が誤動作するという問題が生じる。

【０００４】このような問題は、例えば、ＳＯＩ（Sili
con On Insulator）ウェハを用いることにより解決でき
る。図２０は、ＳＯＩウェハの構造を示す断面図であ
り、図中、１０１はシリコン基板を示しており、このシ
リコン基板１０１上には絶縁性基板としてのシリコン酸
化膜１０２が形成され、このシリコン酸化膜１０２上に
は薄いシリコン膜１０３が形成されている。

【０００５】一般に、シリコン中でのα線の飛距離は２
０μｍ（デバイスによっては２〜３μｍ以下、一般的に
は、１μｍ以下）であるので、シリコン膜１０３の厚さ
が２０μｍ未満（一般的には、１μｍ未満）であれば、
α線はシリコン膜１０３を貫通する。

【０００６】シリコン膜１０３を貫通したα線は、主と
して、シリコン基板１０１の領域で電子・正孔対を発生
させる。しかし、この領域で発生した電子ｅ^- 、正孔ｈ
はシリコン酸化膜１０２にトラップされるので、シリコ
ン膜１０２に到達する電子ｅ^- または正孔ｈの数は激減
する。したがって、ＳＯＩウェハを用いればソフトエラ
ーの問題を解決できる。

【０００７】しかしながら、デバイスの動作中にシリコ
ン膜１０３中に発生するホットキャリアは、シリコン膜
１０３の下部がシリコン酸化膜１０２であるため、シリ
コン基板１０１に逃げることができず、したがって、シ
リコン膜１０３中にホットキャリアが蓄積し、基板電位
が変動する。これにより、例えば、デバイスの動作が不
安定になるという問題が生じる。しかも、シリコン膜１
０３は薄いので、ホットキャリアの蓄積が素子に与える
悪影響は大きい。

【０００８】図２１は、従来のバイポーラトランジスタ
の構成を示す素子断面図である。

【０００９】図中、２０１はコレクタ電極を示してお
り、このコレクタ電極２０１は基板上から取らざるをえ
ないため、シリコン基板中に高濃度のｎ⁺ 型コレクタ引
出し層２０２およびｎ⁺ 型埋込み拡散層２０３を設け、
これらｎ⁺ 型コレクタ引出し層２０２およびｎ⁺ 型埋込
み拡散層２０３を介して、コレクタ電極２０１とｎ^- 型
コレクタ層２０４とのコンタクトを取っている。なお、
図中、２０６はｐ型ベース層、２０７はｎ⁺ エミッタ
層、２０８はエミッタ電極、２０９はベース電極を示し
ている。

【００１０】ここで、コレクタ電極２０１とｎ^- 型コレ
クタ層２０３とのコンタクト抵抗を下げるためには、ｎ
⁺ 型埋込み拡散層２０３の厚さを２〜４μｍ程度に厚く
しなければならず、したがって、トレンチ素子分離絶縁
膜２０５の深さは５μｍ程度となる。すなわち、トレン
チ素子分離絶縁膜２０５を形成するためには、かなり深
いトレンチ溝を掘らなければならないい。

【００１１】しかしながら、深いトレンチ溝を掘るのは
技術的に難しく、しかも、素子の微細化に伴いトレンチ
溝の幅も狭くなるので、特に微細化が進んだバイポーラ
トランジスタにおいては、深いトレンチ溝を掘るのは非
常に困難である。

【００１２】

【発明が解決しようとする課題】上述の如く、ＳＯＩウ
ェハを用いればソフトエラーの問題は解決できるが、シ
リコン膜中にホットキャリアが蓄積され、基板電位が変
動するので、デバイスの動作が不安定になるという問題
があった。

【００１３】また、従来のトレンチ素子分離されたバイ
ポーラトランジスタでは、コレクタ電極とｎ^- 型コレク
タ層とのコンタクト抵抗を小さくすために、ｎ⁺ 型埋込
み拡散層を厚く形成しなければならず、したがって、深
いトレンチ溝を形成しなければならないという技術的に
困難な問題が生じる。

【００１４】本発明は上記事情を考慮してなされたもの
であり、その目的とするところは、基板電位の変動を抑
制できる積層構造ウェハおよびその製造方法を提供する
ことにある。また、本発明は、浅いトレンチ溝によるト
レンチ素子分離が可能な積層構造ウェハおよびその製造
方法を提供することも目的としている。

【００１５】

【課題を解決するための手段】本発明の骨子は、ＳＯＩ
基板において、その絶縁層の代わりに、導電層を用いる
ことにある。

【００１６】すなわち、上記目的を達成するために、本
発明の積層構造ウェハ（請求項１）は、基板上に設けら
れた狭義、広義、第１種または第２種の導電層と、この
導電層上に設けられた半導体層と備えたことを特徴とす
る。

【００１７】ここで、基板とは、絶縁層、半導体層、お
よび金属層の少なくとも一つからなるものをいう。ま
た、導電層は以下の狭義または広義の導電層を含む。

【００１８】すなわち、狭義の導電層とは、金属層、金
属と半導体との化合物層、または前記金属層と前記化合
物層とを積層した金属・化合物層のことをいう。

【００１９】広義の導電層とは、絶縁層と、その上に形
成された狭義の導電層とからなる積層構造を有し、全体
として導電層として機能するものをいう。

【００２０】第１種の導電層とは、広義の導電層におい
て、その絶縁層と狭義の導電層との間に中間層を設けた
ものをいう。中間層とは、絶縁層と狭義の導電層との密
着性を高めるものをいう。

【００２１】第２種の導電層とは、基板が一導電型の半
導体層の場合に、この半導体層と逆導電型の半導体層
と、その上に形成された狭義の半導体層とからなる積層
構造の導電層のことをいう。

【００２２】また、本発明の他の積層構造ウェハ（請求
項２）は、前記導電層は、第１種の導電層であり、前記
半導体層は、この半導体層の表面から前記第１種の導電
層を構成する絶縁層に達し、絶縁物により充填されたト
レンチ溝により区分されていることを特徴とする。

【００２３】また、本発明の他の積層構造ウェハ（請求
項３）は、前記基板は、一導電型の半導体層であり、前
記導電層は、第２種の導電層であり、前記半導体層は、
この半導体層の表面から前記一導電型の前記半導多層に
達し、絶縁物により充填されたトレンチ溝により区分さ
れていることを特徴とする。

【００２４】また、本発明の積層構造ウェハの形成方法
（請求項４）は、第１の基板上に狭義、広義、第１種ま
たは第２種の導電層を形成する工程と、前記導電層と接
するように、前記第１の基板に第２の基板を貼り合わせ
る工程とを有することを特徴とする。

【００２５】ここで、前記第１および第２の基板として
半導体層を用い、前記貼り合わせる工程の際に、熱処理
により、前記第１の基板と前記導電層、および前記第２
の基板と前記導電層を反応させ、前記第１の基板と前記
第２の基板の密着性を高めることが好ましい（請求項
５）。

【００２６】

【作用】本発明（請求項１〜３）によれば、基板／導電
層／半導体層という積層構造ウェハを採用することによ
り、基板電位の変動を招く絶縁層が無くなっているの
で、基板電位の変動によってデバイス動作が不安定とな
る問題は生じない。

【００２７】ここで、例えば、導電層として、広義の導
電層または第１種の導電層を用いれば、これら導電層を
構成する絶縁層によりα線により生じる正孔または電子
をトラップできるので、ソフトエラーの問題も同時に解
決できる。

【００２８】また、導電層は半導体層に比べて抵抗が低
いので、導電層はその厚さを薄くしても半導体層の場合
のように抵抗が高くなることはない。したがって、本発
明（請求項２，３）によれば、浅いトレンチ溝を形成し
ても、素子形成領域（導電層／半導体層）を低抵抗に保
つことが可能となる。

【００２９】

【実施例】以下、図面を参照しながら実施例を説明す
る。

【００３０】図１は、本発明の第１の実施例に係る積層
構造ウェハの断面図である。

【００３１】図中、１はシリコン基板を示しており、こ
のシリコン基板１上には、例えば、厚さ５００ｎｍのチ
タン層やタングステン層などの金属層２Ｎ₁ が設けら
れ、この金属層２Ｎ₁ 上には、例えば、厚さ７００ｎｍ
のシリコン層３が設けられている。デバイスはこのシリ
コン層３および金属層２Ｎ₁ を利用して作成される。

【００３２】このように構成された積層構造ウェハによ
れば、金属層２Ｎ₁ に所定の電位を与えることにより、
ホットキャリアが発生しても、シリコン層３の電位は一
定に保たれる。したがって、デバイスの動作を安定に保
つことができる。

【００３３】また、金属層２Ｎ₁ はシリコン層３よりも
一般に抵抗が十分に低いので、金属層２Ｎ₁ を低抵抗に
保ったまま、金属層２Ｎ₁ の厚さをシリコン層３のそれ
に比べてかなり薄くすることがきる。このため、金属層
２Ｎ₁ およびシリコン層３の全体の厚さは薄いものとな
る。したがって、シリコン層３の表面からシリコン基板
１に達するトレンチ溝は浅いトレンチ溝となるので、そ
の作成は容易なものとなる。

【００３４】図２は、本発明の第２の実施例に係る積層
構造ウェハの断面図である。

【００３５】本実施例の積層構造ウェハが第１の実施例
のそれと異なる点は、金属層２Ｎ₁の代わりに、チタン
シリサイド層等の金属シリサイド層２Ｎ₂ （膜厚は例え
ば５００ｎｍ）を用いたことにある。このように構成さ
れた積層構造ウェハでも先の実施例と同様な効果が得ら
れる。

【００３６】図３は、本発明の第３の実施例に係る積層
構造ウェハの断面図である。

【００３７】本実施例の積層構造ウェハが第１の実施例
のそれと異なる点は、金属層２Ｎ₁の代わりに、金属シ
リサイド層２ａと金属層２ｂと金属シリサイド層２ｃと
の積層膜２Ｎ₃ を用いたことにある。

【００３８】金属シリサイド層２ａとしては例えば厚さ
２０ｎｍのタングステンシリサイド層、金属層２ｂとし
ては例えば厚さ５００ｎｍのタングステン層、金属シリ
サイド層２ｃとしては例えば厚さ２０ｎｍのタングステ
ンシリサイド層を用いる。

【００３９】また、本実施例では、３層の積層膜の場合
について説明したが、２層または４層以上であっても良
い。

【００４０】以下、第１〜第３の実施例における金属層
２Ｎ₁ 、金属シリサイド層２Ｎ₂ および積層膜２Ｎ₃ の
ことを狭義の導電層という。

【００４１】第１〜第３の実施例における積層構造ウェ
ハを用いる場合、通常、素子分離が必要となるが、例え
ば、全てのＭＯＳトランジスタの基板が電気的に共通で
良い場合（ｎ型ＭＯＳトランジスタやｐ型ＭＯＳトラン
ジスタのみを用いた場合）や、全てのバイポーラトラン
ジスタのコレクタが共通で良い場合は、上記実施例の積
層構造ウェハをそのまま用いることができる。

【００４２】一方、素子分離が必要な場合には、狭義の
導電層とシリコン基板とを電気的に分離する必要があ
る。この場合には、例えば、図４に示すように、狭義の
導電層２Ｎの下に酸化膜や窒化膜からなる絶縁層４を設
けると良い。

【００４３】以下、このような狭義の導電層２Ｎと絶縁
層４との積層構造の導電層を広義の導電層２Ｗという。

【００４４】図４の積層構造ウェハの場合、狭義の導電
層２Ｎと絶縁層４との密着性が良くない場合がある。こ
のような不都合を解消するには、図５に示すように、狭
義の導電層２Ｎと絶縁層４との間に、多結晶シリコン、
アモルファスシリコンまたは単結晶シリコン等の材料か
らなる中間層５を設けると良い。

【００４５】このような材料からなる中間層５は、酸化
層や窒化層膜等の絶縁層４と極めて密着性が良く、ま
た、金属等ともシリサイドを形成するので狭義の導電層
２Ｎとも極めて密着性が良い。

【００４６】以下、このような広義の導電層２Ｗにおい
て、その絶縁層４と狭義の導電層２Ｎとの間に中間層５
を設けたものを第１種の導電層２₁ という。

【００４７】図６は、ｐｎ接合分離により、狭義の導電
層２Ｎとシリコン基板１_p とを電気的に分離した積層構
造ウェハを示す断面図である。

【００４８】ｐ型シリコン基板１_p を用いる場合には、
図６に示すように、狭義の導電層２Ｎの下にｎ型シリコ
ン層６を設けることにより、狭義の導電層２Ｎとシリコ
ン基板１とを電気的に分離できる。

【００４９】このようなｐ型シリコン基板１_p に対して
逆導電型のｎ型シリコン層６（必ずしもシリコン層でな
くても良い）と、狭義の導電層２Ｎとの積層構造の導電
層を第２種の導電層２₂ という。

【００５０】図７は、本発明の第４の実施例に係るＣＭ
ＯＳトランジスタの概略構成を示す断面図である。

【００５１】本実施例のＣＭＯＳトランジスタの特徴
は、図４に示した積層構造ウェハを用いたことにある。
ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの
分離は、ウェハ表面から少なくとも絶縁層４に達するト
レンチ素子分離絶縁膜１１と絶縁層４とによりなされて
いる。トレンチ素子分離絶縁膜１１としては、例えば、
シリコン酸化膜を用いる。トレンチ素子分離絶縁膜１１
の形成方法は後述する。

【００５２】ｎ型ＭＯＳトランジスタはｐ型シリコン層
３p の領域に形成されており、具体的には、二つのｎ⁺
型ソース・ドレイン領域１２と、これらｎ⁺ 型ソース・
ドレイン領域１２により挟まれた領域上にゲート酸化膜
１３を介して配設されたゲート電極１４とにより構成さ
れている。

【００５３】同様に、ｐ型ＭＯＳトランジスタは、ｎ型
シリコン層３n の領域に形成されており、ｐ⁺ 型ソース
・ドレイン領域１５と、ゲート酸化膜１６と、ゲート電
極１７とにより構成されている。

【００５４】なお、図中、１８はｎ型ＭＯＳトランジス
タの基板コンタクト、１９はｐ型ＭＯＳトランジスタの
基板コンタクトを示している。これら基板コンタクトを
介して導電層２Ｎに所定レベルの電圧を印加することに
より、基板電位を所定のレベルに保持することができ
る。

【００５５】図８は、本発明の第５の実施例に係るＣＭ
ＯＳトランジスタの概略構成を示す断面図である。な
お、図７のＣＭＯＳトランジスタと対応する部分には図
７と同一符号を付してあり、詳細な説明は省略する。

【００５６】本実施例のＣＭＯＳトランジスタの特徴
は、図６に示した積層構造ウェハを用いたことにある。
ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの
分離は、ウェハ表面からｐ型シリコン基板１_p に達する
トレンチ素子分離絶縁膜１１ａと、ｐ型シリコン基板１
_p とｎ型シリコン層６とからなるｐｎ接合とによりなさ
れている。トレンチ素子分離絶縁膜１１ａの形成方法は
後述する。

【００５７】図９は、本発明の第６の実施例に係るバイ
ポーラトランジスタの概略構成を示す断面図である。

【００５８】本実施例のバイポーラトランジスタの特徴
は、図４に示した積層構造ウェハを用いたことにある。
素子分離は基板表面から絶縁層４に達する素子分離絶縁
膜２１と絶縁層４とによりなされている。

【００５９】シリコン層３内には、ｎ⁺ 型コレクタ引出
し層３ｎ⁺ C 、ｎ^- 型コレクタ層３ｎ^- C 、ｐ型ベース
層３ｐB 、ｎ⁺ 型エミッタ層３ｎ⁺ E が形成されてい
る。ｐ型ベース層３ｐB にはベース電極２３が設けら
れ、ｎ⁺ 型エミッタ層３ｎ⁺ E にはエミッタ電極２２が
設けられている。ベース電極２３とエミッタ電極２２と
は絶縁膜２３により絶縁分離されている。

【００６０】本実施例のバイポーラトランジスタによれ
ば、シリコン層３よりも低抵抗の狭義の導電層２Ｎを素
子の活性領域の一部として用いているので、活性領域の
全てをシリコン層で形成した場合に比べて、活性領域の
厚さを薄くできる。

【００６１】したがって、素子分離絶縁膜２１の深さ、
つまり、素子分離トレンチ溝の深さを浅く形成すること
ができるので、容易にトレンチ素子分離を行なうことが
可能となる。

【００６２】図１０は、本発明の第７の実施例に係るバ
イポーラトランジスタの概略構成を示す断面図である。
なお、図９のバイポーラトランジスタと対応する部分に
は図９と同一符号を付してあり、詳細な説明は省略す
る。

【００６３】本実施例のバイポーラトランジスタの特徴
は、図６に示した積層構造ウェハを用いたことにある。
素子分離はｐ型シリコン基板１_p に達する素子分離絶縁
膜２１と、ｐ型シリコン基板１_p とｎ型シリコン層６と
により形成されたｐｎ接合とによりなされている。この
ように構成されたバイポーラトランジスタでも活性領域
の厚さを従来よりも薄くなるので、先の実施例と同様な
効果が得られる。

【００６４】図１１〜図１３は、本発明の第８の実施例
に係る積層構造ウェハの形成方法を示す工程断面図であ
る。

【００６５】先ず、図１１（ａ）に示すように、第１の
シリコン基板１₁ 上に、例えば、チタニウム（Ｔｉ）を
堆積させ、金属層としての厚さ５００ｎｍのＴｉ層３１
を形成する。

【００６６】次に図１１（ｂ）に示すように、第１のシ
リコン基板１₁ と第２のシリコン基板１₂ とを重ね合わ
せて、図１１（ｃ）に示すように、Ｔｉ層３１を第１の
シリコン基板１₁ と第２のシリコン基板１₂ とにより挾
持したサンドイッチ構造の積層構造ウェハを形成する。

【００６７】この後あるいは上記工程中に、例えば、窒
素雰囲気中やアルゴン雰囲気中で９００℃の熱処理を行
なう。この結果、図１２（ａ）に示すように、Ｔｉ層３
１とシリコン基板１₁ 、Ｔｉ層３１とシリコン基板１₂
が反応して、狭義の導電層であるＴｉＳｉ₂ 層３１ａと
Ｔｉ層３１とＴｉＳｉ₂ 層３１ｂとの積層構造の導電層
が形成される。これにより、第１のシリコン基板１₁ と
第２のシリコン基板１₂ とが強固に接着するようにな
る。

【００６８】ここで、熱処理時間をより長くするか、ま
たは熱処理温度をより高くすれば、または熱処理時間を
より長くしかつ熱処理温度をより高くすれば、シリサイ
ド反応が進み、Ｔｉ層３１の全てがシリサイド化され、
図１２（ｂ）に示すように、狭義の導電層であるＴｉＳ
ｉ₂ 層３１ｃが形成される。

【００６９】また、熱処理時間をより短くするか、また
は熱処理温度をより低くすれば、または熱処理時間をよ
り短くしかつ熱処理温度をより低くすれば、図１２
（ｃ）に示すように、シリサイド化の進行が遅く、ほと
んどＴｉ層３１のままである。

【００７０】最後に、第２のシリコン基板１₂ を研磨ま
たはエッチングして、図１３に示すように、所望の厚さ
の積層構造ウェハが完成する。図１３（ａ）は図１２
（ａ）の積層構造ウェハを研磨またはエッチングした状
態を示し、図１３（ｂ）は図１２（ｂ）の積層構造ウェ
ハを研磨またはエッチングした状態を示している。な
お、第２のシリコン基板１₂ の代わりに、第１のシリコ
ン基板１₁ を研磨またはエッチングしても良い。

【００７１】図１４は、本発明の第９の実施例に係る積
層構造ウェハの形成方法を示す工程断面図である。本実
施例は、第１種の導電層を有する積層構造ウェハの形成
方法に関するものである。

【００７２】まず、図１４（ａ）に示すように、第１の
シリコン基板１₁ 上に厚さ１００ｎｍのシリコン酸化膜
４１を熱酸化法等を用いて形成する。次いでシリコン酸
化膜４１上に中間層としての厚さ４００ｎｍの多結晶シ
リコン膜４２を形成した後、この多結晶シリコン膜４２
上に狭義の導電層としての厚さ１００ｎｍをＴｉ層４２
を形成する。

【００７３】次に第８の実施例と同様な方法により、第
２のシリコン基板と第１のシリコン基板とを重ね合わせ
てからあるいは同時に熱処理を行ない、次いで第２のシ
リコン基板１₂ を所望の厚さにする。

【００７４】このとき、上記熱処理における熱処理時間
や熱処理時間の違いによって、第７の実施例の場合と同
様に、図１４（ｂ）に示すようなＴｉＳｉ₂ 層４４とＴ
ｉ層４３とＴｉＳｉ₂ 層４５との積層構造の狭義の導電
膜や、図１４（ｂ）に示すようなＴｉＳｉ₂ 層４６の狭
義の導電層が形成される。

【００７５】なお、本実施例において、中間層を省いて
も良いし、あるいは狭義の導電層として金属層のみの導
電層を用いても良い。

【００７６】図１５は、本発明の第１０の実施例に係る
積層構造ウェハの形成方法を示す工程断面図である。本
実施例は、第２種の導電層を有する積層構造ウェハの形
成方法に関するものである。

【００７７】まず、図１５（ａ）に示すように、ボロン
等のｐ型不純物がドープされたｐ型シリコン基板１_p1を
用意し、このｐ型シリコン基板１_p1の表面にリン等のｎ
型不純物をイオン注入法によりドープして、その表面に
厚さ３００ｎｍのｎ型シリコン層６を形成する。次にこ
のｎ型シリコン層６上に中間層としての厚さ４００ｎｍ
の多結晶シリコン膜５１を形成した後、この多結晶シリ
コン膜５１上に厚さ１００ｎｍのＴｉ層５２を形成す
る。

【００７８】この後、第７の実施例と同様な方法によ
り、第２のシリコン基板と第１のシリコン基板とを重ね
合わせてからあるいは同時に熱処理を行ない、次いで第
２のシリコン基板１₂ を所望の厚さにする。

【００７９】このとき、上記熱処理における熱処理時間
や熱処理時間の違いによって、第７の実施例の場合と同
様に、図１５（ｂ）に示すようなＴｉＳｉ₂ 層５３とＴ
ｉ層５２とＴｉＳｉ₂ 層５４との積層構造の狭義の導電
膜や、図１５（ｃ）に示すようなＴｉＳｉ₂ 層５５の狭
義の導電層が形成される。

【００８０】なお、本実施例において狭義の導電層とし
て金属層のみの導電層を用いても良い。

【００８１】また、第７〜第９の実施例においては、Ｔ
ｉ層３１，４３，５２からＴｉＳｉ₂ 層や、Ｔｉ層とＴ
ｉＳｉ₂ 層との積層膜を形成したが、最初から、ＴｉＳ
ｉ₂層、Ｔｉ層とＴｉＳｉ₂ 層との積層膜を形成しても
良い。また、Ｔｉ層とチタンナイトライド層との積層膜
や、ＴｉＳｉ₂ 層ととチタンナイトライド層との積層膜
を形成しても良い。また、Ｔｉ層以外の金属層や、Ｔｉ
Ｓｉ₂ 層以外のシリサイド層を用いても良い。

【００８２】図１６は、本発明の第１１の実施例に係る
積層構造ウェハの形成方法を示す断面図である。本実施
例は、第２種の導電層を有する積層構造ウェハの形成方
法に関するものである。

【００８３】本実施例の積層構造ウェハの形成方法が第
８〜第１０の実施例のそれらと異なる点は、第１のシリ
コン基板および第２のシリコン基板の両方に金属層や金
属シリサイド層を形成してから二つのシリコン基板を接
着することにある。

【００８４】すなわち、図１６に示すように、第１のシ
リコン基板１₁ 上にＴｉ層６１を形成し、第２のシリコ
ン基板１₂ 上にはＣｏＳｉ₂ 層６２とＣｏ層６３との積
層膜を形成した後、第１のシリコン基板１₁ と第２のシ
リコン基板１₂ とを貼り合わせる。

【００８５】なお、ウェハの膜厚を調整する工程では、
膜厚の精度を出すために、所定部分の膜厚を測定し、そ
の測定結果に基づいて、ウェハ表面の全面を所定量酸化
し、この酸化膜を除去することで全体的に膜厚を薄くし
たり、また、ウェハ面内の膜厚の分布を測定し、その測
定結果に基づいて、除去量を場所によって変えても良
い。

【００８６】図１７は、トレンチ素子分離の形成方法を
示す工程断面図である。これは図７のｎ型ＭＯＳトラン
ジスタについてのものである。

【００８７】まず、図１７（ａ）に示すように、リアク
ティブイオンエッチング（ＲＩＥ）等の異方性エッチン
グにより、シリコン層３ｐの表面から少なくとも絶縁層
４の表面に達するトレンチ溝を形成する。図１７には、
図７の場合とは異なり、絶縁層４の表面よりも深いとこ
ろまでトレンチ溝が掘られた様子が示されている。

【００８８】次に図１７（ｂ）に示すように、トレンチ
溝が充填されるように、トレンチ素子分離絶縁膜１１ａ
となるシリコン酸化膜や、シリコン酸化膜と多結晶シリ
コン膜との積層膜等の絶縁膜を全面に形成した後、トレ
ンチ溝以外の領域に存在する上記絶縁膜を研磨やエッチ
バック等の除去方法により除去して、トレンチ素子分離
が完成する。

【００８９】図１８は、トレンチ素子分離の形成方法を
示す工程断面図である。これは図８のｎ型ＭＯＳトラン
ジスタについてのものである。

【００９０】まず、図１８（ａ）に示すように、ＲＩＥ
等の異方性エッチングを用いて、シリコン層３ｐの表面
から少なくともｐ型シリコン基板１_p の表面に達するト
レンチ溝を形成する。図１８には、図８の場合とは異な
り、ｐ型シリコン基板１_p の表面よりも深いところまで
トレンチ溝が掘られた様子が示されている。

【００９１】次に図１７（ｂ）に示すように、トレンチ
溝が充填されるように、トレンチ素子分離絶縁膜１１と
なるシリコン酸化膜や、シリコン酸化膜と多結晶シリコ
ン膜との積層膜等の絶縁膜を全面に形成した後、トレン
チ溝以外の領域に存在する上記絶縁膜を研磨やエッチバ
ック等の除去方法により除去して、トレンチ素子分離が
完成する。

【００９２】一般に、シリコンウェハを用いた集積回路
の高温酸化工程（例えばゲート酸化等）の際に、金属層
や金属シリサイド層等の導電層がウェハの表面に露出し
ていると、これら導電層の構成金属が素子領域に拡散し
たり、あるいは炉中に拡散するという問題が生じる。す
なわち、上記導電層が汚染源の原因となる。

【００９３】このような問題は以下のようにすることに
より解決できる。すなわち、図１９（ａ）に示すよう
に、導電層（例えば第１種の導電層２₁ や第２種の導電
層２₂）７１の周辺を完全にシリコン基板７２で覆った
り、あるいは図１９（ｂ）に示すように、導線層７１の
周囲を完全にシリコン基板７２および絶縁層７３で覆う
ようにすれば良い。

【００９４】図１９（ｂ）の構造は、例えば、まず、第
１のシリコン基板７２₁ 上に導電層７１と、この導電層
７１の周辺を覆う絶縁層７３とを形成し、次いでこの第
１のシリコン基板７２₁ と第２のシリコン基板７２₂ と
を貼り合わすことにより得られる。また、導電層７１よ
りも大きい溝を第１のシリコン基板７２₁ に形成し、こ
の溝中に導電層７１を設け、その溝を絶縁層７３で充填
した第１のシリコン基板７２₁ と第２のシリコン基板７
２₂ とを貼り合わせても良い。

【００９５】なお、本発明は上記実施例に限定されるも
のではない。例えば、上記実施例では、半導体層として
シリコン層を用いた場合について説明したが、他の半導
体、例えば、ＧａＡｓ層、ＩｎＰ層等の化合物半導体層
を用いても良い。また、絶縁膜も酸化膜や窒化膜に限ら
ずダイアモンド等を用いても良い。

【００９６】また、上記実施例では、基板として半導体
基板（半導体層）を用いたが、その代わりに、絶縁層、
金属層、または半導体層、絶縁層、金属層の積層膜（例
えば半導体層／絶縁層／金属層の積層膜や、半導体層／
絶縁層／半導体層の積層膜）でも良い。

【００９７】また、上記実施例では、ウェハの作成方法
として、貼り合せ法（接着法）を用いた作成方法につい
て説明したが、他の作成方法を用いても良い。例えば、
第１の半導体基板上に狭義、広義、第１種または第２種
の導電層を形成し、この上に半導体層を堆積することに
よりウェハを作成しても良い。

【００９８】また、上記実施例では、トレンチ素子分離
した積層構造ウェハの例として、図４、図６の積層構造
ウェハについてしか説明しなかったが、他のタイプの積
層構造ウェハについても同様である。

【００９９】

【発明の効果】以上詳説したように本発明によれば、基
板／導電層／半導体層という積層構造ウェハを採用して
いるので、基板電位の変動を招く絶縁層が無くなり、し
たがって、基板電位の変動によってデバイスの動作が不
安定になるのを防止できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る積層構造ウェハの
断面図

【図２】本発明の第２の実施例に係る積層構造ウェハの
断面図

【図３】本発明の第３の実施例に係る積層構造ウェハの
断面図

【図４】素子分離の方法を説明するための積層構造ウェ
ハの断面図

【図５】第１種の導電層を有する積層構造ウェハの断面
図

【図６】他の素子分離の方法を説明するための積層構造
ウェハの断面図

【図７】本発明の第４の実施例に係るＣＭＯＳトランジ
スタの概略構成を示す断面図

【図８】本発明の第５の実施例に係るＣＭＯＳトランジ
スタの概略構成を示す断面図

【図９】本発明の第６の実施例に係るバイポーラトラン
ジスタの概略構成を示す断面図

【図１０】本発明の第７の実施例に係るバイポーラトラ
ンジスタの概略構成を示す断面図

【図１１】本発明の第８の実施例に係る積層構造ウェハ
の前半の形成方法を示す工程断面図

【図１２】本発明の第８の実施例に係る積層構造ウェハ
の中半の形成方法を示す工程断面図

【図１３】本発明の第８の実施例に係る積層構造ウェハ
の後半の形成方法を示す工程断面図

【図１４】本発明の第９の実施例に係る積層構造ウェハ
の形成方法を示す工程断面図

【図１５】本発明の第１０の実施例に係る積層構造ウェ
ハの形成方法を示す工程断面図

【図１６】本発明の第１１の実施例に係る積層構造ウェ
ハの形成方法を示す断面図

【図１７】トレンチ素子分離の形成方法を示す工程断面
図

【図１８】他のトレンチ素子分離の形成方法を示す工程
断面図

【図１９】導電層による汚染を防止できる積層構造ウェ
ハを説明するための図

【図２０】従来のＳＯＩウェハの構造を示す断面図

【図２１】従来のバイポーラトランジスタの構造を示す
断面図

【符号の説明】

１ …シリコン基板 １_p …ｐ型シリコン基板 ２Ｎ₁ …金属層 ２Ｎ₂ …金属シリサイド層 ２Ｎ₃ …金属シリサイド層／金属層／金属シリサイド層
積層膜 ２Ｎ …狭義の導電層 ２Ｗ …広義の導電層 ２₁ …第１種の導電層 ２₂ …第２種の導電層 ２ａ …金属シリサイド層 ２ｂ …金属層 ２ｃ …金属シリサイド層 ３ …シリコン層（半導体層） ４ …絶縁層 ５ …中間層

Claims (5)

【特許請求の範囲】
1. 【請求項１】基板上に設けられた第１種または第２種の
   導電層と、 この導電層上に設けられた半導体層と具備してなること
   を特徴とする積層構造ウェハ。
2. 【請求項２】前記導電層は、第１種の導電層であり、 前記半導体層は、この半導体層の表面から前記第１種の
   導電層を構成する絶縁層に達し、絶縁物により充填され
   たトレンチ溝により区分されていることを特徴とする請
   求項１に記載の積層構造ウェハ。
3. 【請求項３】前記基板は、一導電型の半導体層であり、 前記導電層は、第２種の導電層であり、 前記半導体層は、この半導体層の表面から前記一導電型
   の前記半導多層に達し、絶縁物により充填されたトレン
   チ溝により区分されていることを特徴とする請求項１に
   記載の積層構造ウェハ。
4. 【請求項４】第１の基板上に第１種または第２種の導電
   層を形成する工程と、 前記導電層と接するように、前記第１の基板に第２の基
   板を貼り合わせる工程とを有することを特徴とする積層
   構造ウェハの形成方法。
5. 【請求項５】前記第１および第２の基板として半導体層
   を用い、 前記貼り合わせる工程の際に、熱処理により、前記第１
   の基板と前記導電層、および前記第２の基板と前記導電
   層を反応させ、前記第１の基板と前記第２の基板の密着
   性を高めることを特徴とする請求項４に記載の積層構造
   ウェハの形成方法。