JPH0888237A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0888237A JPH0888237A JP6223290A JP22329094A JPH0888237A JP H0888237 A JPH0888237 A JP H0888237A JP 6223290 A JP6223290 A JP 6223290A JP 22329094 A JP22329094 A JP 22329094A JP H0888237 A JPH0888237 A JP H0888237A
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Abstract
(57)【要約】
【目的】 ショートチャネル効果を抑制し、Ｋ値が大き
く且つ寄生容量の小さいｐ層埋め込み型ＦＥＴの製造方
法を提供する。 【構成】 化合物半導体基板１１にＣイオンを注入して
低濃度のｐ型領域１２を形成した後、ｐ型領域１２にＳ
ｉイオンを注入して低濃度のｎ型領域１３を形成し、そ
の後、ｎ型領域１３上にゲート電極１４を形成する。次
に、ゲート電極１４をマスクとしてII属元素イオンを注
入して高濃度のｐ+ 型領域１５を形成した後、ｐ+ 型領
域１５にＳｉイオンを注入してｎ´型領域１６を形成す
る。次に、絶縁膜（スルー膜）１７を堆積した後、Ｓｉ
イオンを注入してｎ+ 型領域１８を形成する。次に、保
護膜１９を堆積した後、化合物半導体基板１１をアニー
ルする。次に、保護膜１９に設けた開口部にソース・ド
レイン電極２０を形成する。
く且つ寄生容量の小さいｐ層埋め込み型ＦＥＴの製造方
法を提供する。 【構成】 化合物半導体基板１１にＣイオンを注入して
低濃度のｐ型領域１２を形成した後、ｐ型領域１２にＳ
ｉイオンを注入して低濃度のｎ型領域１３を形成し、そ
の後、ｎ型領域１３上にゲート電極１４を形成する。次
に、ゲート電極１４をマスクとしてII属元素イオンを注
入して高濃度のｐ+ 型領域１５を形成した後、ｐ+ 型領
域１５にＳｉイオンを注入してｎ´型領域１６を形成す
る。次に、絶縁膜（スルー膜）１７を堆積した後、Ｓｉ
イオンを注入してｎ+ 型領域１８を形成する。次に、保
護膜１９を堆積した後、化合物半導体基板１１をアニー
ルする。次に、保護膜１９に設けた開口部にソース・ド
レイン電極２０を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体基板を有
する電界効果トランジスタ、特に、通信用機器やコンピ
ュータ等に用いられる高速半導体集積回路装置用の電界
効果トランジスタの製造方法に関するものである。
する電界効果トランジスタ、特に、通信用機器やコンピ
ュータ等に用いられる高速半導体集積回路装置用の電界
効果トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来、ＧａＡｓ等よりなる化合物半導体
基板を有する電界効果トランジスタ（以下、ＦＥＴと称
する。）の製造工程においては、ゲート電極とソース電
極との間の寄生ソース抵抗及びゲート電極とドレイン電
極との間の寄生ドレイン抵抗を低減すると共に、ゲート
電極とソース電極との間の耐圧及びゲート電極とドレイ
ン電極との間の耐圧を向上するために、高融点金属より
なるゲート電極を用いいたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）高融点金属ゲートセルフアライ
メントプロセスが広く採用されている。
基板を有する電界効果トランジスタ（以下、ＦＥＴと称
する。）の製造工程においては、ゲート電極とソース電
極との間の寄生ソース抵抗及びゲート電極とドレイン電
極との間の寄生ドレイン抵抗を低減すると共に、ゲート
電極とソース電極との間の耐圧及びゲート電極とドレイ
ン電極との間の耐圧を向上するために、高融点金属より
なるゲート電極を用いいたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）高融点金属ゲートセルフアライ
メントプロセスが広く採用されている。
【０００３】以下、高融点金属ゲートセルフアライメン
トプロセスを用いた従来のＦＥＴの製造方法について図
４及び図５を参照しながら説明する。
トプロセスを用いた従来のＦＥＴの製造方法について図
４及び図５を参照しながら説明する。
【０００４】まず、ＧａＡｓよりなる化合物半導体基板
１１上にフォトレジストを塗布した後、フォトリソグラ
フィ技術によりレジストパターン（図示は省略してい
る。）を形成し、該レジストパターンをマスクとする選
択イオン注入法により、図４（ａ）に示すように、チャ
ネル領域となるｎ型領域１３を形成する。
１１上にフォトレジストを塗布した後、フォトリソグラ
フィ技術によりレジストパターン（図示は省略してい
る。）を形成し、該レジストパターンをマスクとする選
択イオン注入法により、図４（ａ）に示すように、チャ
ネル領域となるｎ型領域１３を形成する。
【０００５】次に、図４（ｂ）に示すように、ｎ型領域
１３の上に高融点金属よりなるゲート電極１４を形成す
る。
１３の上に高融点金属よりなるゲート電極１４を形成す
る。
【０００６】次に、図４（ｃ）に示すように、化合物半
導体基板１１上にフォトレジストを塗布した後、フォト
リソグラフィ技術によりレジストパターン（図示は省略
している。）を形成し、該レジストパターンをマスクと
する選択イオン注入法により、ｎ型領域１３よりもイオ
ンの注入量が多く且つ注入深さが深いｎ´型領域１６を
形成する。この際、ゲート電極１４はイオン注入に対す
るマスクの役割を兼ねており、ｎ型領域１３の位置とｎ
´型領域１６の位置とは自己整合的に設定される。
導体基板１１上にフォトレジストを塗布した後、フォト
リソグラフィ技術によりレジストパターン（図示は省略
している。）を形成し、該レジストパターンをマスクと
する選択イオン注入法により、ｎ型領域１３よりもイオ
ンの注入量が多く且つ注入深さが深いｎ´型領域１６を
形成する。この際、ゲート電極１４はイオン注入に対す
るマスクの役割を兼ねており、ｎ型領域１３の位置とｎ
´型領域１６の位置とは自己整合的に設定される。
【０００７】次に、図５（ａ）に示すように、ＳｉＯ2
等の絶縁膜よりなるスルー膜１７を堆積した後、該スル
ー膜１７上にフォトレジストを塗布する。その後、フォ
トリソグラフィ技術によりレジストパターン（図示は省
略している。）を形成し、該レジストパターンをマスク
とする選択イオン注入法により、ＦＥＴのソース・ドレ
イン領域となるｎ+ 型領域１８を形成する。この際、ゲ
ート電極１４は、イオン注入に対するマスクの役割を兼
ねており、ｎ´型領域１６の位置とｎ+ 型領域１８の位
置とは自己整合的に設定される。
等の絶縁膜よりなるスルー膜１７を堆積した後、該スル
ー膜１７上にフォトレジストを塗布する。その後、フォ
トリソグラフィ技術によりレジストパターン（図示は省
略している。）を形成し、該レジストパターンをマスク
とする選択イオン注入法により、ＦＥＴのソース・ドレ
イン領域となるｎ+ 型領域１８を形成する。この際、ゲ
ート電極１４は、イオン注入に対するマスクの役割を兼
ねており、ｎ´型領域１６の位置とｎ+ 型領域１８の位
置とは自己整合的に設定される。
【０００８】次に、図５（ｂ）に示すように、ＳｉＯ2
等の絶縁膜よりなる保護膜１９を堆積した後、該保護膜
１９をアニール保護膜としてアニール処理を行うことに
より、注入されたイオンを活性化してＦＥＴの活性層を
形成する。
等の絶縁膜よりなる保護膜１９を堆積した後、該保護膜
１９をアニール保護膜としてアニール処理を行うことに
より、注入されたイオンを活性化してＦＥＴの活性層を
形成する。
【０００９】次に、図５（ｃ）に示すように、ｎ+ 型領
域１８上の保護膜１９に開口部を形成した後、該開口部
にソース・ドレイン電極２０を形成する。
域１８上の保護膜１９に開口部を形成した後、該開口部
にソース・ドレイン電極２０を形成する。
【００１０】しかしながら、前記のようにして製造され
たＦＥＴにおいて、ゲート長を０．５μｍ以下に短縮す
ると、ソース側のｎ´型領域１６とドレイン側のｎ´型
領域１６との間隔及びソース側のｎ+ 型領域１８とドレ
イン側のｎ+ 型領域１８との間隔が短くなるために、ｎ
型領域１３の下側の化合物半導体基板１１を通ってソー
ス・ドレイン間に電流が流れ、しきい値電圧が負にシフ
トしてＦＥＴ特性が低下する、いわゆるショートチャネ
ル効果と呼ばれる現象が生じる。
たＦＥＴにおいて、ゲート長を０．５μｍ以下に短縮す
ると、ソース側のｎ´型領域１６とドレイン側のｎ´型
領域１６との間隔及びソース側のｎ+ 型領域１８とドレ
イン側のｎ+ 型領域１８との間隔が短くなるために、ｎ
型領域１３の下側の化合物半導体基板１１を通ってソー
ス・ドレイン間に電流が流れ、しきい値電圧が負にシフ
トしてＦＥＴ特性が低下する、いわゆるショートチャネ
ル効果と呼ばれる現象が生じる。
【００１１】そこで、ショートチャネル効果を抑制する
方法として、フォトリソグラフィ技術を用いた選択イオ
ン注入法により、ｎ型領域１３、ｎ´型領域１６及びｎ
+ 型領域１８の下側にｐ型層が形成されたｐ層埋め込み
型ＦＥＴを製造する方法が提案されている。
方法として、フォトリソグラフィ技術を用いた選択イオ
ン注入法により、ｎ型領域１３、ｎ´型領域１６及びｎ
+ 型領域１８の下側にｐ型層が形成されたｐ層埋め込み
型ＦＥＴを製造する方法が提案されている。
【００１２】以下、ｐ層埋め込み型ＦＥＴの製造方法に
ついて図６及び図７を参照しながら説明する。
ついて図６及び図７を参照しながら説明する。
【００１３】まず、ＧａＡｓよりなる化合物半導体基板
１１上にフォトレジストを塗布した後、フォトリソグラ
フィ技術によりレジストパターン（図示は省略してい
る。）を形成し、該レジストパターンをマスクとする選
択イオン注入法により、Ｃイオン、Ｍｇイオン及びＢｅ
イオン等のｐ型不純物イオンを注入し、図６（ａ）に示
すように、ｐ型領域１２を形成する。
１１上にフォトレジストを塗布した後、フォトリソグラ
フィ技術によりレジストパターン（図示は省略してい
る。）を形成し、該レジストパターンをマスクとする選
択イオン注入法により、Ｃイオン、Ｍｇイオン及びＢｅ
イオン等のｐ型不純物イオンを注入し、図６（ａ）に示
すように、ｐ型領域１２を形成する。
【００１４】次に、図６（ｂ）に示すように、ｐ型領域
１２上にフォトレジストを塗布した後、フォトリソグラ
フィ技術によりレジストパターン（図示は省略してい
る。）を形成し、該レジストパターンをマスクとする選
択イオン注入法により、チャネル領域となるｎ型領域１
３を形成する。
１２上にフォトレジストを塗布した後、フォトリソグラ
フィ技術によりレジストパターン（図示は省略してい
る。）を形成し、該レジストパターンをマスクとする選
択イオン注入法により、チャネル領域となるｎ型領域１
３を形成する。
【００１５】次に、図６（ｃ）に示すように、ｎ型領域
１３の上に高融点金属よりなるゲート電極１４を形成す
る。
１３の上に高融点金属よりなるゲート電極１４を形成す
る。
【００１６】次に、図６（ｄ）に示すように、化合物半
導体基板１１上にフォトレジストを塗布した後、フォト
リソグラフィ技術によりレジストパターン（図示は省略
している。）を形成し、該レジストパターンをマスクと
する選択イオン注入法により、ｎ型領域１３よりもイオ
ンの注入量が多く且つ注入深さが深いｎ´型領域１６を
形成する。この際、高融点金属ゲート電極１４はイオン
注入に対するマスクの役割を兼ねており、ｎ型領域１３
の位置とｎ´型領域１６の位置とは自己整合的に設定さ
れる。
導体基板１１上にフォトレジストを塗布した後、フォト
リソグラフィ技術によりレジストパターン（図示は省略
している。）を形成し、該レジストパターンをマスクと
する選択イオン注入法により、ｎ型領域１３よりもイオ
ンの注入量が多く且つ注入深さが深いｎ´型領域１６を
形成する。この際、高融点金属ゲート電極１４はイオン
注入に対するマスクの役割を兼ねており、ｎ型領域１３
の位置とｎ´型領域１６の位置とは自己整合的に設定さ
れる。
【００１７】次に、図７（ａ）に示すように、ＳｉＯ2
等の絶縁膜よりなるスルー膜１７を堆積した後、該スル
ー膜１７上にフォトレジストを塗布する。その後、フォ
トリソグラフィ技術によりレジストパターン（図示は省
略している。）を形成し、該レジストパターンをマスク
とする選択イオン注入法により、ｎ´型領域１６よりも
イオンの注入量が多く且つ注入深さが深いｎ+ 型領域１
８を形成する。この際、ゲート電極１４はイオン注入に
対するマスクの役割を兼ねており、ｎ´型領域１６の位
置とｎ+ 型領域１８の位置とは自己整合的に設定され
る。
等の絶縁膜よりなるスルー膜１７を堆積した後、該スル
ー膜１７上にフォトレジストを塗布する。その後、フォ
トリソグラフィ技術によりレジストパターン（図示は省
略している。）を形成し、該レジストパターンをマスク
とする選択イオン注入法により、ｎ´型領域１６よりも
イオンの注入量が多く且つ注入深さが深いｎ+ 型領域１
８を形成する。この際、ゲート電極１４はイオン注入に
対するマスクの役割を兼ねており、ｎ´型領域１６の位
置とｎ+ 型領域１８の位置とは自己整合的に設定され
る。
【００１８】次に、図７（ｂ）に示すように、ＳｉＯ2
等の絶縁膜よりなる保護膜１９を堆積した後、該保護膜
１９をアニール保護膜としてアニール処理を行うことに
より、注入されたイオンを活性化してＦＥＴの活性層を
形成する。
等の絶縁膜よりなる保護膜１９を堆積した後、該保護膜
１９をアニール保護膜としてアニール処理を行うことに
より、注入されたイオンを活性化してＦＥＴの活性層を
形成する。
【００１９】次に、図７（ｃ）に示すように、ｎ+ 型領
域１８上の保護膜１９に開口部を形成した後、該開口部
にソース・ドレイン電極２０を形成する。
域１８上の保護膜１９に開口部を形成した後、該開口部
にソース・ドレイン電極２０を形成する。
【００２０】この製造方法により得られるＦＥＴにおい
ては、ｎ型領域１３、ｎ´型領域１６及びｎ+ 型領域１
８の下側にｐ型領域１２が形成されているため、ｐｎ接
合の電位障壁により、ｎ型領域１３の下側の化合物半導
体基板１１を通ってソース・ドレイン間に流れる電流が
抑えられるので、ショートチャネル効果を抑制すること
が可能となる。また、ｐｎ接合により、ｎ型領域１３に
おけるｐ型領域１２側の部分が空乏化されてｎ型領域１
３が薄くなるため、ＦＥＴのＫ値が増加してＦＥＴ特性
が向上する。
ては、ｎ型領域１３、ｎ´型領域１６及びｎ+ 型領域１
８の下側にｐ型領域１２が形成されているため、ｐｎ接
合の電位障壁により、ｎ型領域１３の下側の化合物半導
体基板１１を通ってソース・ドレイン間に流れる電流が
抑えられるので、ショートチャネル効果を抑制すること
が可能となる。また、ｐｎ接合により、ｎ型領域１３に
おけるｐ型領域１２側の部分が空乏化されてｎ型領域１
３が薄くなるため、ＦＥＴのＫ値が増加してＦＥＴ特性
が向上する。
【００２１】
【発明が解決しようとする課題】しかしながら、前記の
ｐ層埋め込み型ＦＥＴの製造方法においては、ショート
チャネル効果を抑制するためｎ型領域１３の直下に高濃
度のｐ型領域１２を形成するので、同じしきい値電圧を
得るためにはｎ型領域１３の濃度を高くする必要があ
る。このため、寄生容量が増加してＦＥＴの高周波特性
が低下するという新たな問題が発生する。
ｐ層埋め込み型ＦＥＴの製造方法においては、ショート
チャネル効果を抑制するためｎ型領域１３の直下に高濃
度のｐ型領域１２を形成するので、同じしきい値電圧を
得るためにはｎ型領域１３の濃度を高くする必要があ
る。このため、寄生容量が増加してＦＥＴの高周波特性
が低下するという新たな問題が発生する。
【００２２】また、ｐ型不純物イオンとしてＣイオンを
用いた場合には、図８（ａ）に示すように、Ｃイオンの
活性化率が低いため、高濃度のｐ型領域１２を形成する
ことが困難であるので、ショートチャネル効果を充分に
抑制することができないという問題がある。
用いた場合には、図８（ａ）に示すように、Ｃイオンの
活性化率が低いため、高濃度のｐ型領域１２を形成する
ことが困難であるので、ショートチャネル効果を充分に
抑制することができないという問題がある。
【００２３】また、ｐ型不純物イオンとしてII属元素で
あるＭｇイオンやＢｅイオン等を用いた場合には、図８
（ｂ）に示すように、II属元素イオンは熱拡散係数が大
きいため、アニール処理中に拡散するので、急峻なｐ型
領域１２を形成することが困難である。このため、ｎ型
領域１３におけるｐ型領域１２側の部分のみを空乏化
し、ｎ型領域１３を薄層化することにより、ＦＥＴのＫ
値を増加させることが困難となる。
あるＭｇイオンやＢｅイオン等を用いた場合には、図８
（ｂ）に示すように、II属元素イオンは熱拡散係数が大
きいため、アニール処理中に拡散するので、急峻なｐ型
領域１２を形成することが困難である。このため、ｎ型
領域１３におけるｐ型領域１２側の部分のみを空乏化
し、ｎ型領域１３を薄層化することにより、ＦＥＴのＫ
値を増加させることが困難となる。
【００２４】前記に鑑み、本発明は、ゲート長が０．５
μｍ以下であってもショートチャネル効果が充分に抑制
され、ｎ型領域の薄層化によるＦＥＴのＫ値向上の効果
が大きく且つ寄生容量の増加による高周波特性の低下が
ないｐ層埋め込み型ＦＥＴを製造する方法を提供するこ
とを目的とする。
μｍ以下であってもショートチャネル効果が充分に抑制
され、ｎ型領域の薄層化によるＦＥＴのＫ値向上の効果
が大きく且つ寄生容量の増加による高周波特性の低下が
ないｐ層埋め込み型ＦＥＴを製造する方法を提供するこ
とを目的とする。
【００２５】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ゲート電極直下の第２導電型の導電層の
下側に第１導電型の低濃度不純物領域を形成すると共
に、該第１導電型の低濃度不純物領域の両側に第１導電
型の高濃度不純物領域を形成するものである。
め、本発明は、ゲート電極直下の第２導電型の導電層の
下側に第１導電型の低濃度不純物領域を形成すると共
に、該第１導電型の低濃度不純物領域の両側に第１導電
型の高濃度不純物領域を形成するものである。
【００２６】具体的に請求項１の発明が講じた解決手段
は、電界効果トランジスタの製造方法を、化合物半導体
基板上に第１導電型の第１の不純物イオンをイオン注入
することにより前記化合物半導体基板上に第１導電型の
低濃度不純物領域を形成する第１の工程と、前記第１導
電型の低濃度不純物領域の上部に第２導電型の導電層を
形成する第２の工程と、前記第２導電型の導電層の上に
ゲート電極を形成する第３の工程と、前記第１導電型の
低濃度不純物領域に前記ゲート電極をマスクとして第１
導電型の第２の不純物イオンをイオン注入することによ
り前記第１導電型の低濃度不純物領域における前記ゲー
ト電極直下以外の領域に第１導電型の高濃度不純物領域
を形成する第４の工程と、前記第２導電型の導電層の上
における前記ゲート電極の両側にソース電極及びドレイ
ン電極を形成する第５の工程とを備えている構成とする
ものである。
は、電界効果トランジスタの製造方法を、化合物半導体
基板上に第１導電型の第１の不純物イオンをイオン注入
することにより前記化合物半導体基板上に第１導電型の
低濃度不純物領域を形成する第１の工程と、前記第１導
電型の低濃度不純物領域の上部に第２導電型の導電層を
形成する第２の工程と、前記第２導電型の導電層の上に
ゲート電極を形成する第３の工程と、前記第１導電型の
低濃度不純物領域に前記ゲート電極をマスクとして第１
導電型の第２の不純物イオンをイオン注入することによ
り前記第１導電型の低濃度不純物領域における前記ゲー
ト電極直下以外の領域に第１導電型の高濃度不純物領域
を形成する第４の工程と、前記第２導電型の導電層の上
における前記ゲート電極の両側にソース電極及びドレイ
ン電極を形成する第５の工程とを備えている構成とする
ものである。
【００２７】請求項２の発明は、請求項１の構成に、前
記第１導電型の第１の不純物イオンはＣイオンであり、
前記第１導電型の低濃度不純物領域及び高濃度不純物領
域はそれぞれｐ型の低濃度不純物領域及び高濃度不純物
領域であり、前記第２導電型の導電層はｎ型の導電層で
あるという構成を付加するものである。
記第１導電型の第１の不純物イオンはＣイオンであり、
前記第１導電型の低濃度不純物領域及び高濃度不純物領
域はそれぞれｐ型の低濃度不純物領域及び高濃度不純物
領域であり、前記第２導電型の導電層はｎ型の導電層で
あるという構成を付加するものである。
【００２８】請求項３の発明は、請求項１又は２の構成
に、前記第１導電型の第２の不純物イオンはII属元素イ
オンであり、前記第１導電型の低濃度不純物領域及び高
濃度不純物領域はそれぞれｐ型の低濃度不純物領域及び
高濃度不純物領域であり、前記第２導電型の導電層はｎ
型の導電層であるという構成を付加するものである。
に、前記第１導電型の第２の不純物イオンはII属元素イ
オンであり、前記第１導電型の低濃度不純物領域及び高
濃度不純物領域はそれぞれｐ型の低濃度不純物領域及び
高濃度不純物領域であり、前記第２導電型の導電層はｎ
型の導電層であるという構成を付加するものである。
【００２９】請求項４の発明が講じた解決手段は、電界
効果トランジスタの製造方法を、化合物半導体基板に第
１導電型の不純物イオン及び不活性イオンをイオン注入
することにより前記化合物半導体基板上に第１導電型の
低濃度不純物領域を形成する第１の工程と、前記第１導
電型の低濃度不純物領域の上部に第２導電型の導電層を
形成する第２の工程と、前記第２導電型の導電層の上に
ゲート電極を形成する第３の工程と、前記第１導電型の
低濃度不純物領域に前記ゲート電極をマスクとして前記
第１導電型の不純物イオンをイオン注入することによ
り、前記第１導電型の低濃度不純物領域における前記ゲ
ート電極直下以外の領域に第１導電型の高濃度不純物領
域を形成する第４の工程と、前記第２導電型の導電層の
上にソース電極及びドレイン電極を形成する第５の工程
とを備えている構成とするものである。
効果トランジスタの製造方法を、化合物半導体基板に第
１導電型の不純物イオン及び不活性イオンをイオン注入
することにより前記化合物半導体基板上に第１導電型の
低濃度不純物領域を形成する第１の工程と、前記第１導
電型の低濃度不純物領域の上部に第２導電型の導電層を
形成する第２の工程と、前記第２導電型の導電層の上に
ゲート電極を形成する第３の工程と、前記第１導電型の
低濃度不純物領域に前記ゲート電極をマスクとして前記
第１導電型の不純物イオンをイオン注入することによ
り、前記第１導電型の低濃度不純物領域における前記ゲ
ート電極直下以外の領域に第１導電型の高濃度不純物領
域を形成する第４の工程と、前記第２導電型の導電層の
上にソース電極及びドレイン電極を形成する第５の工程
とを備えている構成とするものである。
【００３０】請求項５の発明は、請求項４の構成に、前
記第１導電型の不純物イオンはII属元素イオンであり、
前記不活性イオンはＡｒイオンであり、前記第１導電型
の低濃度不純物領域及び高濃度不純物領域はそれぞれｐ
型の低濃度不純物領域及び高濃度不純物領域であり、前
記第２導電型の導電層はｎ型の導電層であるという構成
を付加するものである。
記第１導電型の不純物イオンはII属元素イオンであり、
前記不活性イオンはＡｒイオンであり、前記第１導電型
の低濃度不純物領域及び高濃度不純物領域はそれぞれｐ
型の低濃度不純物領域及び高濃度不純物領域であり、前
記第２導電型の導電層はｎ型の導電層であるという構成
を付加するものである。
【００３１】
【作用】請求項１又は４の構成により、第２導電型の導
電層の下側に第１導電型の不純物領域が形成されるた
め、ｐｎ接合の電位障壁が生じ、化合物半導体基板を通
ってソース・ドレイン間を流れる電流を抑えられるの
で、ショートチャネル効果が抑制される。また、第２導
電型の導電層における第１導電型の不純物領域側の部分
が空乏化されるため、第２導電型の導電層が薄層化され
る。
電層の下側に第１導電型の不純物領域が形成されるた
め、ｐｎ接合の電位障壁が生じ、化合物半導体基板を通
ってソース・ドレイン間を流れる電流を抑えられるの
で、ショートチャネル効果が抑制される。また、第２導
電型の導電層における第１導電型の不純物領域側の部分
が空乏化されるため、第２導電型の導電層が薄層化され
る。
【００３２】ゲート電極直下の第２導電型の導電層の下
側には第１導電型の低濃度不純物領域が形成されるた
め、ゲート電極直下の第２導電型の導電層を高濃度化し
なくてもよい。
側には第１導電型の低濃度不純物領域が形成されるた
め、ゲート電極直下の第２導電型の導電層を高濃度化し
なくてもよい。
【００３３】さらに、請求項１における第１導電型の第
２の不純物イオン並びに請求項４における第１導電型の
不純物イオン及び不活性イオンはゲート電極をマスクと
してイオン注入されるので、第１導電型の低濃度不純物
領域及び高濃度不純物領域の位置は自己整合的に設定さ
れる。
２の不純物イオン並びに請求項４における第１導電型の
不純物イオン及び不活性イオンはゲート電極をマスクと
してイオン注入されるので、第１導電型の低濃度不純物
領域及び高濃度不純物領域の位置は自己整合的に設定さ
れる。
【００３４】特に、請求項４の構成により、第１の工程
において、第１導電型の不純物イオン及び不活性イオン
を共イオン注入するため、アニール処理による拡散が少
ないので、急峻な深さ方向の分布をもつ第１導電型の低
濃度不純物領域が形成される。
において、第１導電型の不純物イオン及び不活性イオン
を共イオン注入するため、アニール処理による拡散が少
ないので、急峻な深さ方向の分布をもつ第１導電型の低
濃度不純物領域が形成される。
【００３５】請求項２の構成により、第１導電型の第１
の不純物イオンとしてＣイオンを用いているため、アニ
ール処理による拡散が少ないので、ゲート電極直下のｎ
型導電層の下側に、急峻な深さ方向分布をもつ低濃度の
ｐ型不純物領域が形成される。
の不純物イオンとしてＣイオンを用いているため、アニ
ール処理による拡散が少ないので、ゲート電極直下のｎ
型導電層の下側に、急峻な深さ方向分布をもつ低濃度の
ｐ型不純物領域が形成される。
【００３６】請求項３の構成により、第１導電型の第２
の不純物イオンとしてII属元素イオンを用いているた
め、アニール処理による活性化率が高いので、ゲート電
極直下以外のｎ型導電層の下側に高濃度のｐ型不純物領
域が形成される。
の不純物イオンとしてII属元素イオンを用いているた
め、アニール処理による活性化率が高いので、ゲート電
極直下以外のｎ型導電層の下側に高濃度のｐ型不純物領
域が形成される。
【００３７】請求項５の構成により、第１の工程におい
ては、第１導電型の不純物イオンとしてのII属元素イオ
ンと不活性イオンとしてのＡｒイオンとを用いて共イオ
ン注入するため、アニール処理による拡散が少ないの
で、ゲート電極直下のｎ型導電層の下側に急峻な深さ方
向分布をもつ低濃度のｐ型不純物領域が形成される。ま
た、第４の工程においては、第１導電型の不純物イオン
としてＭｇイオンやＢｅイオン等のII属元素イオンを注
入するため、アニール処理による活性化率が高いので、
低濃度のｐ型不純物領域の両側に高濃度のｐ型不純物領
域を形成することができる。
ては、第１導電型の不純物イオンとしてのII属元素イオ
ンと不活性イオンとしてのＡｒイオンとを用いて共イオ
ン注入するため、アニール処理による拡散が少ないの
で、ゲート電極直下のｎ型導電層の下側に急峻な深さ方
向分布をもつ低濃度のｐ型不純物領域が形成される。ま
た、第４の工程においては、第１導電型の不純物イオン
としてＭｇイオンやＢｅイオン等のII属元素イオンを注
入するため、アニール処理による活性化率が高いので、
低濃度のｐ型不純物領域の両側に高濃度のｐ型不純物領
域を形成することができる。
【００３８】
【実施例】以下、本発明の一実施例に係る電界効果トラ
ンジスタの製造方法について図１及び図２を参照しなが
ら説明する。
ンジスタの製造方法について図１及び図２を参照しなが
ら説明する。
【００３９】まず、図１（ａ）に示すように、ＧａＡｓ
よりなる化合物半導体基板１１上にフォトリソグラフィ
技術によりレジストパターン（図示は省略している。）
を形成した後、該レジストパターンをマスクとして化合
物半導体基板１１上にＣイオンを加速電圧６０ｋｅＶ、
ドーズ量１．５×１０12ｃｍ-2程度で注入することによ
り、低濃度のｐ型領域１２を形成する。
よりなる化合物半導体基板１１上にフォトリソグラフィ
技術によりレジストパターン（図示は省略している。）
を形成した後、該レジストパターンをマスクとして化合
物半導体基板１１上にＣイオンを加速電圧６０ｋｅＶ、
ドーズ量１．５×１０12ｃｍ-2程度で注入することによ
り、低濃度のｐ型領域１２を形成する。
【００４０】次に、図１（ｂ）に示すように、化合物半
導体基板１１上にフォトリソグラフィ技術によりレジス
トパターン（図示は省略している。）を形成した後、該
レジストパターンをマスクとしてｐ型領域１２にＳｉイ
オンを加速電圧２０ｋｅＶ、ドーズ量１．５×１０13ｃ
ｍ-2程度で注入することにより、ｐ型領域１２の上側に
チャネル領域となる低濃度のｎ型領域１３を形成する。
導体基板１１上にフォトリソグラフィ技術によりレジス
トパターン（図示は省略している。）を形成した後、該
レジストパターンをマスクとしてｐ型領域１２にＳｉイ
オンを加速電圧２０ｋｅＶ、ドーズ量１．５×１０13ｃ
ｍ-2程度で注入することにより、ｐ型領域１２の上側に
チャネル領域となる低濃度のｎ型領域１３を形成する。
【００４１】次に、図１（ｃ）に示すように、化合物半
導体基板１１上にゲート金属として膜厚４００ｎｍのＷ
Ｓｉ膜を堆積した後、ＣＦ4 系ガスを用いるＲＩＥによ
りＷＳｉ膜に対して異方性ドライエッチングを行なって
高融点金属よりなるゲート電極１４を形成する。
導体基板１１上にゲート金属として膜厚４００ｎｍのＷ
Ｓｉ膜を堆積した後、ＣＦ4 系ガスを用いるＲＩＥによ
りＷＳｉ膜に対して異方性ドライエッチングを行なって
高融点金属よりなるゲート電極１４を形成する。
【００４２】次に、図１（ｄ）に示すように、化合物半
導体基板１１上にゲート電極１４をマスクとしてＭｇイ
オンを加速電圧１８０ｋｅＶ、ドーズ量３．０×１０12
ｃｍ-2程度で注入することにより、高濃度のｐ+ 型領域
１５を形成する。
導体基板１１上にゲート電極１４をマスクとしてＭｇイ
オンを加速電圧１８０ｋｅＶ、ドーズ量３．０×１０12
ｃｍ-2程度で注入することにより、高濃度のｐ+ 型領域
１５を形成する。
【００４３】次に、図２（ａ）に示すように、化合物半
導体基板１１上にゲート電極１４をマスクとしてＳｉイ
オンを加速電圧３０ｋｅＶ、ドーズ量６．０×１０12ｃ
ｍ-2程度で注入することにより、ｎ型領域１３よりも高
濃度のｎ´型領域１６を形成する。
導体基板１１上にゲート電極１４をマスクとしてＳｉイ
オンを加速電圧３０ｋｅＶ、ドーズ量６．０×１０12ｃ
ｍ-2程度で注入することにより、ｎ型領域１３よりも高
濃度のｎ´型領域１６を形成する。
【００４４】次に、図２（ｂ）に示すように、化合物半
導体基板１１上の全面に亘って膜厚２００ｎｍのＳｉＯ
2 膜よりなるスルー膜１７を堆積した後、化合物半導体
基板１１上にＳｉイオンをスルー膜１７を通して加速電
圧１５０ｋｅＶ、ドーズ量５．０×１０13ｃｍ-2程度で
注入することにより、ｎ´型領域１６よりも高濃度のｎ
+ 型領域１８を形成する。
導体基板１１上の全面に亘って膜厚２００ｎｍのＳｉＯ
2 膜よりなるスルー膜１７を堆積した後、化合物半導体
基板１１上にＳｉイオンをスルー膜１７を通して加速電
圧１５０ｋｅＶ、ドーズ量５．０×１０13ｃｍ-2程度で
注入することにより、ｎ´型領域１６よりも高濃度のｎ
+ 型領域１８を形成する。
【００４５】次に、図２（ｃ）に示すように、化合物半
導体基板１１上にＳｉＯ2 膜よりなる保護膜１９を堆積
した後、保護膜１９を介して８００℃の温度下において
１５分程度のアニール処理を行うことにより、イオンが
注入された領域を活性化させる。
導体基板１１上にＳｉＯ2 膜よりなる保護膜１９を堆積
した後、保護膜１９を介して８００℃の温度下において
１５分程度のアニール処理を行うことにより、イオンが
注入された領域を活性化させる。
【００４６】次に、図２（ｄ）に示すように、保護膜１
９に開口部を形成した後、該開口部にＡｕＧｅ／Ｎｉ／
Ａｕよりなるソース・ドレイン電極２０を形成する。
９に開口部を形成した後、該開口部にＡｕＧｅ／Ｎｉ／
Ａｕよりなるソース・ドレイン電極２０を形成する。
【００４７】図３は、本発明に係るｐ層埋め込み型ＦＥ
Ｔにおける深さ方向の不純物分布を示した図であり、化
合物半導体基板上にｐ型不純物イオンとしてＣイオンを
イオン注入することにより形成された低濃度のｐ型領域
と、ゲート電極をマスクとしてII属元素イオンをイオン
注入することにより形成された高濃度のｐ+ 型領域とを
示している。同図より、ｐ型領域はｐ+ 型領域に比べ
て、急峻な深さ方向分布を持つ不純物領域であることが
分かる。
Ｔにおける深さ方向の不純物分布を示した図であり、化
合物半導体基板上にｐ型不純物イオンとしてＣイオンを
イオン注入することにより形成された低濃度のｐ型領域
と、ゲート電極をマスクとしてII属元素イオンをイオン
注入することにより形成された高濃度のｐ+ 型領域とを
示している。同図より、ｐ型領域はｐ+ 型領域に比べ
て、急峻な深さ方向分布を持つ不純物領域であることが
分かる。
【００４８】尚、前記実施例においては、Ｃイオンをイ
オン注入してｐ型領域１２を形成したが、これに代えて
II属元素イオンとしてのＭｇイオンを加速電圧１５０ｋ
ｅＶ、ドーズ量１．５×１０12ｃｍ-2程度でイオン注入
した後、さらに不活性イオンとしてのＡｒイオンを加速
電圧１８０ｋｅＶ、ドーズ量１．５×１０12ｃｍ-2程度
でイオン注入することにより、ｐ型領域１２を形成して
もよい。また、この場合、ｐ+ 型領域１５の形成時に
は、化合物半導体基板１１上にゲート電極１４をマスク
としてＭｇイオンを加速電圧１８０ｋｅＶ、ドーズ量
３．０×１０12ｃｍ-2程度で注入する。
オン注入してｐ型領域１２を形成したが、これに代えて
II属元素イオンとしてのＭｇイオンを加速電圧１５０ｋ
ｅＶ、ドーズ量１．５×１０12ｃｍ-2程度でイオン注入
した後、さらに不活性イオンとしてのＡｒイオンを加速
電圧１８０ｋｅＶ、ドーズ量１．５×１０12ｃｍ-2程度
でイオン注入することにより、ｐ型領域１２を形成して
もよい。また、この場合、ｐ+ 型領域１５の形成時に
は、化合物半導体基板１１上にゲート電極１４をマスク
としてＭｇイオンを加速電圧１８０ｋｅＶ、ドーズ量
３．０×１０12ｃｍ-2程度で注入する。
【００４９】
【発明の効果】請求項１の発明に係る電界効果トランジ
スタの製造方法によると、第２導電型の導電層の下側に
第１導電型の不純物領域が形成されるため、ショートチ
ャネル効果が抑制されると共に、第２導電型の導電層の
薄層化によりＦＥＴのＫ値を向上させることができる。
また、ゲート電極直下の第２導電型の導電層の下側には
第１導電型の低濃度不純物領域が形成されるため、第２
導電型の導電層を高濃度化しなくてもよいので、寄生容
量の増加に伴うＦＥＴの高周波特性の低下を防止でき
る。
スタの製造方法によると、第２導電型の導電層の下側に
第１導電型の不純物領域が形成されるため、ショートチ
ャネル効果が抑制されると共に、第２導電型の導電層の
薄層化によりＦＥＴのＫ値を向上させることができる。
また、ゲート電極直下の第２導電型の導電層の下側には
第１導電型の低濃度不純物領域が形成されるため、第２
導電型の導電層を高濃度化しなくてもよいので、寄生容
量の増加に伴うＦＥＴの高周波特性の低下を防止でき
る。
【００５０】請求項２の発明に係る電界効果トランジス
タの製造方法によると、第１導電型の第１の不純物イオ
ンとしてＣイオンを用いているため、ゲート電極直下を
除くｎ型導電層の下側に急峻な深さ方向分布をもつ低濃
度のｐ型不純物領域が形成されるので、ｎ型導電層が薄
層化されてＦＥＴのＫ値が向上し、ＦＥＴ特性が向上す
る。
タの製造方法によると、第１導電型の第１の不純物イオ
ンとしてＣイオンを用いているため、ゲート電極直下を
除くｎ型導電層の下側に急峻な深さ方向分布をもつ低濃
度のｐ型不純物領域が形成されるので、ｎ型導電層が薄
層化されてＦＥＴのＫ値が向上し、ＦＥＴ特性が向上す
る。
【００５１】請求項３の発明に係る電界効果トランジス
タの製造方法によると、第１導電型の第２の不純物イオ
ンとしてII属元素イオンを用いているため、ゲート電極
直下のｎ型導電層の下側に高濃度のｐ型不純物領域が形
成されるため、化合物半導体基板のソース・ドレイン間
を流れる電流が抑えられてショートチャネル効果を抑制
することができる。
タの製造方法によると、第１導電型の第２の不純物イオ
ンとしてII属元素イオンを用いているため、ゲート電極
直下のｎ型導電層の下側に高濃度のｐ型不純物領域が形
成されるため、化合物半導体基板のソース・ドレイン間
を流れる電流が抑えられてショートチャネル効果を抑制
することができる。
【００５２】請求項４の発明に係る電界効果トランジス
タの製造方法によると、請求項１の発明と同様、第２導
電型の導電層の下側に第１導電型の不純物領域が形成さ
れるため、ショートチャネル効果が抑制されると共にＦ
ＥＴのＫ値を向上させることができる。また、ゲート電
極直下の第２導電型の導電層の下側には第１導電型の低
濃度不純物領域が形成されるため、寄生容量の増加に伴
うＦＥＴの高周波特性の低下を防止できる。
タの製造方法によると、請求項１の発明と同様、第２導
電型の導電層の下側に第１導電型の不純物領域が形成さ
れるため、ショートチャネル効果が抑制されると共にＦ
ＥＴのＫ値を向上させることができる。また、ゲート電
極直下の第２導電型の導電層の下側には第１導電型の低
濃度不純物領域が形成されるため、寄生容量の増加に伴
うＦＥＴの高周波特性の低下を防止できる。
【００５３】請求項５の発明に係る電界効果トランジス
タの製造方法によると、第１の工程においてII属元素イ
オンとＡｒイオンとを共イオン注入するため、ゲート電
極直下のｎ型導電層の下側に急峻な深さ方向分布をもつ
低濃度のｐ型不純物領域が形成されるので、ｎ型導電層
が薄層化されてＦＥＴのＫ値が向上し、ＦＥＴ特性が向
上する。
タの製造方法によると、第１の工程においてII属元素イ
オンとＡｒイオンとを共イオン注入するため、ゲート電
極直下のｎ型導電層の下側に急峻な深さ方向分布をもつ
低濃度のｐ型不純物領域が形成されるので、ｎ型導電層
が薄層化されてＦＥＴのＫ値が向上し、ＦＥＴ特性が向
上する。
【図１】本発明の一実施例に係る電界効果トランジスタ
の製造方法の各工程を示す断面図である。
の製造方法の各工程を示す断面図である。
【図２】本発明の一実施例に係る電界効果トランジスタ
の製造方法の各工程を示す断面図である。
の製造方法の各工程を示す断面図である。
【図３】本発明の一実施例に係る電界効果トランジスタ
の製造方法によって作製されたｐ層埋め込み型ＦＥＴに
おける不純物の深さ方向分布を示す図である。
の製造方法によって作製されたｐ層埋め込み型ＦＥＴに
おける不純物の深さ方向分布を示す図である。
【図４】第１の従来の電界効果トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図５】第１の従来の電界効果トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図６】第２の従来の電界効果トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図７】第２の従来の電界効果トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図８】第２の従来の電界効果トランジスタの製造方法
によって作製されたｐ層埋め込み型ＦＥＴのｐ型層にお
ける不純物の深さ方向分布を示し、（ａ）はｐ型不純物
イオンとしてＣイオンを用いた場合であり、（ｂ）はｐ
型不純物イオンとしてII属元素を用いた場合である。
によって作製されたｐ層埋め込み型ＦＥＴのｐ型層にお
ける不純物の深さ方向分布を示し、（ａ）はｐ型不純物
イオンとしてＣイオンを用いた場合であり、（ｂ）はｐ
型不純物イオンとしてII属元素を用いた場合である。
１１ 化合物半導体基板 １２ ｐ型領域 １３ ｎ型領域 １４ ゲート電極 １５ ｐ+ 型領域 １６ ｎ´型領域 １７ スルー膜 １８ ｎ+ 型領域 １９ 保護膜 ２０ ソース・ドレイン電極
Claims (5)
- 【請求項１】 化合物半導体基板に第１導電型の第１の
不純物イオンをイオン注入することにより、前記化合物
半導体基板上に第１導電型の低濃度不純物領域を形成す
る第１の工程と、 前記第１導電型の低濃度不純物領域の上部に第２導電型
の導電層を形成する第２の工程と、 前記第２導電型の導電層の上にゲート電極を形成する第
３の工程と、 前記第１導電型の低濃度不純物領域に前記ゲート電極を
マスクとして第１導電型の第２の不純物イオンをイオン
注入することにより、前記第１導電型の低濃度不純物領
域における前記ゲート電極直下以外の領域に第１導電型
の高濃度不純物領域を形成する第４の工程と、 前記第２導電型の導電層の上にソース電極及びドレイン
電極を形成する第５の工程とを備えていることを特徴と
する電界効果トランジスタの製造方法。 - 【請求項２】 前記第１導電型の第１の不純物イオンは
Ｃイオンであり、前記第１導電型の低濃度不純物領域及
び高濃度不純物領域はそれぞれｐ型の低濃度不純物領域
及び高濃度不純物領域であり、前記第２導電型の導電層
はｎ型の導電層であることを特徴とする請求項１に記載
の電界効果トランジスタの製造方法。 - 【請求項３】 前記第１導電型の第２の不純物イオンは
II属元素イオンであり、前記第１導電型の低濃度不純物
領域及び高濃度不純物領域はそれぞれｐ型の低濃度不純
物領域及び高濃度不純物領域であり、前記第２導電型の
導電層はｎ型の導電層であることを特徴とする請求項１
又は２に記載の電界効果トランジスタの製造方法。 - 【請求項４】 化合物半導体基板に第１導電型の不純物
イオン及び不活性イオンをイオン注入することにより、
前記化合物半導体基板上に第１導電型の低濃度不純物領
域を形成する第１の工程と、 前記第１導電型の低濃度不純物領域の上部に第２導電型
の導電層を形成する第２の工程と、 前記第２導電型の導電層の上にゲート電極を形成する第
３の工程と、 前記第１導電型の低濃度不純物領域に前記ゲート電極を
マスクとして前記第１導電型の不純物イオンをイオン注
入することにより、前記第１導電型の低濃度不純物領域
における前記ゲート電極直下以外の領域に第１導電型の
高濃度不純物領域を形成する第４の工程と、 前記第２導電型の導電層の上にソース電極及びドレイン
電極を形成する第５の工程とを備えていることを特徴と
する電界効果トランジスタの製造方法。 - 【請求項５】 前記第１導電型の不純物イオンはII属元
素イオンであり、前記不活性イオンはＡｒイオンであ
り、前記第１導電型の低濃度不純物領域及び高濃度不純
物領域はそれぞれｐ型の低濃度不純物領域及び高濃度不
純物領域であり、前記第２導電型の導電層はｎ型の導電
層であることを特徴とする請求項４に記載の電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223290A JPH0888237A (ja) | 1994-09-19 | 1994-09-19 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223290A JPH0888237A (ja) | 1994-09-19 | 1994-09-19 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888237A true JPH0888237A (ja) | 1996-04-02 |
Family
ID=16795827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223290A Withdrawn JPH0888237A (ja) | 1994-09-19 | 1994-09-19 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888237A (ja) |
-
1994
- 1994-09-19 JP JP6223290A patent/JPH0888237A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |