JPH0888283A - 炭化ケイ素相補形ｍｏｓｆｅｔ - Google Patents
炭化ケイ素相補形ｍｏｓｆｅｔInfo
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- JPH0888283A JPH0888283A JP6221188A JP22118894A JPH0888283A JP H0888283 A JPH0888283 A JP H0888283A JP 6221188 A JP6221188 A JP 6221188A JP 22118894 A JP22118894 A JP 22118894A JP H0888283 A JPH0888283 A JP H0888283A
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- electrode
- conductivity type
- region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】エピタキシャル成長層を利用して新構造の相補
形ＭＯＳＦＥＴを製作する。 【構成】ｎ形炭化ケイ素基板１にｐ形エピタキシャル成
長層２を積層し、基板１に達する分離溝１３とゲート溝
１４を形成し、分離溝１３で分割された一方の領域にｎ
チャネルＭＯＳＦＥＴを形成し、他方のゲート溝１４を
含む領域にｐチャネルＭＯＳＦＥＴを形成する。
形ＭＯＳＦＥＴを製作する。 【構成】ｎ形炭化ケイ素基板１にｐ形エピタキシャル成
長層２を積層し、基板１に達する分離溝１３とゲート溝
１４を形成し、分離溝１３で分割された一方の領域にｎ
チャネルＭＯＳＦＥＴを形成し、他方のゲート溝１４を
含む領域にｐチャネルＭＯＳＦＥＴを形成する。
Description
【０００１】
【産業上の利用分野】この発明は、高温や放射線下など
の過酷な条件下において使用可能な集積回路を構成する
炭化ケイ素相補形ＭＯＳＦＥＴに関する。
の過酷な条件下において使用可能な集積回路を構成する
炭化ケイ素相補形ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】炭化ケイ素はバンドギャップが３ｅＶと
大きく、また化学的にも安定な材料であるため、シリコ
ンと比較すると高温や放射線などの厳しい環境でも使用
可能な半導体デバイスとして期待され、研究されてい
る。従来のシリコンデバイスでは最高１５０°Ｃ程度が
その動作限界とされているが、炭化けい素でｐｎダイオ
ードやＭＯＳＦＥＴなどの要素デバイスが試作され、４
００°Ｃ以上の高温でも動作することが確認されてい
る。このような高温での使用が可能となれば、原子炉や
宇宙など環境が厳しく人が近づけない環境で使用する、
ロボットやコンピュータの主要部品として使用可能とな
る。また、従来のシリコンデバイスは動作時の発生損失
による熱により温度上昇し、それを抑制するために冷却
設備を備える必要があり、装置全体が大型化してしま
う。一方、高温に耐える炭化ケイ素デバイスを使用する
と、冷却設備を大幅に簡素化および小型化できる。例え
ば、自動車では半導体デバイスが多用されており、高温
に耐えるデバイスを使用することで電子回路の小型化が
可能となり、また自動車の軽量化にも繋がり、燃費を大
幅に向上でき、排ガスによる環境汚染を低減できる。こ
のように炭化ケイ素デバイスの利用は多方面で期待され
ている。
大きく、また化学的にも安定な材料であるため、シリコ
ンと比較すると高温や放射線などの厳しい環境でも使用
可能な半導体デバイスとして期待され、研究されてい
る。従来のシリコンデバイスでは最高１５０°Ｃ程度が
その動作限界とされているが、炭化けい素でｐｎダイオ
ードやＭＯＳＦＥＴなどの要素デバイスが試作され、４
００°Ｃ以上の高温でも動作することが確認されてい
る。このような高温での使用が可能となれば、原子炉や
宇宙など環境が厳しく人が近づけない環境で使用する、
ロボットやコンピュータの主要部品として使用可能とな
る。また、従来のシリコンデバイスは動作時の発生損失
による熱により温度上昇し、それを抑制するために冷却
設備を備える必要があり、装置全体が大型化してしま
う。一方、高温に耐える炭化ケイ素デバイスを使用する
と、冷却設備を大幅に簡素化および小型化できる。例え
ば、自動車では半導体デバイスが多用されており、高温
に耐えるデバイスを使用することで電子回路の小型化が
可能となり、また自動車の軽量化にも繋がり、燃費を大
幅に向上でき、排ガスによる環境汚染を低減できる。こ
のように炭化ケイ素デバイスの利用は多方面で期待され
ている。
【０００３】各種応用分野で使用される電子部品に集積
回路があり、その中でも相補形ＭＯＳＦＥＴ（以下ＣＭ
ＯＳと略す）は低消費電力と高集積可能なことから、シ
リコン分野では普及している。ＣＭＯＳはｐチャネルと
ｎチャネルＭＯＳＦＥＴを組み合わせて、論理回路や場
合によってはアナログ回路を構成することが可能であ
る。図４はシリコンで製作されている従来のＣＭＯＳの
基本的な断面構造図である。同図の左側がｎチャネルＭ
ＯＳＦＥＴで右側がｐチャネルＭＯＳＦＥＴである。ｎ
形シリコン基板２０の一主面の表面層にｐ形領域２１を
形成し、ｐ形領域２１の表面層にｎ+ ソース領域３１と
ｎ+ ドレイン領域３２がそれぞれ選択的に形成され、ｎ
+ ソース領域３１とｎ+ ドレイン領域３２とに挟まれた
ｐ形領域の表面に絶縁膜を介して第１ゲート電極５が形
成され、ｎ+ ドレイン領域３２上に第１ドレイン電極７
２が形成されている。また、ｐ形領域２１から離れた位
置のｎ形基板２０の表面層にｐ+ ソース領域２３１とｐ
+ ドレイン領域２３２がそれぞれ選択的に形成され、ｐ
+ ソース領域２３１とｐ+ ドレイン領域２３２とに挟ま
れたｎ基板２０上に絶縁膜を介して第２ゲート電極６が
形成され、ｐ+ ドレイン領域２３２上には第２ドレイン
電極８２がそれぞれ形成されている。また、ｐ形領域２
１とｎ+ ソース領域３１の表面の一部は第１電極８で短
絡され、第１電極はソース端子（Ｖss）９と接続され、
ｎ基板１とｐ+ ソース領域２３１の表面の一部は第２電
極７で短絡され、第２電極７はドレイン端子（ＶDD）１
２と接続され、第１および第２ゲート電極は互いにイン
プット端子（Ｉ）１１と接続され、第１ドレイン電極７
２と第２ドレイン電極８２は互いにアウトプット端子
（Ｏ）１０と接続されている。シリコンでデバイスを製
作する場合はｐ形領域はイオン注入と熱拡散によって選
択的に形成される。
回路があり、その中でも相補形ＭＯＳＦＥＴ（以下ＣＭ
ＯＳと略す）は低消費電力と高集積可能なことから、シ
リコン分野では普及している。ＣＭＯＳはｐチャネルと
ｎチャネルＭＯＳＦＥＴを組み合わせて、論理回路や場
合によってはアナログ回路を構成することが可能であ
る。図４はシリコンで製作されている従来のＣＭＯＳの
基本的な断面構造図である。同図の左側がｎチャネルＭ
ＯＳＦＥＴで右側がｐチャネルＭＯＳＦＥＴである。ｎ
形シリコン基板２０の一主面の表面層にｐ形領域２１を
形成し、ｐ形領域２１の表面層にｎ+ ソース領域３１と
ｎ+ ドレイン領域３２がそれぞれ選択的に形成され、ｎ
+ ソース領域３１とｎ+ ドレイン領域３２とに挟まれた
ｐ形領域の表面に絶縁膜を介して第１ゲート電極５が形
成され、ｎ+ ドレイン領域３２上に第１ドレイン電極７
２が形成されている。また、ｐ形領域２１から離れた位
置のｎ形基板２０の表面層にｐ+ ソース領域２３１とｐ
+ ドレイン領域２３２がそれぞれ選択的に形成され、ｐ
+ ソース領域２３１とｐ+ ドレイン領域２３２とに挟ま
れたｎ基板２０上に絶縁膜を介して第２ゲート電極６が
形成され、ｐ+ ドレイン領域２３２上には第２ドレイン
電極８２がそれぞれ形成されている。また、ｐ形領域２
１とｎ+ ソース領域３１の表面の一部は第１電極８で短
絡され、第１電極はソース端子（Ｖss）９と接続され、
ｎ基板１とｐ+ ソース領域２３１の表面の一部は第２電
極７で短絡され、第２電極７はドレイン端子（ＶDD）１
２と接続され、第１および第２ゲート電極は互いにイン
プット端子（Ｉ）１１と接続され、第１ドレイン電極７
２と第２ドレイン電極８２は互いにアウトプット端子
（Ｏ）１０と接続されている。シリコンでデバイスを製
作する場合はｐ形領域はイオン注入と熱拡散によって選
択的に形成される。
【０００４】
【発明が解決しようとする課題】しかし、炭化ケイ素の
場合はシリコンとの物理的性質が異なり、不純物の拡散
係数がシリコンに比べ極めて小さく、シリコンの場合と
同じ深さに拡散するためには、１５００°Ｃ以上の超高
温での熱処理が必要である。この超高温での熱処理に耐
える選択拡散用のマスク材は金属に限られる。しかし、
後で金属マスクを化学処理で除去する場合に微量の残さ
が残り特性上悪影響を及ぼす。また１５００°Ｃ以上の
高温では試料表面は雰囲気ガスと激しく反応し、試料表
面に悪影響を及ぼす。そのため、シリコンと異なりｐ形
領域をイオン注入と熱拡散で選択的に形成できず、他の
製造方法でデバイスを製作しなければならない。
場合はシリコンとの物理的性質が異なり、不純物の拡散
係数がシリコンに比べ極めて小さく、シリコンの場合と
同じ深さに拡散するためには、１５００°Ｃ以上の超高
温での熱処理が必要である。この超高温での熱処理に耐
える選択拡散用のマスク材は金属に限られる。しかし、
後で金属マスクを化学処理で除去する場合に微量の残さ
が残り特性上悪影響を及ぼす。また１５００°Ｃ以上の
高温では試料表面は雰囲気ガスと激しく反応し、試料表
面に悪影響を及ぼす。そのため、シリコンと異なりｐ形
領域をイオン注入と熱拡散で選択的に形成できず、他の
製造方法でデバイスを製作しなければならない。
【０００５】この発明は、上記の問題点を解決し、シリ
コンデバイスとは異なる製法で製作できる新規構造の炭
化ケイ素相補形ＭＯＳＦＥＴを提供することにある。
コンデバイスとは異なる製法で製作できる新規構造の炭
化ケイ素相補形ＭＯＳＦＥＴを提供することにある。
【０００６】
【課題を解決するための手段】この発明は前記の目的を
達成するために、炭化ケイ素半導体素体の第一導電形層
の上に第二導電形層が積層され、第二導電形層が第一導
電形層に達する分離溝で分割され、一方の領域の第二導
電層の表面層に第一導電形の第一ソース領域および第一
導電形の第一ドレイン領域が選択的に形成され、第一ソ
ース領域および第一ドレイン領域の表面に第一ソース電
極および第一ドレイン電極がそれぞれ形成され、第一ソ
ース領域と第一ドレイン領域とに挟まれた第二導電形層
の表面に絶縁膜を介して第一導電形のチャネルを有する
第一ＭＯＳＦＥＴの第一ゲート電極が形成され、他方の
領域の第二導電形層に第一導電形層に達するゲート溝が
形成され、この第二導電形層の一方を第二ソース領域と
し、他方を第二ドレイン領域とし、第二ソース領域およ
び第二ドレイン領域の表面に第二ソース電極および第二
ドレイン電極が形成され、第二ソース領域と第二ドレイ
ン領域とに挟まれた溝部の上に絶縁膜を介して第二導電
形のチャネルを有する第二ＭＯＳＦＥＴの第二ゲート電
極が形成され、第一ＭＯＳＦＥＴの第一ソース電極は第
二導電形層上に選択的に形成された第一電極に接続さ
れ、第二ＭＯＳＦＥＴの第二ソース電極は第一導電形層
に選択的に形成された第二電極に接続され、第一ドレイ
ン電極と第二ドレイン電極とが互いに接続され、第一ゲ
ート電極と第二ゲート電極とが互いに接続されるように
する。また第二ソース領域および第二ドレイン領域のそ
れぞれの表面層に第二導電形高濃度層が選択的に形成さ
れるとよい。また第二導電形層がエピタキシャル成長で
形成されるとよい。さらに、分離溝およびゲート溝の形
成にはドライエッチングまたは選択酸化とウエットエッ
チングの組み合わせが有効である。
達成するために、炭化ケイ素半導体素体の第一導電形層
の上に第二導電形層が積層され、第二導電形層が第一導
電形層に達する分離溝で分割され、一方の領域の第二導
電層の表面層に第一導電形の第一ソース領域および第一
導電形の第一ドレイン領域が選択的に形成され、第一ソ
ース領域および第一ドレイン領域の表面に第一ソース電
極および第一ドレイン電極がそれぞれ形成され、第一ソ
ース領域と第一ドレイン領域とに挟まれた第二導電形層
の表面に絶縁膜を介して第一導電形のチャネルを有する
第一ＭＯＳＦＥＴの第一ゲート電極が形成され、他方の
領域の第二導電形層に第一導電形層に達するゲート溝が
形成され、この第二導電形層の一方を第二ソース領域と
し、他方を第二ドレイン領域とし、第二ソース領域およ
び第二ドレイン領域の表面に第二ソース電極および第二
ドレイン電極が形成され、第二ソース領域と第二ドレイ
ン領域とに挟まれた溝部の上に絶縁膜を介して第二導電
形のチャネルを有する第二ＭＯＳＦＥＴの第二ゲート電
極が形成され、第一ＭＯＳＦＥＴの第一ソース電極は第
二導電形層上に選択的に形成された第一電極に接続さ
れ、第二ＭＯＳＦＥＴの第二ソース電極は第一導電形層
に選択的に形成された第二電極に接続され、第一ドレイ
ン電極と第二ドレイン電極とが互いに接続され、第一ゲ
ート電極と第二ゲート電極とが互いに接続されるように
する。また第二ソース領域および第二ドレイン領域のそ
れぞれの表面層に第二導電形高濃度層が選択的に形成さ
れるとよい。また第二導電形層がエピタキシャル成長で
形成されるとよい。さらに、分離溝およびゲート溝の形
成にはドライエッチングまたは選択酸化とウエットエッ
チングの組み合わせが有効である。
【０００７】
【作用】第一導電形炭化ケイ素基体の表面に積層する第
二導電形層は熱拡散ではなく、エピタキシャル成長で形
成されるため、１５００°Ｃ以上の高温の熱処理が不要
となり、デバイス表面が汚染されたりダメージを受けた
りすることがない。また第一導電形基体に達する第二導
電形層に形成する分離溝、および第一導電形層にチャネ
ルを形成するＭＯＳＦＥＴの第二導電形ソース領域と第
二導電形ドレイン領域とを分離する働きもするゲート溝
は、プラズマや反応性イオンエッチングなどのドライエ
ッチングや、水蒸気雰囲気で選択的に熱酸化（選択酸
化）し、その後のウエットエッチングで酸化膜を除去し
て製作することができる。また第二導電形ソース領域と
第二導電形ドレイン領域の表面層に形成する第二導電形
高濃度層はその表面に形成されるソース電極およびドレ
イン電極との接続がオーミック性を確保する働きがあ
る。
二導電形層は熱拡散ではなく、エピタキシャル成長で形
成されるため、１５００°Ｃ以上の高温の熱処理が不要
となり、デバイス表面が汚染されたりダメージを受けた
りすることがない。また第一導電形基体に達する第二導
電形層に形成する分離溝、および第一導電形層にチャネ
ルを形成するＭＯＳＦＥＴの第二導電形ソース領域と第
二導電形ドレイン領域とを分離する働きもするゲート溝
は、プラズマや反応性イオンエッチングなどのドライエ
ッチングや、水蒸気雰囲気で選択的に熱酸化（選択酸
化）し、その後のウエットエッチングで酸化膜を除去し
て製作することができる。また第二導電形ソース領域と
第二導電形ドレイン領域の表面層に形成する第二導電形
高濃度層はその表面に形成されるソース電極およびドレ
イン電極との接続がオーミック性を確保する働きがあ
る。
【０００８】
【実施例】図１はこの発明の一実施例を示すＣＭＯＳの
断面構造図である。ｎ形炭化ケイ素基板１上にエピタキ
シャル成長でｐ層２を積層し、ｐ層２がｎ基板１に達す
る分離溝１３で分割される。分割された一方のｐ層２の
表面層にｎ+ ソース領域３１とｎ+ ドレイン領域３２が
形成され、ｎ+ ソース領域３１とｎ+ ドレイン領域３２
とに挟まれたｐ層２上に図示されていないゲート絶縁膜
を介してｎチャネルＭＯＳＦＥＴの第１ゲート電極５が
形成されている。ｎ+ ソース領域３１上とｎ + ドレイン
領域３２上およびｎ基板１上に第１ソース電極７１と第
１ドレイン電極７２および第２電極７が同時に形成され
ている。分割された他方のｐ層２はｎ基板１に達するゲ
ート溝１４で分離され、分離された一方のｐ層２をｐソ
ース領域４１とし、分離された他方のｐ層２をｐドレイ
ン領域４２とし、ｐソース領域４１の表面層およびｐド
レイン領域４２のそれぞれの表面層に電極とのオーミッ
ク性を確保するために、ｐ+ 領域４３、４４を形成し、
このｐ+ 領域４３、４４上およびｐ層２上に第２ソース
電極８１と第２ドレイン電極８２および第１電極８が同
時に形成される。第１ソース電極７１はｎ+ ソース領域
３１と隣接するｐ層２の表面に選択的に形成された第１
電極８と共にソース端子（ＶSS）９と接続されている。
第２ソース電極８１はｐソース領域４１と隣接するｎ基
板１の表面に選択的に形成された第２電極７と共にドレ
イン端子（ＶDD）１２に接続されている。また従来のシ
リコンデバイスのように第１ソース電極７１と第１電極
８および第２ソース電極８１と第２電極７とは一体の電
極としてもよい。また、ゲート溝１４上に図示されてい
ないゲート絶縁膜を介して第２ゲート電極６が形成され
る。第１ドレイン電極７２と第２ドレイン電極８２がア
ウトプット端子（Ｏ）１０に接続され、第１ゲート電極
５と第２ゲート電極６がインプット端子（Ｉ）１１に接
続されている。
断面構造図である。ｎ形炭化ケイ素基板１上にエピタキ
シャル成長でｐ層２を積層し、ｐ層２がｎ基板１に達す
る分離溝１３で分割される。分割された一方のｐ層２の
表面層にｎ+ ソース領域３１とｎ+ ドレイン領域３２が
形成され、ｎ+ ソース領域３１とｎ+ ドレイン領域３２
とに挟まれたｐ層２上に図示されていないゲート絶縁膜
を介してｎチャネルＭＯＳＦＥＴの第１ゲート電極５が
形成されている。ｎ+ ソース領域３１上とｎ + ドレイン
領域３２上およびｎ基板１上に第１ソース電極７１と第
１ドレイン電極７２および第２電極７が同時に形成され
ている。分割された他方のｐ層２はｎ基板１に達するゲ
ート溝１４で分離され、分離された一方のｐ層２をｐソ
ース領域４１とし、分離された他方のｐ層２をｐドレイ
ン領域４２とし、ｐソース領域４１の表面層およびｐド
レイン領域４２のそれぞれの表面層に電極とのオーミッ
ク性を確保するために、ｐ+ 領域４３、４４を形成し、
このｐ+ 領域４３、４４上およびｐ層２上に第２ソース
電極８１と第２ドレイン電極８２および第１電極８が同
時に形成される。第１ソース電極７１はｎ+ ソース領域
３１と隣接するｐ層２の表面に選択的に形成された第１
電極８と共にソース端子（ＶSS）９と接続されている。
第２ソース電極８１はｐソース領域４１と隣接するｎ基
板１の表面に選択的に形成された第２電極７と共にドレ
イン端子（ＶDD）１２に接続されている。また従来のシ
リコンデバイスのように第１ソース電極７１と第１電極
８および第２ソース電極８１と第２電極７とは一体の電
極としてもよい。また、ゲート溝１４上に図示されてい
ないゲート絶縁膜を介して第２ゲート電極６が形成され
る。第１ドレイン電極７２と第２ドレイン電極８２がア
ウトプット端子（Ｏ）１０に接続され、第１ゲート電極
５と第２ゲート電極６がインプット端子（Ｉ）１１に接
続されている。
【０００９】図２にこの発明の製造工程の一実施例を示
し、同図（ａ）ないし同図（ｄ）は先行の工程を順番に
示している。同図（ａ）はｎ形炭化ケイ素基板１にｐ形
エピタキシャル層２を積層した工程図を示す。このｐ形
エピタキシャル層２の厚さは数μｍである。同図（ｂ）
はｐ層２にｎ形基板１に達する分離溝１３とゲート溝１
４を形成した工程図を示す。この溝の形成はプラズマや
反応性イオンエッチングなどのドライエッチングまたは
選択酸化とウエットエッチングの組み合わせのが利用で
きる。同図（ｃ）はｐ層２の表面層にｎチャネルの第１
ＭＯＳＦＥＴのｎ+ ソース領域３１とｎ+ ドレイン領域
３２を窒素（Ｎ）などのイオン注入で形成する工程図を
示す。同図（ｄ）はｐ層２の表面層にｐチャネルの第２
ＭＯＳＦＥＴのｐソース領域４１とｐドレイン領域４２
のそれぞれの表面層に電極とオーミック性を確保するた
めのｐ+ 領域をアルミニウム（Ａｌ）やボロン（Ｂ）な
どのイオン注入で形成する工程図を示す。同図（ｃ）、
同図（ｄ）の工程は順序は逆でもよい。
し、同図（ａ）ないし同図（ｄ）は先行の工程を順番に
示している。同図（ａ）はｎ形炭化ケイ素基板１にｐ形
エピタキシャル層２を積層した工程図を示す。このｐ形
エピタキシャル層２の厚さは数μｍである。同図（ｂ）
はｐ層２にｎ形基板１に達する分離溝１３とゲート溝１
４を形成した工程図を示す。この溝の形成はプラズマや
反応性イオンエッチングなどのドライエッチングまたは
選択酸化とウエットエッチングの組み合わせのが利用で
きる。同図（ｃ）はｐ層２の表面層にｎチャネルの第１
ＭＯＳＦＥＴのｎ+ ソース領域３１とｎ+ ドレイン領域
３２を窒素（Ｎ）などのイオン注入で形成する工程図を
示す。同図（ｄ）はｐ層２の表面層にｐチャネルの第２
ＭＯＳＦＥＴのｐソース領域４１とｐドレイン領域４２
のそれぞれの表面層に電極とオーミック性を確保するた
めのｐ+ 領域をアルミニウム（Ａｌ）やボロン（Ｂ）な
どのイオン注入で形成する工程図を示す。同図（ｃ）、
同図（ｄ）の工程は順序は逆でもよい。
【００１０】図３は図２に引き続く後工程を順番に同図
（ａ）ないし同図（ｃ）に示す。同図（ａ）はｐ層２の
表面およびゲート溝１４の表面に図示していないゲート
絶縁膜を形成し、そのゲート絶縁膜上に第１ゲート電極
５および第２ゲート電極６を形成する工程図を示す。第
１および第２ゲート電極６はポリシリコンで形成され、
またゲート絶縁膜はシリコンデバイスと同様に熱酸化に
よっても形成できる。同図（ｂ）はｎ+ ソース領域３１
上、ｎ+ ドレイン領域３２上およびｎ基板１上にソース
電極７１、ドレイン電極７２および第２電極７をそれぞ
れ形成する工程図を示す。同図（ｃ）はｐソース領域４
１の表面層のｐ+ 領域４３上、ｐドレイン領域４２の表
面層のｐ+ 領域４４上およびｐ層２上に第２ソース電極
８１、第２ドレイン電極８２および第１電極８をそれぞ
れ形成する工程図を示す。図示されていないがこの後、
第１ソース電極７１と第１電極８とは共にソース端子
（Ｖ SS）に接続され、第２ソース電極８１と第２電極と
は共にドレイン端子（ＶDD）に接続され、第１ドレイン
電極７２と第２ドレイン電極８２とは互いにアウトプッ
ト端子（Ｏ）１０に接続され、第１および第２ゲート電
極５、６は互いにインプット端子（Ｉ）１１に接続され
る。またｎ形半導体にオーミックコンタクトする電極の
材質はＮｉ、Ｍｏなどであり、ｐ形半導体にオーミック
コンタクトする電極の材質はＡｌ、Ｔｉなどである。
（ａ）ないし同図（ｃ）に示す。同図（ａ）はｐ層２の
表面およびゲート溝１４の表面に図示していないゲート
絶縁膜を形成し、そのゲート絶縁膜上に第１ゲート電極
５および第２ゲート電極６を形成する工程図を示す。第
１および第２ゲート電極６はポリシリコンで形成され、
またゲート絶縁膜はシリコンデバイスと同様に熱酸化に
よっても形成できる。同図（ｂ）はｎ+ ソース領域３１
上、ｎ+ ドレイン領域３２上およびｎ基板１上にソース
電極７１、ドレイン電極７２および第２電極７をそれぞ
れ形成する工程図を示す。同図（ｃ）はｐソース領域４
１の表面層のｐ+ 領域４３上、ｐドレイン領域４２の表
面層のｐ+ 領域４４上およびｐ層２上に第２ソース電極
８１、第２ドレイン電極８２および第１電極８をそれぞ
れ形成する工程図を示す。図示されていないがこの後、
第１ソース電極７１と第１電極８とは共にソース端子
（Ｖ SS）に接続され、第２ソース電極８１と第２電極と
は共にドレイン端子（ＶDD）に接続され、第１ドレイン
電極７２と第２ドレイン電極８２とは互いにアウトプッ
ト端子（Ｏ）１０に接続され、第１および第２ゲート電
極５、６は互いにインプット端子（Ｉ）１１に接続され
る。またｎ形半導体にオーミックコンタクトする電極の
材質はＮｉ、Ｍｏなどであり、ｐ形半導体にオーミック
コンタクトする電極の材質はＡｌ、Ｔｉなどである。
【００１１】尚、ｎ+ ソース領域３１、ｎ+ ドレイン領
域３２およびｐソース領域４１の表面層に形成されるｐ
+ 領域４３、ｐドレイン領域４２の表面層に形成される
ｐ+領域４４は第１および第２ゲート電極５、６を形成
した後、これらのゲート電極をマスクにして形成する、
所謂セルフアラインによって形成してもよい。また、高
温熱処理によるゲート絶縁膜とゲート電極の反応による
ゲート絶縁膜の膜質の劣化を防止するために、第１およ
び第２のソース電極およびドレイン電極の形成時に高温
熱処理を必要とする場合には、これらの工程を先に行
い、その後で第１および第２のゲート電極を形成する方
法、つまり図３の（ａ）工程と（ｂ）、（ｃ）工程とを
逆にした方が好ましい。
域３２およびｐソース領域４１の表面層に形成されるｐ
+ 領域４３、ｐドレイン領域４２の表面層に形成される
ｐ+領域４４は第１および第２ゲート電極５、６を形成
した後、これらのゲート電極をマスクにして形成する、
所謂セルフアラインによって形成してもよい。また、高
温熱処理によるゲート絶縁膜とゲート電極の反応による
ゲート絶縁膜の膜質の劣化を防止するために、第１およ
び第２のソース電極およびドレイン電極の形成時に高温
熱処理を必要とする場合には、これらの工程を先に行
い、その後で第１および第２のゲート電極を形成する方
法、つまり図３の（ａ）工程と（ｂ）、（ｃ）工程とを
逆にした方が好ましい。
【００１２】また、前記では、ｎ基板にｐ層を積層した
場合で説明したが、ｐ基板にｎ層を積層してデバイスを
製作してもよい。この場合は、前記のｎチャネルＭＯＳ
ＦＥＴを形成するように、ｐチャネルＭＯＳＦＥＴはゲ
ート溝を形成せずにゲート電極を平坦な面に形成でき、
微細加工が可能で、ＣＭＯＳの集積度を上げることがで
きる。また、微細加工によりチャネル長を短くでき、移
動度の大きい正孔が通るｐチャネルの抵抗を小さくでき
るため、前記のｐチャネルＭＯＳＦＥＴを形成するよう
に、ゲート溝を持つｎチャネルＭＯＳＦＥＴのチャネル
抵抗と抵抗値を容易に合わせることができる。
場合で説明したが、ｐ基板にｎ層を積層してデバイスを
製作してもよい。この場合は、前記のｎチャネルＭＯＳ
ＦＥＴを形成するように、ｐチャネルＭＯＳＦＥＴはゲ
ート溝を形成せずにゲート電極を平坦な面に形成でき、
微細加工が可能で、ＣＭＯＳの集積度を上げることがで
きる。また、微細加工によりチャネル長を短くでき、移
動度の大きい正孔が通るｐチャネルの抵抗を小さくでき
るため、前記のｐチャネルＭＯＳＦＥＴを形成するよう
に、ゲート溝を持つｎチャネルＭＯＳＦＥＴのチャネル
抵抗と抵抗値を容易に合わせることができる。
【００１３】
【発明の効果】従来、炭化ケイ素半導体への不純物拡散
は１５００°Ｃ以下では殆ど起こらない。そのため相補
形ＭＯＳＦＥＴを製作する上で不可欠とされる選択的に
数μｍの深い拡散領域を形成することが炭化ケイ素半導
体では極めて困難である。この発明では深い拡散領域を
エピタキシャル成長層とこの成長層をエッチングによる
溝で形成することで、シリコンの場合とは異なる新しい
構造のデバイスを製作出来るようにした。具体的には炭
化ケイ素半導体素体のｎ形層上にｐ形層を積層し、ｐ形
層にｎ形層に達する分離溝とゲート溝を形成することに
よって、分離されたｐ形層にｎチャネルＭＯＳＦＥＴを
形成し、ゲート溝のある領域にｐチャネルＭＯＳＦＥＴ
を形成して、炭化ケイ素相補形ＭＯＳＦＥＴを製作する
ことができる。尚、ｎ形とｐ形を逆にしてデバイスを製
作するとｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴとのチャネル抵抗を合わせることが容易にできる。
は１５００°Ｃ以下では殆ど起こらない。そのため相補
形ＭＯＳＦＥＴを製作する上で不可欠とされる選択的に
数μｍの深い拡散領域を形成することが炭化ケイ素半導
体では極めて困難である。この発明では深い拡散領域を
エピタキシャル成長層とこの成長層をエッチングによる
溝で形成することで、シリコンの場合とは異なる新しい
構造のデバイスを製作出来るようにした。具体的には炭
化ケイ素半導体素体のｎ形層上にｐ形層を積層し、ｐ形
層にｎ形層に達する分離溝とゲート溝を形成することに
よって、分離されたｐ形層にｎチャネルＭＯＳＦＥＴを
形成し、ゲート溝のある領域にｐチャネルＭＯＳＦＥＴ
を形成して、炭化ケイ素相補形ＭＯＳＦＥＴを製作する
ことができる。尚、ｎ形とｐ形を逆にしてデバイスを製
作するとｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴとのチャネル抵抗を合わせることが容易にできる。
【００１４】また、この発明の構造にすることで、製造
工程上、１５００°Ｃという超高温での処理が不必要
で、この超高温での熱処理に耐える選択拡散用のマスク
材も不要となり、後で金属マスクを化学処理で除去する
こともなく、金属マスクの微量の残さが残り特性上悪影
響を及ぼすこともない。また１５００°Ｃ以上の高温で
の処理がないため、試料表面は雰囲気ガスと激しく反応
することもなく、試料表面に悪影響を及ぼすこともな
い。
工程上、１５００°Ｃという超高温での処理が不必要
で、この超高温での熱処理に耐える選択拡散用のマスク
材も不要となり、後で金属マスクを化学処理で除去する
こともなく、金属マスクの微量の残さが残り特性上悪影
響を及ぼすこともない。また１５００°Ｃ以上の高温で
の処理がないため、試料表面は雰囲気ガスと激しく反応
することもなく、試料表面に悪影響を及ぼすこともな
い。
【図１】図１はこの発明の一実施例を示すＣＭＯＳの断
面構造図
面構造図
【図２】図２にこの発明の製造工程の一実施例を示し、
同図（ａ）ないし同図（ｄ）は順番に示した先行の工程
図
同図（ａ）ないし同図（ｄ）は順番に示した先行の工程
図
【図３】図３は図２に引き続く後工程を同図（ａ）ない
し同図（ｃ）に順番に示した工程図
し同図（ｃ）に順番に示した工程図
【図４】図４はシリコンで作製されている従来のＣＭＯ
Ｓの基本的な断面構造図
Ｓの基本的な断面構造図
１ ｎ形炭化ケイ素基板 ２ ｐ層 ３１ ｎ+ ソース領域 ３２ ｎ+ ドレイン領域 ４１ ｐソース領域 ４２ ｐドレイン領域 ４３ ｐ+ 領域 ４４ ｐ+ 領域 ５ 第１ゲート電極 ６ 第２ゲート電極 ７ 第２電極 ７１ 第１ソース電極 ７２ 第１ドレイン電極 ８ 第１電極 ８１ 第２ソース電極 ８２ 第２ドレイン電極 ９ ソース端子（ＶSS） １０ アウトプット端子（Ｏ） １１ インプット端子（Ｉ） １２ ドレイン端子（ＶDD） １３ 分離溝 １４ ゲート溝 ２０ ｎ形シリコン基板 ２１ ｐ形領域 ２３１ ｐ+ ソース領域 ２３２ ｐ+ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｖ
Claims (4)
- 【請求項１】炭化ケイ素半導体素体の第一導電形層の上
に第二導電形層が積層され、第二導電形層が第一導電形
層に達する分離溝で分割され、一方の領域の第二導電層
の表面層に第一導電形の第一ソース領域および第一導電
形の第一ドレイン領域が選択的に形成され、第一ソース
領域および第一ドレイン領域の表面に第一ソース電極お
よび第一ドレイン電極がそれぞれ形成され、第一ソース
領域と第一ドレイン領域とに挟まれた第二導電形層の表
面に絶縁膜を介して第一導電形のチャネルを有する第一
ＭＯＳＦＥＴの第一ゲート電極が形成され、他方の領域
の第二導電形層に第一導電形層に達するゲート溝が形成
され、この第二導電形層の一方を第二ソース領域とし、
他方を第二ドレイン領域とし、第二ソース領域および第
二ドレイン領域の表面に第二ソース電極および第二ドレ
イン電極がそれぞれ形成され、第二ソース領域と第二ド
レイン領域とに挟まれた溝部の上に絶縁膜を介して第二
導電形のチャネルを有する第二ＭＯＳＦＥＴの第二ゲー
ト電極が形成され、第一ＭＯＳＦＥＴの第一ソース電極
は第二導電形層上に選択的に形成された第一電極に接続
され、第二ＭＯＳＦＥＴの第二ソース電極は第一導電形
層に選択的に形成された第二電極に接続され、第一ドレ
イン電極と第二ドレイン電極とが互いに接続され、第一
ゲート電極と第二ゲート電極とが互いに接続されること
を特徴とする炭化ケイ素相補形ＭＯＳＦＥＴ。 - 【請求項２】第二ソース領域および第二ドレイン領域の
それぞれの表面層に第二導電形高濃度層が選択的に形成
されることを特徴とする請求項１記載の炭化ケイ素相補
形ＭＯＳＦＥＴ。 - 【請求項３】第二導電形層がエピタキシャル成長で形成
されることを特徴とする請求項１記載の炭化ケイ素相補
形ＭＯＳＦＥＴ。 - 【請求項４】分離溝およびゲート溝がドライエッチング
および選択酸化とウエットエッチングの組み合わせのい
ずれかで形成されることを特徴とする請求項１記載の炭
化ケイ素相補形ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221188A JPH0888283A (ja) | 1994-09-16 | 1994-09-16 | 炭化ケイ素相補形ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221188A JPH0888283A (ja) | 1994-09-16 | 1994-09-16 | 炭化ケイ素相補形ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888283A true JPH0888283A (ja) | 1996-04-02 |
Family
ID=16762860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221188A Pending JPH0888283A (ja) | 1994-09-16 | 1994-09-16 | 炭化ケイ素相補形ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888283A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997039485A1 (en) * | 1996-04-15 | 1997-10-23 | Cree Research, Inc. | Silicon carbide cmos and method of fabrication |
| WO2001047025A1 (en) * | 1999-12-21 | 2001-06-28 | Koninklijke Philips Electronics N.V. | Silicon carbide lateral mosfet and method of making the same |
| WO2001047024A1 (en) * | 1999-12-21 | 2001-06-28 | Koninklijke Philips Electronics N.V. | Silicon carbide n-channel power lmosfet |
| WO2001047026A1 (en) * | 1999-12-21 | 2001-06-28 | Koninklijke Philips Electronics N.V. | Silicon carbide lmosfet with gate break-down protection |
| WO2000060670A3 (de) * | 1999-03-31 | 2001-07-26 | Siced Elect Dev Gmbh & Co Kg | Integrierte halbleitervorrichtung mit einem lateralen leistungselement |
| EP1329956A3 (en) * | 2002-01-16 | 2004-06-23 | Fuji Electric Co., Ltd. | Semiconductor device and its manufacturing method |
| US6826232B2 (en) | 1999-12-20 | 2004-11-30 | Koninklijke Philips Electronics N.V. | Fine granular scalable video with embedded DCT coding of the enhancement layer |
| US7235857B2 (en) * | 2001-05-25 | 2007-06-26 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device |
| JP2015526902A (ja) * | 2012-07-25 | 2015-09-10 | レイセオン カンパニー | 複数の装置を集積するモノリシック集積回路チップ |
-
1994
- 1994-09-16 JP JP6221188A patent/JPH0888283A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6344663B1 (en) | 1992-06-05 | 2002-02-05 | Cree, Inc. | Silicon carbide CMOS devices |
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| US6593594B1 (en) | 1999-12-21 | 2003-07-15 | Koninklijke Philips Electonics N.V. | Silicon carbide n-channel power LMOSFET |
| US6323506B1 (en) | 1999-12-21 | 2001-11-27 | Philips Electronics North America Corporation | Self-aligned silicon carbide LMOSFET |
| WO2001047026A1 (en) * | 1999-12-21 | 2001-06-28 | Koninklijke Philips Electronics N.V. | Silicon carbide lmosfet with gate break-down protection |
| JP2003518748A (ja) * | 1999-12-21 | 2003-06-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 自己整合されたシリコンカーバイトｌｍｏｓｆｅｔ |
| WO2001047024A1 (en) * | 1999-12-21 | 2001-06-28 | Koninklijke Philips Electronics N.V. | Silicon carbide n-channel power lmosfet |
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| KR100762545B1 (ko) * | 1999-12-21 | 2007-10-01 | 엔엑스피 비 브이 | Ｌｍｏｓｆｅｔ 및 그 제조 방법 |
| JP4990458B2 (ja) * | 1999-12-21 | 2012-08-01 | エヌエックスピー ビー ヴィ | 自己整合されたシリコンカーバイトｌｍｏｓｆｅｔ |
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| EP1329956A3 (en) * | 2002-01-16 | 2004-06-23 | Fuji Electric Co., Ltd. | Semiconductor device and its manufacturing method |
| US6858500B2 (en) | 2002-01-16 | 2005-02-22 | Fuji Electric Co., Ltd. | Semiconductor device and its manufacturing method |
| US7365392B2 (en) | 2002-01-16 | 2008-04-29 | Fuji Electric Co., Ltd. | Semiconductor device with integrated trench lateral power MOSFETs and planar devices |
| JP2015526902A (ja) * | 2012-07-25 | 2015-09-10 | レイセオン カンパニー | 複数の装置を集積するモノリシック集積回路チップ |
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