JPH0799312A - 半導体装置とその製法 - Google Patents
半導体装置とその製法Info
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- JPH0799312A JPH0799312A JP6022855A JP2285594A JPH0799312A JP H0799312 A JPH0799312 A JP H0799312A JP 6022855 A JP6022855 A JP 6022855A JP 2285594 A JP2285594 A JP 2285594A JP H0799312 A JPH0799312 A JP H0799312A
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- H10D12/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 高温アニールを特に必要としない高電圧／大
電力半導体装置。 【構成】 ＭＯＳＦＥＴ（１００）装置が第１の導電型
をもつ炭化シリコン基板（１０２）を有する。基板（１
０２）の第１の側に第１の導電型をもつ第１のエピタキ
シャル層（１０４）が設けられる。第１の導電型をもつ
ドリフト領域（１１８）が、ゲート電極（１１２）の第
１側でに設けられる。ゲート電極（１１２）の第２の側
で、第１及び第２のソース領域（１１６，１２２）が設
けられる。第１及び第２のソース領域（１１６，１２
２）は反対の導電型である。ソース電極（１２６）が第
１及び第２のソース領域（１１６，１２２）を電気的に
接続する。ドレイン電極（１２８）が基板の第２の側に
設けられている。
電力半導体装置。 【構成】 ＭＯＳＦＥＴ（１００）装置が第１の導電型
をもつ炭化シリコン基板（１０２）を有する。基板（１
０２）の第１の側に第１の導電型をもつ第１のエピタキ
シャル層（１０４）が設けられる。第１の導電型をもつ
ドリフト領域（１１８）が、ゲート電極（１１２）の第
１側でに設けられる。ゲート電極（１１２）の第２の側
で、第１及び第２のソース領域（１１６，１２２）が設
けられる。第１及び第２のソース領域（１１６，１２
２）は反対の導電型である。ソース電極（１２６）が第
１及び第２のソース領域（１１６，１２２）を電気的に
接続する。ドレイン電極（１２８）が基板の第２の側に
設けられている。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は全般的に半導体装置及
び方法、更に特定すれば、電力用ＭＯＳＦＥＴに関す
る。
び方法、更に特定すれば、電力用ＭＯＳＦＥＴに関す
る。
【０００２】
【従来の技術及び課題】半導体業界の成長分野は高電圧
／大電力装置及び集積回路である。この業界の重要な素
子が電力用ＭＯＳＦＥＴである。電力用ＭＯＳＦＥＴは
自動車、通信、消費者、データ処理、工業及び軍事用の
市場に多くの種々の用途がある。例えば、電力用ＭＯＳ
ＦＥＴは、モータ、ランプ又は表示装置に対する駆動器
として使うことができる。大抵の電力用ＭＯＳＦＥＴは
シリコンで構成されている。然し、シリコンで構成され
た電力用ＭＯＳＦＥＴの性能は既にその理論的な限界に
近い。従って、炭化シリコン（ＳｉＣ）ウェーハに研究
の努力が振り向けられている。ＳｉＣは、シリコン・ウ
ェーハに比べて、かなり（２桁程度も）高い性能の電力
用ＭＯＳＦＥＴの可能性がある。然し、ＳｉＣを使う時
の１つの制約は、ウェーハの寸法が従来のシリコン・ウ
ェーハよりずっと小さいことである。ＳｉＣウェーハは
直径約１インチに制限されてきた。この為、大きなウェ
ーハを処理する様に組立てられた現存のシリコン・ウェ
ーハ製造設備にそれを使ったり或いはそれで生産するこ
とができない。
／大電力装置及び集積回路である。この業界の重要な素
子が電力用ＭＯＳＦＥＴである。電力用ＭＯＳＦＥＴは
自動車、通信、消費者、データ処理、工業及び軍事用の
市場に多くの種々の用途がある。例えば、電力用ＭＯＳ
ＦＥＴは、モータ、ランプ又は表示装置に対する駆動器
として使うことができる。大抵の電力用ＭＯＳＦＥＴは
シリコンで構成されている。然し、シリコンで構成され
た電力用ＭＯＳＦＥＴの性能は既にその理論的な限界に
近い。従って、炭化シリコン（ＳｉＣ）ウェーハに研究
の努力が振り向けられている。ＳｉＣは、シリコン・ウ
ェーハに比べて、かなり（２桁程度も）高い性能の電力
用ＭＯＳＦＥＴの可能性がある。然し、ＳｉＣを使う時
の１つの制約は、ウェーハの寸法が従来のシリコン・ウ
ェーハよりずっと小さいことである。ＳｉＣウェーハは
直径約１インチに制限されてきた。この為、大きなウェ
ーハを処理する様に組立てられた現存のシリコン・ウェ
ーハ製造設備にそれを使ったり或いはそれで生産するこ
とができない。
【０００３】炭化シリコン（ＳｉＣ）を使って構成され
た従来の典形的なＭＯＳＦＥＴが図１に示されている。
装置１０は、ｐ形ＳｉＣ基板１２に隣接してｐ形エピタ
キシャル層１４をもっている。ＭＯＳＦＥＴチャンネル
１６が、厚さ１．２ μｍのｎ形β−ＳｉＣエピタキシ
ャル層内に構成されている。ポリシリコンの環状ゲート
電極１８を用いている。ソース／ドレイン領域２０は７
７３°Ｋで打込まれ、珪化タンタル（ＴａＳｉ2 ）２２
と接触させ、これを１１７３°Ｋでアニールしている。
空乏閾値電圧は−１２．９Ｖであり、装置１０は、９２
３°Ｋまでの温度で、２５Ｖのドレイン電圧まで動作す
る。
た従来の典形的なＭＯＳＦＥＴが図１に示されている。
装置１０は、ｐ形ＳｉＣ基板１２に隣接してｐ形エピタ
キシャル層１４をもっている。ＭＯＳＦＥＴチャンネル
１６が、厚さ１．２ μｍのｎ形β−ＳｉＣエピタキシ
ャル層内に構成されている。ポリシリコンの環状ゲート
電極１８を用いている。ソース／ドレイン領域２０は７
７３°Ｋで打込まれ、珪化タンタル（ＴａＳｉ2 ）２２
と接触させ、これを１１７３°Ｋでアニールしている。
空乏閾値電圧は−１２．９Ｖであり、装置１０は、９２
３°Ｋまでの温度で、２５Ｖのドレイン電圧まで動作す
る。
【０００４】
【課題を解決する為の手段及び作用】一般的に云うと、
一形式として、第１の導電型をもつ炭化シリコン基板を
有するＭＯＳＦＥＴ装置を形成する方法を説明する。第
１の導電型の第１の領域を炭化シリコン基板の第１の面
上にエピタキシャル成長させる。第２の導電型の第２の
領域を第１の領域に隣接してエピタキシャル成長させ
る。第２の領域の上方に第１の導電層を形成する。その
後、第１の導電層をエッチングしてゲート電極を形成す
る。第１の導電型のドーパントを用いて第３及び第４の
領域を打込む。第３の領域はゲート電極の第１の側に形
成され、第４の領域はゲート電極の第２の側に形成され
る。第３の領域の第１の部分に第１の導電型のドーパン
トを打込んで、第１の部分が第２の領域の中を第１の領
域まで伸びる様にする。第４の領域に隣接して、第２の
導電型のドーパントを用いて第５の領域を打込む。
一形式として、第１の導電型をもつ炭化シリコン基板を
有するＭＯＳＦＥＴ装置を形成する方法を説明する。第
１の導電型の第１の領域を炭化シリコン基板の第１の面
上にエピタキシャル成長させる。第２の導電型の第２の
領域を第１の領域に隣接してエピタキシャル成長させ
る。第２の領域の上方に第１の導電層を形成する。その
後、第１の導電層をエッチングしてゲート電極を形成す
る。第１の導電型のドーパントを用いて第３及び第４の
領域を打込む。第３の領域はゲート電極の第１の側に形
成され、第４の領域はゲート電極の第２の側に形成され
る。第３の領域の第１の部分に第１の導電型のドーパン
トを打込んで、第１の部分が第２の領域の中を第１の領
域まで伸びる様にする。第４の領域に隣接して、第２の
導電型のドーパントを用いて第５の領域を打込む。
【０００５】この発明の利点は改良された高電圧装置が
得られることである。
得られることである。
【０００６】この発明の別の利点は、高温アニールを必
要としない改良された高圧炭化シリコン装置が得られる
ことである。
要としない改良された高圧炭化シリコン装置が得られる
ことである。
【０００７】この発明の別の利点は、一層大きな電流を
処理することのできるメタライズ方式をもつ改良された
炭化シリコンＭＯＳＦＥＴが得られることである。
処理することのできるメタライズ方式をもつ改良された
炭化シリコンＭＯＳＦＥＴが得られることである。
【０００８】その他の利点は、以下図面について説明す
る所から、当業者に明らかになる。図面全体に亘り、特
に断らない限り、対応する部分には同じ参照数字及び記
号を用いている。
る所から、当業者に明らかになる。図面全体に亘り、特
に断らない限り、対応する部分には同じ参照数字及び記
号を用いている。
【０００９】
【実施例】電力用ＭＯＳＦＥＴは、電気機械的なリレー
がスイッチであるのとよく似たスイッチであるが、ずっ
と小さく、一層信頼性があり、電子的に制御することが
できる。電力用ＭＯＳＦＥＴの重要な性能数値は、比オ
ン抵抗（Ｒｓｐ）、即ち、装置がオンに切替わった時の
ダイスの単位面積当たりのこのスイッチの抵抗値であ
る。電力用ＭＯＳＦＥＴ技術の目標は、比オン抵抗をで
きるだけ減少することである。この為、１／Ｒｓｐが、
便利な良さの指数（性能係数）となり、これを最大にす
べきである。Ｒｓｐは、半導体材料の性質に関係し、良
さの指数は次の様に書くことができる。
がスイッチであるのとよく似たスイッチであるが、ずっ
と小さく、一層信頼性があり、電子的に制御することが
できる。電力用ＭＯＳＦＥＴの重要な性能数値は、比オ
ン抵抗（Ｒｓｐ）、即ち、装置がオンに切替わった時の
ダイスの単位面積当たりのこのスイッチの抵抗値であ
る。電力用ＭＯＳＦＥＴ技術の目標は、比オン抵抗をで
きるだけ減少することである。この為、１／Ｒｓｐが、
便利な良さの指数（性能係数）となり、これを最大にす
べきである。Ｒｓｐは、半導体材料の性質に関係し、良
さの指数は次の様に書くことができる。
【００１０】
【数１】良さの指数＝１／Ｒｓｐ〜ε* μ* Ｅｃ3 ここでεは誘電率、μは担体移動度、Ｅｃはなだれ電界
である。表１に若干の候補材料の性質を示し、図２に良
さの指数１／Ｒｓｐを示す。
である。表１に若干の候補材料の性質を示し、図２に良
さの指数１／Ｒｓｐを示す。
【表１】
【００１１】ＳｉＣは、Ｓｉ電力用ＭＯＳＦＥＴに比べ
て１００Ｘの一層高い性能の可能性がある。それを酸化
して高品質の二酸化シリコン（ＳｉＯ2 ）を形成し、ゲ
ート絶縁体として作用させることができる。ＳｉＣウェ
ーハは商業的に入手し得る。この材料は、何等相互汚染
の問題を伴わずに、シリコン装置を作るのと同じウェー
ハ製造設備で処理することができる。新しい専用のウェ
ーハ製造設備は巨大な資本投下を必要とするので、これ
は非常に重要である。
て１００Ｘの一層高い性能の可能性がある。それを酸化
して高品質の二酸化シリコン（ＳｉＯ2 ）を形成し、ゲ
ート絶縁体として作用させることができる。ＳｉＣウェ
ーハは商業的に入手し得る。この材料は、何等相互汚染
の問題を伴わずに、シリコン装置を作るのと同じウェー
ハ製造設備で処理することができる。新しい専用のウェ
ーハ製造設備は巨大な資本投下を必要とするので、これ
は非常に重要である。
【００１２】図１に示す様な従来のＳｉＣ ＭＯＳＦＥ
Ｔは、ソース／ドレイン２０を形成する為に高温の打込
み及びアニールを必要とする。ＳｉＣ内でのドーパント
の拡散は極めて遅い。その為、１，８００−１，９００
℃程度の温度でのアニールが必要である。この温度条件
は、大抵の現存のウェーハ製造設備の能力を越える。ア
ニールに必要な温度を下げる１つの方法は、打込みが行
なわれる温度を高くすることである。都合の悪いこと
に、その場合、５００−７００℃程度の打込み温度が必
要になる。こう云う温度条件も大抵の現存のウェーハ製
造設備の能力を越える。従って、従来の装置の高温条件
をなくす様な装置が必要である。
Ｔは、ソース／ドレイン２０を形成する為に高温の打込
み及びアニールを必要とする。ＳｉＣ内でのドーパント
の拡散は極めて遅い。その為、１，８００−１，９００
℃程度の温度でのアニールが必要である。この温度条件
は、大抵の現存のウェーハ製造設備の能力を越える。ア
ニールに必要な温度を下げる１つの方法は、打込みが行
なわれる温度を高くすることである。都合の悪いこと
に、その場合、５００−７００℃程度の打込み温度が必
要になる。こう云う温度条件も大抵の現存のウェーハ製
造設備の能力を越える。従って、従来の装置の高温条件
をなくす様な装置が必要である。
【００１３】次にこの発明の好ましい実施例をｎチャン
ネル形反転モード電力用ＭＯＳＦＥＴについて説明す
る。この発明がｐチャンネル形ＭＯＳＦＥＴにも使うこ
とがきることは当業者に明らかであろう。図３について
説明すると、ＭＯＳＦＥＴ １００が基板１０２をも
ち、これは例えばｎ形の６Ｈ−ＳｉＣで構成することが
できる。ｎ形エピタキシャル層１０４が基板１０２に隣
接して設けられている。ｐ形エピタキシャル層１０６が
ｎ形エピタキシャル層１０４の上に設けられる。ソース
領域１１６及び本体接点領域１２２がｐ形エピタキシャ
ル層の表面に設けられる。ソース電極領域１１６及び本
体接点領域１２２がソース電極１２６を介して短絡され
ている。ゲート電極１１２は絶縁層１０８によってｐ形
エピタキシャル層１０６から隔てられている。ゲート電
極１１２は例えば、ポリシリコン、単結晶、微（マイク
ロ）結晶又は多結晶ＳｉＣで構成することができ、絶縁
層１０８は例えば二酸化シリコン（ＳｉＯ2 ）で構成す
ることができる。ドレイン電極１２８が基板１０２のｎ
形エピタキシャル層１０４とは反対側に設けられてい
る。ドレイン電極１２８を基板１０２の下側に配置する
ことにより、上側には、ソース１２６及びゲート１１２
の電極しか存在しないので、上側で実施すべきメタライ
ズ方式をずっと簡単にすることができる。簡単なメタラ
イズ方式は、大電力／大電流装置では特に重要である。
ドリフト領域１１８がゲート電極１１２のソース領域１
１６とは反対側に設けられている。ドリフト領域１１８
の一部分がｐ形エピタキシャル層１０６の中をｎ形エピ
タキシャル層１０４まで伸びている。動作について説明
すると、ゲート電極１１２に電圧が印加された時、電流
がドレイン電極１２８から基板１０２、ｎ形エピタキシ
ャル層１０４、ドリフト領域１１８及びｐ形エピタキシ
ャル層１０６上のｎ形反転層（図面に示してない）を通
って、ソース領域１１６及び本体接点領域１２２に達す
る。
ネル形反転モード電力用ＭＯＳＦＥＴについて説明す
る。この発明がｐチャンネル形ＭＯＳＦＥＴにも使うこ
とがきることは当業者に明らかであろう。図３について
説明すると、ＭＯＳＦＥＴ １００が基板１０２をも
ち、これは例えばｎ形の６Ｈ−ＳｉＣで構成することが
できる。ｎ形エピタキシャル層１０４が基板１０２に隣
接して設けられている。ｐ形エピタキシャル層１０６が
ｎ形エピタキシャル層１０４の上に設けられる。ソース
領域１１６及び本体接点領域１２２がｐ形エピタキシャ
ル層の表面に設けられる。ソース電極領域１１６及び本
体接点領域１２２がソース電極１２６を介して短絡され
ている。ゲート電極１１２は絶縁層１０８によってｐ形
エピタキシャル層１０６から隔てられている。ゲート電
極１１２は例えば、ポリシリコン、単結晶、微（マイク
ロ）結晶又は多結晶ＳｉＣで構成することができ、絶縁
層１０８は例えば二酸化シリコン（ＳｉＯ2 ）で構成す
ることができる。ドレイン電極１２８が基板１０２のｎ
形エピタキシャル層１０４とは反対側に設けられてい
る。ドレイン電極１２８を基板１０２の下側に配置する
ことにより、上側には、ソース１２６及びゲート１１２
の電極しか存在しないので、上側で実施すべきメタライ
ズ方式をずっと簡単にすることができる。簡単なメタラ
イズ方式は、大電力／大電流装置では特に重要である。
ドリフト領域１１８がゲート電極１１２のソース領域１
１６とは反対側に設けられている。ドリフト領域１１８
の一部分がｐ形エピタキシャル層１０６の中をｎ形エピ
タキシャル層１０４まで伸びている。動作について説明
すると、ゲート電極１１２に電圧が印加された時、電流
がドレイン電極１２８から基板１０２、ｎ形エピタキシ
ャル層１０４、ドリフト領域１１８及びｐ形エピタキシ
ャル層１０６上のｎ形反転層（図面に示してない）を通
って、ソース領域１１６及び本体接点領域１２２に達す
る。
【００１４】次に図４ａ〜４ｇについて、ＭＯＳＦＥＴ
１００を形成する好ましい方法を説明する。図４ａに
ついて説明すると、例えば化学反応気相成長（ＣＶＤ）
により、基板１０２の上にｎ形エピタキシャル層１０４
が形成される。分子ビーム・エピタキシャル法（ＭＢ
Ｅ）の様な他の方法も、当業者には自明であろう。この
後、ｎ形エピタキシャル層１０４の上にｐ形エピタキシ
ャル層１０６が形成される。ｐ形エピタキシャル層１０
６を形成するにもＣＶＤを使うことができる。
１００を形成する好ましい方法を説明する。図４ａに
ついて説明すると、例えば化学反応気相成長（ＣＶＤ）
により、基板１０２の上にｎ形エピタキシャル層１０４
が形成される。分子ビーム・エピタキシャル法（ＭＢ
Ｅ）の様な他の方法も、当業者には自明であろう。この
後、ｎ形エピタキシャル層１０４の上にｐ形エピタキシ
ャル層１０６が形成される。ｐ形エピタキシャル層１０
６を形成するにもＣＶＤを使うことができる。
【００１５】図４ｂについて説明すると、ｐ形エピタキ
シャル層１０６の表面の上に絶縁層１０８を熱成長させ
る。絶縁層１０８を形成する他の方法は当業者に明らか
であろう。絶縁層１０８の表面の上に導電層１１０をデ
ポジットする。その後、導電層１１０及び絶縁層１０８
をパターンぎめしてエッチングし、図４ｃに示すゲート
電極１１２を形成する。
シャル層１０６の表面の上に絶縁層１０８を熱成長させ
る。絶縁層１０８を形成する他の方法は当業者に明らか
であろう。絶縁層１０８の表面の上に導電層１１０をデ
ポジットする。その後、導電層１１０及び絶縁層１０８
をパターンぎめしてエッチングし、図４ｃに示すゲート
電極１１２を形成する。
【００１６】図４ｄについて説明すると、次に、２つの
別々のマスク及び燐の様なドーパントの異なる分量は相
次いで用いて、ソース領域１１６及びドリフト領域１１
８を打込む。図４ｅに示す様に、第３のマスク層１２０
をデポジットし、パターンぎめしてエッチングして、ｐ
形エピタキシャル層１０６の内、本体接点領域１２２を
形成しようとする部分を露出する。次に、硼素の様なド
ーパントを用いて、こう云う領域１２２の打込みをす
る。その後、第３のマスク層１２０を取去り、図４ｆに
示す様に、第４のマスク層１２４をデポジットし、パタ
ーンぎめしてエッチングして、ドリフト領域１１８の一
部分を露出する。ドリフト領域１１８に燐を用いて２度
目の打込みをして、ドリフト領域１１８の一部分がｐ形
エピタキシャル層１０６の中をｎ形エピタキシャル層１
０４まで伸びるようにする。その後、第４のマスク層１
２４を取去る。次に、ドリフト領域１１８、ソース領域
１１６及び本体接点領域１２２をアニールする。ｐ形井
戸がなく、ｎ形ソース領域１１６が電気的にはｐ形の本
体接点領域１２２に短絡されるので、高品質のアニール
を必要としない。ドリフト領域１１８及びソース領域１
１６の間の電流通路にあるｐ形領域が、打込み層の代わ
りに、ｐ形エピタキシャル層１０６である。これによっ
て高品質の反転層を達成することができる。
別々のマスク及び燐の様なドーパントの異なる分量は相
次いで用いて、ソース領域１１６及びドリフト領域１１
８を打込む。図４ｅに示す様に、第３のマスク層１２０
をデポジットし、パターンぎめしてエッチングして、ｐ
形エピタキシャル層１０６の内、本体接点領域１２２を
形成しようとする部分を露出する。次に、硼素の様なド
ーパントを用いて、こう云う領域１２２の打込みをす
る。その後、第３のマスク層１２０を取去り、図４ｆに
示す様に、第４のマスク層１２４をデポジットし、パタ
ーンぎめしてエッチングして、ドリフト領域１１８の一
部分を露出する。ドリフト領域１１８に燐を用いて２度
目の打込みをして、ドリフト領域１１８の一部分がｐ形
エピタキシャル層１０６の中をｎ形エピタキシャル層１
０４まで伸びるようにする。その後、第４のマスク層１
２４を取去る。次に、ドリフト領域１１８、ソース領域
１１６及び本体接点領域１２２をアニールする。ｐ形井
戸がなく、ｎ形ソース領域１１６が電気的にはｐ形の本
体接点領域１２２に短絡されるので、高品質のアニール
を必要としない。ドリフト領域１１８及びソース領域１
１６の間の電流通路にあるｐ形領域が、打込み層の代わ
りに、ｐ形エピタキシャル層１０６である。これによっ
て高品質の反転層を達成することができる。
【００１７】最後に、図４ｇに示す様に、装置１００の
表面の上に導電材料の層をデポジットし、パターンぎめ
してエッチングすることにより、ソース電極１２６が形
成される。同様に、装置１００の下側に導電材料の層を
デポジットし、パターンぎめしてエッチングすることに
より、ドレイン電極１２８が形成される。ソース電極１
２６及びドレイン電極１２８は、例えばニッケルで構成
することができる。珪化タンタルの様なこの他の適当な
材料も当業者に明らかであろう。
表面の上に導電材料の層をデポジットし、パターンぎめ
してエッチングすることにより、ソース電極１２６が形
成される。同様に、装置１００の下側に導電材料の層を
デポジットし、パターンぎめしてエッチングすることに
より、ドレイン電極１２８が形成される。ソース電極１
２６及びドレイン電極１２８は、例えばニッケルで構成
することができる。珪化タンタルの様なこの他の適当な
材料も当業者に明らかであろう。
【００１８】以上、若干の好ましい実施例を詳しく説明
した。この発明の範囲は、こゝで説明したものとは異な
っていても、特許請求の範囲に含まれる実施例をも包括
することを承知されたい。
した。この発明の範囲は、こゝで説明したものとは異な
っていても、特許請求の範囲に含まれる実施例をも包括
することを承知されたい。
【００１９】この発明を実施例について説明したが、こ
の説明はこの発明を制約するものと解してはならない。
当業者には、以上の説明から、実施例の種々の変更及び
組合わせや、この発明のその他の実施例が容易に考えら
れよう。従って、特許請求の範囲は、この様な変更又は
実施例を包括することを承知されたい。
の説明はこの発明を制約するものと解してはならない。
当業者には、以上の説明から、実施例の種々の変更及び
組合わせや、この発明のその他の実施例が容易に考えら
れよう。従って、特許請求の範囲は、この様な変更又は
実施例を包括することを承知されたい。
【００２０】以上の説明に関連して、更に以下の項を開
示する。
示する。
【００２１】（１）炭化シリコンで構成された第１の導
電型の基板と、該基板の第１の側に設けられた第２の導
電型をもつ第１のエピタキシャル層と、第１及び第２の
側をもっていて、前記第１のエピタキシャル層の上方に
配置されたゲート電極と、該ゲート電極の第１の側で前
記第１のエピタキシャル層内に配置されていて、前記第
１のエピタキシャル層の中を伸びる延長部をもつ前記第
１の導電型のドリフト領域と、前記ゲート電極の第２の
側で前記第１のエピタキシャル層内に配置された第１及
び第２のソース／ドレイン領域とを有し、該第１のソー
ス／ドレイン領域は前記第１の導電型であり、前記第２
のソース／ドレイン領域が前記第２の導電型である半導
体装置。
電型の基板と、該基板の第１の側に設けられた第２の導
電型をもつ第１のエピタキシャル層と、第１及び第２の
側をもっていて、前記第１のエピタキシャル層の上方に
配置されたゲート電極と、該ゲート電極の第１の側で前
記第１のエピタキシャル層内に配置されていて、前記第
１のエピタキシャル層の中を伸びる延長部をもつ前記第
１の導電型のドリフト領域と、前記ゲート電極の第２の
側で前記第１のエピタキシャル層内に配置された第１及
び第２のソース／ドレイン領域とを有し、該第１のソー
ス／ドレイン領域は前記第１の導電型であり、前記第２
のソース／ドレイン領域が前記第２の導電型である半導
体装置。
【００２２】（２）（１）項に記載した半導体装置に於
て、基板及び第１のエピタキシャル層の間に設けられた
第１の導電型をもつ第２のエピタキシャル層を有する半
導体装置。
て、基板及び第１のエピタキシャル層の間に設けられた
第１の導電型をもつ第２のエピタキシャル層を有する半
導体装置。
【００２３】（３）（１）項に記載した半導体装置に於
て、ゲート電極及び第１のエピタキシャル層の間に設け
られた絶縁層を有する半導体装置。
て、ゲート電極及び第１のエピタキシャル層の間に設け
られた絶縁層を有する半導体装置。
【００２４】（４）（１）項に記載した半導体装置に於
て、第１及び第２のソース／ドレイン領域が電気的に接
続される様に、第１及び第２のソース／ドレイン領域の
上方に設けられた第１のソース／ドレイン電極を有する
半導体装置。
て、第１及び第２のソース／ドレイン領域が電気的に接
続される様に、第１及び第２のソース／ドレイン領域の
上方に設けられた第１のソース／ドレイン電極を有する
半導体装置。
【００２５】（５）（４）項に記載した半導体装置に於
て、第１のソース／ドレイン領域がソース領域である半
導体装置。
て、第１のソース／ドレイン領域がソース領域である半
導体装置。
【００２６】（６）（４）項に記載した半導体装置に於
て、基板の第２の側に設けられた第２のソース／ドレイ
ン電極を有する半導体装置。
て、基板の第２の側に設けられた第２のソース／ドレイ
ン電極を有する半導体装置。
【００２７】（７）（６）項に記載した半導体装置に於
て、第１及び第２のソース／ドレイン電極がニッケルで
構成される半導体装置。
て、第１及び第２のソース／ドレイン電極がニッケルで
構成される半導体装置。
【００２８】（８）（１）項に記載した半導体装置に於
て、第１の導電型がｎ形であり、第２の導電型がｐ形で
ある半導体装置。
て、第１の導電型がｎ形であり、第２の導電型がｐ形で
ある半導体装置。
【００２９】（９）（１）項に記載した半導体装置に於
て、ゲート電極がポリシリコンで構成される半導体装
置。
て、ゲート電極がポリシリコンで構成される半導体装
置。
【００３０】（１０）（１）項に記載した半導体装置に
於て、ゲート電極が、単結晶、微結晶及び多結晶炭化シ
リコンからなる群から選ばれた材料で構成される半導体
装置。
於て、ゲート電極が、単結晶、微結晶及び多結晶炭化シ
リコンからなる群から選ばれた材料で構成される半導体
装置。
【００３１】（１１）炭化シリコンで構成された第１の
導電型の基板と、該基板の第１の側にある前記第１の導
電型の第１のエピタキシャル層と、該第１のエピタキシ
ャル層に隣接して配置された第２の導電型の第２のエピ
タキシャル層と、該第２のエピタキシャル層に隣接して
配置された絶縁層と、第１及び第２の側をもち前記絶縁
層に隣接して配置されたゲート電極と、該ゲート電極の
第１の側で前記第２のエピタキシャル層内に配置された
前記第１の導電型をもち、前記第２のエピタキシャル層
の中を前記第１のエピタキシャル層まで伸びる延長部を
もつドリフト領域と、前記ゲート電極の第２の側で前記
第２のエピタキシャル層内に配置され、当該第１のソー
ス領域が前記第１の導電型であり、当該第２のソース領
域が前記第２の導電型である様な第１及び第２のソース
領域と、該第１及び第２のソース領域が電気的に接続さ
れる様に前記第１及び第２のソース領域の上方に配置さ
れたソース電極と、前記基板の第２の側に配置されたド
レイン電極とを有するＭＯＳＦＥＴ装置。
導電型の基板と、該基板の第１の側にある前記第１の導
電型の第１のエピタキシャル層と、該第１のエピタキシ
ャル層に隣接して配置された第２の導電型の第２のエピ
タキシャル層と、該第２のエピタキシャル層に隣接して
配置された絶縁層と、第１及び第２の側をもち前記絶縁
層に隣接して配置されたゲート電極と、該ゲート電極の
第１の側で前記第２のエピタキシャル層内に配置された
前記第１の導電型をもち、前記第２のエピタキシャル層
の中を前記第１のエピタキシャル層まで伸びる延長部を
もつドリフト領域と、前記ゲート電極の第２の側で前記
第２のエピタキシャル層内に配置され、当該第１のソー
ス領域が前記第１の導電型であり、当該第２のソース領
域が前記第２の導電型である様な第１及び第２のソース
領域と、該第１及び第２のソース領域が電気的に接続さ
れる様に前記第１及び第２のソース領域の上方に配置さ
れたソース電極と、前記基板の第２の側に配置されたド
レイン電極とを有するＭＯＳＦＥＴ装置。
【００３２】（１２）（１１）項に記載したＭＯＳＦＥ
Ｔ装置に於て、ソース及びドレイン電極がニッケルで構
成されるＭＯＳＦＥＴ装置。
Ｔ装置に於て、ソース及びドレイン電極がニッケルで構
成されるＭＯＳＦＥＴ装置。
【００３３】（１３）（１１）項に記載したＭＯＳＦＥ
Ｔ装置に於て、第１の導電型がｎ形であり、第２の導電
型がＰ形であるＭＯＳＦＥＴ装置。
Ｔ装置に於て、第１の導電型がｎ形であり、第２の導電
型がＰ形であるＭＯＳＦＥＴ装置。
【００３４】（１４）（１１）項に記載したＭＯＳＦＥ
Ｔ装置に於て、ゲート電極が、ポリシリコン、及び単結
晶、微結晶並びに多結晶炭化シリコンからなる群から選
ばれた材料で構成されるＭＯＳＦＥＴ装置。
Ｔ装置に於て、ゲート電極が、ポリシリコン、及び単結
晶、微結晶並びに多結晶炭化シリコンからなる群から選
ばれた材料で構成されるＭＯＳＦＥＴ装置。
【００３５】（１５）第１の導電型をもつ炭化シリコン
基板を有するＭＯＳＦＥＴ装置を形成する方法に於て、
該炭化シリコン基板の第１の面上に前記第１の導電型を
もつ第１の領域をエピタキシャル成長させ、該第１の領
域に隣接して第２の導電型をもつ第２の領域をエピタキ
シャル成長させ、該第２の領域の上に絶縁層を形成し、
該絶縁層の上に第１の導電層をデポジットし、前記第１
の導電層及び前記絶縁層をエッチングしてゲート電極を
形成し、第３の領域が前記ゲート電極の第１の側に形成
され且つ第４の領域が前記ゲート電極の第２の側に形成
される様に、第１の導電型のドーパントを用いて第３及
び第４の領域を打込み、当該第１の部分が前記第２の領
域の中を前記第１の領域まで伸びる様に、前記第１の導
電型のドーパントを用いて前記第３の領域の第１の部分
を打込み、前記第４の領域に隣接して前記第２の導電型
をもつドーパントを用いて第５の領域を打込む工程を含
む方法。
基板を有するＭＯＳＦＥＴ装置を形成する方法に於て、
該炭化シリコン基板の第１の面上に前記第１の導電型を
もつ第１の領域をエピタキシャル成長させ、該第１の領
域に隣接して第２の導電型をもつ第２の領域をエピタキ
シャル成長させ、該第２の領域の上に絶縁層を形成し、
該絶縁層の上に第１の導電層をデポジットし、前記第１
の導電層及び前記絶縁層をエッチングしてゲート電極を
形成し、第３の領域が前記ゲート電極の第１の側に形成
され且つ第４の領域が前記ゲート電極の第２の側に形成
される様に、第１の導電型のドーパントを用いて第３及
び第４の領域を打込み、当該第１の部分が前記第２の領
域の中を前記第１の領域まで伸びる様に、前記第１の導
電型のドーパントを用いて前記第３の領域の第１の部分
を打込み、前記第４の領域に隣接して前記第２の導電型
をもつドーパントを用いて第５の領域を打込む工程を含
む方法。
【００３６】（１６）（１５）項に記載した方法に於
て、導電材料の第２の層をデポジットし、該第２の導電
層をエッチングしてソース電極を形成することにより、
前記第４及び第５の領域を電気的に短絡し、前記炭化シ
リコン基板の第２の面の上に導電材料の第３の層をデポ
ジットし、該第３の導電層をエッチングしてドレイン電
極を形成する工程を含む方法。
て、導電材料の第２の層をデポジットし、該第２の導電
層をエッチングしてソース電極を形成することにより、
前記第４及び第５の領域を電気的に短絡し、前記炭化シ
リコン基板の第２の面の上に導電材料の第３の層をデポ
ジットし、該第３の導電層をエッチングしてドレイン電
極を形成する工程を含む方法。
【００３７】（１７）（１６）項に記載した方法に於
て、第２及び第３の導電層がニッケルで構成される方
法。
て、第２及び第３の導電層がニッケルで構成される方
法。
【００３８】（１８）（１５）項に記載した方法に於
て、第１の導電層が、ポリシリコン、及び単結晶、微結
晶並びに多結晶炭化シリコンからなる群から選ばれる方
法。
て、第１の導電層が、ポリシリコン、及び単結晶、微結
晶並びに多結晶炭化シリコンからなる群から選ばれる方
法。
【００３９】（１９）（１５）項に記載した方法に於
て、絶縁層を形成する工程が、第２の領域の表面を熱酸
化することを含む方法。
て、絶縁層を形成する工程が、第２の領域の表面を熱酸
化することを含む方法。
【００４０】（２０）（１５）項に記載した方法に於
て、第１の導電型がｎ形であり、第２の導電型がｐ形で
ある方法。
て、第１の導電型がｎ形であり、第２の導電型がｐ形で
ある方法。
【００４１】（２１）ＭＯＳＦＥＴ（１００）装置が第
１の導電型をもつ炭化シリコン基板（１０２）を有す
る。基板（１０２）の第１の側に第１の導電型をもつ第
１のエピタキシャル層（１０４）及び第２の導電型をも
つ第２のエピタキシャル層（１０６）が設けられる。絶
縁層（１０８）がゲート電極（１１２）を第２のエピタ
キシャル層（１０６）から隔てゝいる。第１の導電型を
もつドリフト領域（１１８）が、ゲート電極（１１２）
の第１側で第２のエピタキシャル層（１０６）内に設け
られる。ドリフト領域は、第２のエピタキシャル層（１
０６）の中を第１のエピタキシャル層（１０４）まで伸
びる延長部を有する。ゲート電極（１１２）の第２の側
で、第１及び第２のソース領域（１１６，１２２）が第
２のエピタキシャル層（１０６）内に設けられる。第１
及び第２のソース領域（１１６，１２２）は反対の導電
型である。ソース電極（１２６）が第１及び第２のソー
ス領域（１１６，１２２）を電気的に接続する。ドレイ
ン電極（１２８）が基板の第２の側に設けられている。
１の導電型をもつ炭化シリコン基板（１０２）を有す
る。基板（１０２）の第１の側に第１の導電型をもつ第
１のエピタキシャル層（１０４）及び第２の導電型をも
つ第２のエピタキシャル層（１０６）が設けられる。絶
縁層（１０８）がゲート電極（１１２）を第２のエピタ
キシャル層（１０６）から隔てゝいる。第１の導電型を
もつドリフト領域（１１８）が、ゲート電極（１１２）
の第１側で第２のエピタキシャル層（１０６）内に設け
られる。ドリフト領域は、第２のエピタキシャル層（１
０６）の中を第１のエピタキシャル層（１０４）まで伸
びる延長部を有する。ゲート電極（１１２）の第２の側
で、第１及び第２のソース領域（１１６，１２２）が第
２のエピタキシャル層（１０６）内に設けられる。第１
及び第２のソース領域（１１６，１２２）は反対の導電
型である。ソース電極（１２６）が第１及び第２のソー
ス領域（１１６，１２２）を電気的に接続する。ドレイ
ン電極（１２８）が基板の第２の側に設けられている。
【図１】ＳｉＣに構成された従来のＭＯＳＦＥＴの断面
図。
図。
【図２】種々の材料に対する１／Ｒｓｐ特性を示すグラ
フ。
フ。
【図３】この発明の好ましい実施例の横断面図。
【図４】この発明の好ましい実施例の種々の製造状態を
示す横断面図。
示す横断面図。
１０２ 基板 １０６ 第１のエピタキシャル層 １１２ ゲート電極 １１６，１２２ ソース／ドレイン領域 １１８ ドリフト領域
Claims (3)
- 【請求項１】 炭化シリコンで構成された第１の導電型
の基板と、該基板の第１の側に設けられた第２の導電型
をもつ第１のエピタキシャル層と、第１及び第２の側を
もっていて、前記第１のエピタキシャル層の上方に配置
されたゲート電極と、該ゲート電極の第１の側で前記第
１のエピタキシャル層内に配置されていて、前記第１の
エピタキシャル層の中を伸びる延長部をもつ前記第１の
導電型のドリフト領域と、前記ゲート電極の第２の側で
前記第１のエピタキシャル層内に配置された第１及び第
２のソース／ドレイン領域とを有し、該第１のソース／
ドレイン領域は前記第１の導電型であり、前記第２のソ
ース／ドレイン領域が前記第２の導電型である半導体装
置。 - 【請求項２】 炭化シリコンで構成された第１の導電型
の基板と、該基板の第１の側にある前記第１の導電型の
第１のエピタキシャル層と、該第１のエピタキシャル層
に隣接して配置された第２の導電型の第２のエピタキシ
ャル層と、該第２のエピタキシャル層に隣接して配置さ
れた絶縁層と、第１及び第２の側をもち前記絶縁層に隣
接して配置されたゲート電極と、該ゲート電極の第１の
側で前記第２のエピタキシャル層内に配置された前記第
１の導電型をもち、前記第２のエピタキシャル層の中を
前記第１のエピタキシャル層まで伸びる延長部をもつド
リフト領域と、前記ゲート電極の第２の側で前記第２の
エピタキシャル層内に配置され、当該第１のソース領域
が前記第１の導電型であり、当該第２のソース領域が前
記第２の導電型である様な第１及び第２のソース領域
と、該第１及び第２のソース領域が電気的に接続される
様に前記第１及び第２のソース領域の上方に配置された
ソース電極と、前記基板の第２の側に配置されたドレイ
ン電極とを有するＭＯＳＦＥＴ装置。 - 【請求項３】 第１の導電型をもつ炭化シリコン基板を
有するＭＯＳＦＥＴ装置を形成する方法に於て、該炭化
シリコン基板の第１の面上に前記第１の導電型をもつ第
１の領域をエピタキシャル成長させ、該第１の領域に隣
接して第２の導電型をもつ第２の領域をエピタキシャル
成長させ、該第２の領域の上に絶縁層を形成し、該絶縁
層の上に第１の導電層をデポジットし、前記第１の導電
層及び前記絶縁層をエッチングしてゲート電極を形成
し、第３の領域が前記ゲート電極の第１の側に形成され
且つ第４の領域が前記ゲート電極の第２の側に形成され
る様に、第１の導電型のドーパントを用いて第３及び第
４の領域を打込み、当該第１の部分が前記第２の領域の
中を前記第１の領域まで伸びる様に、前記第１の導電型
のドーパントを用いて前記第３の領域の第１の部分を打
込み、前記第４の領域に隣接して前記第２の導電型をも
つドーパントを用いて第５の領域を打込む工程を含む方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2100693A | 1993-02-22 | 1993-02-22 | |
| US021006 | 1993-02-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799312A true JPH0799312A (ja) | 1995-04-11 |
Family
ID=21801804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6022855A Pending JPH0799312A (ja) | 1993-02-22 | 1994-02-21 | 半導体装置とその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5393999A (ja) |
| JP (1) | JPH0799312A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040614 |
|
| A602 | Written permission of extension of time |
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|
| A02 | Decision of refusal |
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