JPH0714009B2 - Ｍｏｓ型半導体記憶回路装置 - Google Patents

Ｍｏｓ型半導体記憶回路装置

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JPH0714009B2 JP62260924A JP26092487A JPH0714009B2 JP H0714009 B2 JPH0714009 B2 JP H0714009B2 JP 62260924 A JP62260924 A JP 62260924A JP 26092487 A JP26092487 A JP 26092487A JP H0714009 B2 JPH0714009 B2 JP H0714009B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型半導体記憶回路装置、特に記憶素子の
高密度集積化に最適なSOI（Silicon on Insulator）構
造の素子を記憶素子内に有するMOS型スタティックRAM
（以下SRAMと略す）に関する。
〔従来の技術〕
第５図（ａ）はMOS型SRAMの記憶素子の回路図である。
通常のCMOS（相補型MOS）型のSRAMでは、Ｐ型MOSFET3お
よび５とＮ型MOSFET4および６とを用いて構成され、Ｐ
型MOSFET3とＮ型MOSFET4とで構成される第１のCMOSイン
バータとＰ型MOSFET5とＮ型MOS6とで構成される第２のC
MOSインバータとを互いに入力と出力とを接続して、双
安定性を有する記憶素子が形成されている。
ここで、FET7および８は、記憶素子と外部回路とを接続
する為の動作を行う素子で通常Ｎ型MOSFETで構成され
る。また、端子１は電源電位、端子２は接地電位に接続
される。
第５図（ｂ）は第５図（ａ）のＰ型MOSFET3とＮ型MOSFE
T4とにより構成される第１のインバータの断面構造を示
している。高集積度のSRAMでは素子の占有面積を縮小す
る為、素子内のＰ型MOSFETをSOI（Silicon on insulato
r）で構成する事が多い。このため、第５図（ｂ）では
Ｐ型シリコン基板30上にゲート絶縁膜36を有し、その上
にポリシリコンのゲート電極34を有している。ゲート電
極34の両側のシリコン基板30には1020〜1021cm-3の不純
物濃度のＮ型拡散層34A,34Bをソース、ドレイン領域と
して有している。これらゲート電極34とＮ型拡散層34A,
34Bとで第３図（ａ）のＮ型MOSFET4を構成している。従
ってＮ型拡散層34Aは第５図（ａ）の端子２を介して接
地電位に接続されている。一方、第５図（ｂ）におい
て、ゲート電極34上にもゲート絶縁膜37を有し、これら
ゲート絶縁膜36,37上にＮ型シリコン薄膜33を有してい
る。ゲート電極34の両側のシリコン薄膜33には、1019〜
1021cm-3の不純物濃度のＰ型拡散層33A,33Bを有してお
り、ゲート電極34とＰ型拡散層33A,33Bとで第５図
（ａ）のＰ型MOSFET3をSOI構造で形成している。ここで
Ｐ型拡散層33Aは、引き出し電極31によって第５図
（ａ）の端子１を介して電源電位に接続されている。ま
た、Ｐ型拡散層33BとＮ型拡散層34Bとは導電体層38で接
続されている。さらに、39A,39B,39Cは絶縁膜、35は第
５図（ａ）のＰ型MOSFET5およびＮ型MOSFET6とにより構
成される第２のインバータのゲート電極である。
〔発明が解決しようとする問題点〕
上述した従来のSOI素子を有するMOS型SRAMの記憶素子で
は、シリコン基板上に絶縁膜を介して形成されるシリコ
ン薄膜にFETが形成されているが、かかるシリコン薄膜
は通常多結晶シリコンやある程度の単結晶化のなされた
再結晶化シリコンを用いており、それらのシリコン薄膜
は、完全な単結晶シリコンと比較すると、MOSFETにおい
て接合リークが多い等の問題がある。特にソースおよび
ドレイン領域のPN接合がゲート電極と重っており、この
接合リークはより生じやすくなっていた。この接合リー
クの問題は、特にMOS型SRAMに関すれば、記憶保持状態
での消費電流の増大につながる欠点があった。
本発明によれば、一導電型単結晶シリコン基板の一主表
面に形成した一チャンネル型の第１および第２のMOSFET
と、第１および第２の一チャンネル型MOSFET上に形成さ
れた他の導電型のシリコン薄膜内に形成された他チャン
ネル型の第３および第４のMOSFETとを含み、第１および
第２のMOSFETはそれぞれ第１および第２の多結晶シリコ
ン層のゲート電極を有しており、第１および第３のMOSF
ETのゲート電極は共通に接続され、第２および第４のMO
SFETのゲート電極は共通に接続され、第１のMOSFETのド
レインと、第２の多結晶シリコン層と第３のMOSFETのド
レインが電気的に接続され、第２のMOSFETのドレイン
と、第１の多結晶シリコン層と第４のMOSFETのドレイン
とが電気的に接続された相補型MOS半導体記憶回路装置
において、第３のMOSFETのソースおよびドレインのうち
少なくともドレインは第１の多結晶シリコン層と、また
第４のMOSFETのソースおよびドレインのうち少なくとも
ドレインは第２の多結晶シリコン層と所定の間隔だけへ
だてて形成されているMOS型半導体記憶回路装置を得
る。
〔実施例〕
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例の縦断面図である。Ｐ型のシ
リコン基板10上にゲート絶縁膜16を介して多結晶シリコ
ンのゲート電極14が形成されており、このゲート電極14
をはさむようにシリコン基板10に1010〜1021cm-3の不純
物濃度のＮ型拡散層14A,14Bが形成されている。これら
ゲート電極14とＮ型拡散層14A,14Bとで第５図（ａ）に
示したＮ型MOSFET4を構成している。従って、Ｎ型拡散
層14Aは例えば接地電位に接続されている。一方、ゲー
ト電極14の表面はゲート絶縁膜17でおおわれており、こ
れらゲート絶縁膜16,17上にＮ型の多結晶シリコン薄膜1
3を有し、このシリコン薄膜13のゲート電極14の両側に1
019〜1021cm-3の不純物濃度のＰ型拡散層13A,13Bを有し
ている。これらゲート電極14とＰ型拡散層13A,13Bとで
第５図（ａ）のＰ型MOSFET3をSOI構造で形成している。
Ｐ型拡散層13Aは、引き出し電極11を介して電源電位に
接続されている。一方、Ｐ型拡散層13BとＮ型拡散層14B
とは導電体層18で接続されてい。さらに19A,19B,19Cは
絶縁膜、15は第５図（ａ）のＰ型MOSFET5およびＮ型MOS
FET6（これらは第１図と同様の構成をしている）とで構
成される第２のインバータのゲート電極である。
ここで、第１図においてＰ型MOSFETのＰ型拡散層13A,13
Bのうち電源電位に接続されたＰ型拡散層13Aをソース、
反対側のＰ型拡散層13Bをドレインと称するが、ドレイ
ンＰ型拡散層13Bは第１図に示すようにゲート電極14と
例えば0.2〜0.5μ程度間隔をへだてて形成されている。
その結果、ドレインオフセット構造のＰ型MOSFETが得ら
れる。また、第１図では示していないが第５図（ａ）で
示した第２のインバータにおけるＰ型MOSFET5のドレイ
ンも第２の多結晶シリコン15に対しオフセット構造にす
る事はいうまでもない。
本実施例では、Ｐ型シリコン基板にＮ型MOSFETを形成
し、シリコン薄膜中にＰ型MOSFETを構成しているが、こ
れはＮ型シリコン基板を用いてもMOSFETの導電性を反対
にすれば同様に本発明を適用できる事はもちろんであ
る。
また、第２図は第１図の実施例の変形例を示したもの
で、Ｐ型MOSFETのソースとなるＰ型拡散層13′Ａもゲー
ト電極14から離間されている。これによってゲート電極
はソース領域とも重なっておらず、より一層リーク電流
を減らすことができる。
第３図は、本発明の他の実施例の縦断面図である。Ｐ型
のシリコン基板20上にゲート絶縁膜26を介して他結晶シ
リコンのゲート電極24を有している。このゲート電極24
の両側のシリコン基板20にはＮ型拡散層24A,24Bを有し
ており、これらゲート電極24とＮ型拡散層24A,24Bとで
Ｎ型MOSFETを構成している。ここでＮ型拡散層24Aは接
地電位に接続されている。一方、シリコン基板29上には
厚い絶縁膜49を介して、多結晶シリコン薄膜23を有し、
このシリコン薄膜23上にゲート絶縁膜27を介して多結晶
シリコンのゲート電極44を有している。このゲート電極
44はゲート電極24と接続されている。また、このゲート
電極44をはさんでシリコン薄膜中に形成されたＰ型拡散
層23A,23Bがシリコン薄膜23中形成されている。これら
ゲート電極44、Ｐ型拡散層23A,23BでＰ型MOSFETをSOI構
造で形成している。ここでＰ型拡散層23Aは引き出し電
極21を介して電源電位に接続される。Ｐ型拡散層23Bは
ドレインであるが、ゲート電極44と例えば0.2〜0.5μ程
度へだてて形成される。この実施例では、Ｐ型MOSFETが
Ｎ型MOSFETと別々に形成されているが、このような構造
でも同様な効果が得られる。
第４図に第３図の実施例の変形例を示す。シリコン薄膜
23中のソースとなるＰ型拡散層23Aもゲート電極44から
0.2〜0.5μへだてられている。これによって、ゲート電
極44下の多結晶シリコン薄膜23中にPN接合はなく、より
一層リーク電流を減少できる。
〔発明の効果〕
以上説明したように本発明は、シリコン薄膜中に形成し
たＰ型MOSFETを利用して、MOS型SRAMの記憶素子を構成
する場合に、シリコン薄膜の結晶性の不完全性により生
じるMOSFETの接合リークをMOSFETのドレイン、またはド
レインとソースとをゲート電極から所定の間隔だけ離し
て形成することによって減少できる。
その結果、MOSFETのドレイン接合部にゲート電極からの
電界が印加される事がなくなり、接合リークを減少させ
る事ができ、MOS型SRAMの記憶保持状態での消費電流を
減少させる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図は本発
明の一実施例の変形例を示す断面図、第３図は本発明の
他の実施例を示す断面図、第４図は本発明の他の実施例
の変形例を示す断面図、第５図（ａ）はMOS型SRAMの回
路図、第５図（ｂ）は従来のMOS型SRAMの断面図であ
る。 10,20,30……Ｐ型シリコン基板、11,21,31……引き出し
電極、13,23,33……シリコン薄膜、14,24,34,44……ゲ
ート電極、14A,14B,24A,24B,34A,34B……Ｎ型拡散層、1
3A,13′A,13B,23A,23′A,23B,33A,33B……Ｐ型拡散層、
16,17,26,27,36,37……ゲート絶縁膜、18,28,38……導
電体層、19A,19B,19C,29A,29B,29C,39A,39B,39C……絶
縁膜。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】一導電型の半導体基板上に形成された第１
    のチャンネル型の第１および第２のMOSFETと、前記半導
    体基板上に絶縁膜を介して形成された他の導電型のシリ
    コン薄膜内に形成された第２のチャンネル型の第３およ
    び第４のMOSFETとを含み、前記第１および第２のMOSFET
    のゲート電極はそれぞれ第１および第２の多結晶シリコ
    ン層で形成され、前記第１および第３のMOSFETのゲート
    電極は、共に接続され、前記第２および第４のMOSFETの
    ゲート電極は共に接続され、前記第１のMOSFETのドレイ
    ンと前記第２の多結晶シリコン層と、前記第３のMOSFET
    のドレインが電気的に接続され、前記第２のMOSFETのド
    レインと前記第１の多結晶シリコン層と前記第４のMOSF
    ETのドレインとが電気的に接続されたMOS型半導体記憶
    回路装置において、前記第３のMOSFETのソースおよびド
    レインのうち少なくともドレインは前記第１の多結晶シ
    リコン層と、また前記第４のMOSFETのソースおよびドレ
    インのうち少なくともドレインは前記第２の多結晶シリ
    コン層とそれぞれ所定の間隔だけ平面的にへだてられて
    いる事を特徴とするMOS型半導体記憶回路装置。
  2. 【請求項２】前記第３のMOSFETはソースおよびドレイン
    はそれぞれ前記第１の多結晶シリコン層と所定の間隔だ
    け平面的にへだてられており、かつ前記第４のMOSFETの
    ソースおよびドレインはそれぞれ前記第２の多結晶シリ
    コン層と所定の間隔だけ平面的にへだてられていること
    を特徴とする特許請求の範囲第１項記載のMOS型半導体
    記憶回路装置。
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