JPH088920A - シリアルインタフェイス回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】マイクロプロセッサとＬＳＩ間、またはＬＳＩ
同士間でデータを送受するためのシリアルインタフェイ
ス回路に関し、送信先ＬＳＩの数に無関係に、高速化、
大容量処理化を図る。 【構成】送信側のアリアルインタフェイスフェイス送出
部３は、フレームパターンと、送信データのデータ構成
を示すアドレスデータと送信データとからなる複数組の
データとからなるビットシリアルデータを送出するとと
もに、該フレームパターンの期間中アクティブとなるフ
レームパルスを送出。受信側では、フレーム同期検出部
４が受信したフレームパルスＦＰとビットシリアル信号
からフレームパターンを検出してフレームの先頭タイミ
ングＦＴを生成し、アドレス取込み部５が、フレームタ
イミングをもとにビットシリアル信号からアドレスデー
タを取り込み、データ取込み部６が、アドレスで示され
るデータ構成の受信データ内に自分宛のデータビットが
含まれている場合に前記フレーム先頭タイミングをもと
にビットシリアルデータから自分宛のデータビットを取
り込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ
（以下ＭＰＵ）とＬＳＩ間、またはＬＳＩ同士間でデー
タを送受するためのシリアルインタフェイス回路に関す
る。

【０００２】近時の通信装置等においては、ＭＰＵが搭
載され、該ＭＰＵが装置内の各部（通常ＬＳＩで構成さ
れている）と情報をやり取りしながら、プログラムに従
って種々の制御を行うことによって所定の通信機能を実
現している。この場合、通信装置の高機能化に伴い、装
置内で処理される情報量は大幅に増加している一方、小
型化、低コスト化のため高密度実装が必要とされる。

【０００３】ＭＰＵとＬＳＩ、ＬＳＩ間の情報のやり取
りするには、データをパラレルに送受するバス方式とシ
リアルに送受するシリアルインタフェイス方式とがあ
る。バス方式ではバス幅だけの配線が必要であり、一枚
のプリント板上に複数個のＬＳＩを実装すると、配線量
が多くなるので、ＬＳＩ個数に限界がある。また配線量
が多くなると配線の引回しが長くなるので、浮遊容量が
増加し、波形劣化やノイズより伝送データが悪影響を受
け、またノイズ源になったりする。この解決のため配線
量の少ないシリアルインタフェイスが適用されるが、従
来のシリアルインタフェイス方式ではデータ送受の処理
能力ではバス方式が優れている。そこで、バス方式と同
程度の処理能力を備えたシリアルインタフェイス回路が
切望されている。

【０００４】

【従来の技術】従来のシリアルインタフェイス回路を図
6 に、その動作タイムチャートを図7に示す。１はコン
トロールＬＳＩで、図示せぬＭＰＵからパラレルバス１
１を介して受け取ったサブＬＳＩ2-1,2-2,・・・・2-n
を制御するための制御データをパラレルデータとして受
取り、所定のフォーマットに変換してサブＬＳＩに送る
というインタフェイス機能を有する。即ち、サブＬＳＩ
を制御するための制御用信号をシリアルデータに変換
し、宛先が異なるものをシリアルに多重化して一本のデ
ータ線12を介して、また送出されたシリアルデータの各
ビットを送信先で取り込むためのタイミングを与えるク
ロック信号CLK をクロック線13を介して、また送出先の
サブＬＳＩのそれぞれが、自分あてのデータを識別でき
るようにイネーブル信号ENA1〜ENAnを宛先別に設けたイ
ネーブル線14-1〜14-nを介して送出するようになってい
る。動作は、図4 に示すように各サブＬＳＩは、自分向
けのイネーブル信号が"L" の間は、データ線から受信し
ているデータＤＡＴＡが自分向けのみと判定してクロッ
クＣＬＫにより取込み、所定に用いる。

【０００５】

【発明が解決しようとする課題】上記、従来のシリアル
インタフェイス回路では、送信先のサブＬＳＩ毎にイネ
ーブル線を設けていたので、送信先のサブＬＳＩの数が
増加すると比例してイネーブル線が増し、配線数が多く
なって相互に悪影響を及ぼす。また、イネーブル線の
"H" "L" のみでデータ取込みが指定されるので、イネー
ブル線にノイズがのるとデータの誤取込みが生じ、デー
タ送信の信頼性が劣化するという問題があった。これ
は、データ送信速度が高速化するほど顕著となるので、
転送速度を上げることができない。一方送信先ＬＳＩの
数が増すとシリアルデータのデータ長は長くなるので、
１連のデータの送信完了まで時間がかかり、ＭＰＵの制
御能力が制限されるという問題が生じる。

【０００６】本発明はこのような問題に鑑みて創出され
たもで、送信先ＬＳＩの数に無関係に、高速、大容量処
理が可能なシリアルインタフェイス回路を実現すること
を目的とする。

【０００７】

【課題を解決するための手段】図１は、本発明のシリア
ルインタフェイス回路の原理構成図である。上記課題を
解決するため、本発明のシリアルインタフェイス回路
は、図１に示すように、送信側に、フレームの先頭を示
すフレームパターンと、送信データのデータ構成を示す
アドレスデータと該送信データとからなる複数組のデー
タとからなるビットシリアルデータを送出するととも
に、該フレームパターンの期間中アクティブとなるフレ
ームパルスを送出するシリアルインタフェイス送信手段
３を有し、複数の受信側のそれぞれに、受信したフレー
ムパルスＦＰがアクティブの間に受信したビットシリア
ル信号からフレームパターンを検出してフレームの先頭
タイミングＦＴを生成するフレーム同期検出部４と、該
フレームタイミングをもとに該ビットシリアル信号から
アドレスデータを取り込むアドレス取込み部７と、取り
込んだアドレスで示されるデータ構成の受信データ内に
自分宛のデータビットが含まれている場合に前記フレー
ム先頭タイミングをもとにビットシリアルデータから該
自分宛のデータビットを取り込むデータ取込み部６とを
有して構成される。

【０００８】

【作用】上記の如く、本発明ではデータ線を介して送ら
れるシリアルデータ中にフレームパターンとアドレスデ
ータとを付加されており、さらにフレームパルスが別送
されてくるので、各受信側はフレームパルスとフレーム
パターンとからフレームの先頭を検出する（同期検
出）。このため、ノイズ等でフレームタイミングを誤検
出することが無くなる。そして該検出したフレームの先
頭タイミングに基づいて、データ構成を示すアドレスデ
ータを取込む。アドレスデータは引き続く受信データの
データ構造を示しているので、その受信データ中に自分
あてのデータビっトが含まれているかどうか分かり、含
む場合には前記フレームタイミングを時間基準として該
自分宛のデータビットを取り込む。イネーブル線を用い
ずにフレーム先頭タイミングを検出し、該検出したタイ
ミングを基にシリアル信号から自分宛のデータビットを
取り込むので、イネーブル信号で自分宛のデータを識別
する従来技術に比べてノイズの影響を受けにくく、デー
タ送信の高速化が可能となる。

【０００９】

【実施例】以下添付図面により本発明の実施例を説明す
る。図２は本発明のシリアルインタフェイス回路の構成
図、図３は受信側となる各サブＬＳＩに設けられた受信
部の詳細構成図、図４、図５はその動作タイムチャート
である。なお全図を通じて同一符号は同一対象物を表
す。

【００１０】図２において、１はコントロールＬＳＩ、
２はサブＬＳＩである。サブＬＳＩは複数( 図では三
つ）あり、例えば、主信号のタイムスロットを入れ換え
る処理を行うＴＳＳ−ＬＳＩ、回線を監視して障害発生
時にアラームを出すＡＬＭ−ＬＳＩ、主信号のチャネル
を交換するＳＳＷ−ＬＳＩ等であり、それぞれＭＰＵか
ら制御される。ＭＰＵはこれらのサブＬＳＩを所定に機
能させるためのコマンド、データ等の制御信号をパラレ
ルバス１１を介して、随時インタフェイスＬＳＩ２に送
出する。

【００１１】本発明のコントロールＬＳＩ 1はこの制御
信号からなるパラレルデータを、図４に示すシリアルデ
ータＤＡＴＡに変換し、シリアルデータのビットタイミ
ングを示すクロックＣＬＫと、フレームパターンの位置
を示すフレームパルスＦＰとともに、それぞれの専用の
信号線（図２参照）を介して、全てのサブＬＳＩ２に送
出する。図４におけるＤＡＴＡは、所定のビットパター
ンからなるフレームパターンが先頭にあり、その後にデ
ータ構成を示すアドレス成分、該アドレスで指定された
データ構成の送信データ、次のアドレス成分、該次のア
ドレスで示されるデータ構成の送信データ・・・・の如
くアドレスと送信データとの組が所定に繰り返されるフ
レーム構成を有するビットシリアル信号である。

【００１２】各アドレスに続く制御データは、複数のLS
I 向けの制御データが混在しているが、予めアドレス毎
にデータ構成が決まっており、各ビットがどのサブLSI
向けの制御データかが予め決められている。例えば、図
１の８ビットからなる第一データはアドレス「１」で指
定されるデータで、最初の３ビットＤ１〜Ｄ３はＴＳＷ
ＬＳＩ宛て、次の２ビットＤ４〜Ｄ５はＡＬＭＬＳＩ宛
て、最後の３ビットＤ６〜Ｄ８はＳＳＷＬＳＩ宛てのデ
ータビットである。

【００１３】図３は各サブＬＳＩに設けられるシリアル
データ受信部の詳細を示す図である。図４、５の動作タ
イムチャートを共に用いて、構成と動作を説明する。図
３において、21はフレーム同期検出部、22はアドレスラ
ッチパルス生成部、23はアドレスラッチ部、24はデータ
ラッチパルス発生部、25はアドレス生成部、26はデータ
ラッチパルスインヒビット部、27はデータラッチ部であ
る。なお図１におけるデータ取込み部６は図３において
は、データラッチパルス発生部24、アドレス生成部25、
データラッチパルスインヒビット部26とに、アドレス取
込み部７はアドレスラッチパルス発生部22、アドレスラ
ッチ部23とにそれぞれ対応する。

【００１４】フレーム同期検出部21には、シリアルデー
タDATA, フレームパルスFP、クロックCLK が常時入力し
ており、フレームパルスがアクティブの期間中の、ＤＡ
ＴＡ入力を調べて、順次入力する例えば８ビットの値
が、予め設定されているフレームパターンと一致するか
どうかを調べ、一致したら同期検出とし、フレームパタ
ーン部の最後のビットタイミングで同期検出パルスをア
ドレスラッチパルス生成部22とデータラッチパルス発生
部24に出力する。アドレスラッチパルス生成部22はクロ
ックCLK を用いて、同期検出パルスの次のビットタイミ
ングから所定のビット( 図は６ビット）分の期間にわた
って１ビットずつ順次アクティブ( "L" )となるアドレ
スラッチパルスALP を６本の出力線を介して、アドレス
ラッチ部23に出力する。 アドレスラッチ部23は例えば
２段の６ビット幅のＤＦＦからなり、初段のＤＦＦは６
本のアドレスラッチパルスにより順次ＤＡＴＡの内のア
ドレスビットをラッチし、アドレスデータの最後のビッ
トタイミングで次段のＤＦＦに再ラッチして、受信シリ
アルデータ中のアドレスデータを取込み、６ビットパラ
レルのアドレスデータとしてアドレス生成部25に次のア
ドレスデータを取り込むまで出力し続ける。

【００１５】アドレス生成部25はアドレスデータをデコ
ードして最大２⁶ 本のうちの所定の線をアクティブとす
る。データラッチパルス発生部24は、フレーム同期検出
部21からのフレームタイミングを基準にクロックCKを数
え、データビットのタイミングで順次アクティブ("L" )
になるデータビット数( 図では８ビット）に等しい本
数のデータラッチパルスDLP を発生する。

【００１６】データラッチパスルインヒビット部26は、
データラッチパスルDLP のうち、デコード信号で指定さ
れるデータ構成に含まれる自ＬＳＩ宛てのデータビット
に対応するものだけをデータラッチ部27に供給するもの
で、デコード信号で制御されるゲート回路であり、予め
サブLSI の種別毎にハードウエアで設定されている。

【００１７】例えば、図５に示すように、ＡＬＭ−ＬＳ
Ｉの場合には、アドレスデコード結果が「１」の時にデ
ータ部の第４ビット、第５ビットを取り込むためのデー
タラッチパルス４、５のみをデータラッチ部27に供給す
るように構成されている。

【００１８】データラッチ部27は、データラッチインヒ
ビット部26からのデータラッチパルスのタイミングでデ
ータビットを取り込み、パラレルデータとして出力す
る。このようにして取り込まれたデータは当該サブＬＳ
Ｉ宛てのものである。

【００１９】

【発明の効果】上記の説明した如く、本発明によれば、
フレームパターンとフレームパルスとを用いてデータの
先頭を検出するので、シリアルデータを高速で送信して
も、ノイズに影響されることなく正しくデータを取り込
むことができる。従って、送信先LSI 数が多くなって
も、処理能力が低下しないため、パラレルバス方式に置
き換え可能となる。またイネーブル信号線を用いないた
め、信号線の数が送信先LSI 数に依存しないので実装効
率が向上する。

【図面の簡単な説明】

【図１】 本発明のシリアルインタフェイス回路の原理
構成図

【図２】 本発明のシリアルインタフェイス回路の構成
図

【図３】 受信部の詳細構成図

【図４】 動作タイムチャート（その１）

【図５】 動作タイムチャート（その２）

【図６】 従来のシリアルインタフェイス回路

【図７】 図６の動作タイムチャート １…コントロールスＬＳＩ、11…パラレルバス、２…サ
ブＬＳＩ、21、4 …フレーム同期検出部、22…アドレス
ラッチパルス生成部、23…アドレスラッチ部、24…デー
タラッチパルス発生部、25…アドレス生成部、26…デー
タラッチパルスインヒビット部、27…データラッチ部、
６データ取込み部、７…アドレス取込み部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 送信側に、 フレームの先頭を示すフレームパターンと、送信データ
   のデータ構成を示すアドレスデータと該送信データとか
   らなる複数組のデータとからなるビットシリアルデータ
   を送出するとともに、該フレームパターンの期間中アク
   ティブとなるフレームパルスを送出するシリアルインタ
   フェイス送信手段(3) を有し、 複数の受信側のそれぞれに、 受信したフレームパルスＦＰがアクティブの間に受信し
   たビットシリアル信号からフレームパターンを検出して
   フレームの先頭タイミングＦＴを生成するフレーム同期
   検出部(4) と、 該フレームタイミングをもとに該ビットシリアル信号か
   らアドレスデータを取り込むアドレス取込み部(7) と、 取り込んだアドレスで示されるデータ構成の受信データ
   内に自分宛のデータビットが含まれている場合に前記フ
   レーム先頭タイミングをもとにビットシリアルデータか
   ら該自分宛のデータビットを取り込むデータ取込み部
   (6) とを有する、ことを特徴とするシリアルインタフェ
   イス回路。