JPH0969074A - シリアル通信用集積回路 - Google Patents
シリアル通信用集積回路Info
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- JPH0969074A JPH0969074A JP22335095A JP22335095A JPH0969074A JP H0969074 A JPH0969074 A JP H0969074A JP 22335095 A JP22335095 A JP 22335095A JP 22335095 A JP22335095 A JP 22335095A JP H0969074 A JPH0969074 A JP H0969074A
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Abstract
(57)【要約】
【課題】本発明は、複数のプリント板ユニット間で、信
号を送受信するシリアル通信用集積回路に関し、回路規
模が小さく、信号の伝送効率が高く、さらに、ＭＰＵの
処理効率の高い、シリアル通信用集積回路を実現するこ
とを目的とする。 【解決手段】マスタプリント板ユニットと複数のスレー
ブプリント板ユニット間で、複数の信号の送受信を行な
うシリアル通信用集積回路において、マスタプリント板
ユニットの制御回路からの複数ビットのパラレル信号
を、シリアル信号に変換して、スレーブプリント板ユニ
ットに送信するパラレル／シリアル変換回路と、スレー
ブプリント板ユニットの制御回路からの受信したシリア
ル信号を、複数ビットのパラレル信号に変換して、マス
タプリント板ユニットの制御回路に送信するシリアル／
パラレル変換回路とを設け構成する。
号を送受信するシリアル通信用集積回路に関し、回路規
模が小さく、信号の伝送効率が高く、さらに、ＭＰＵの
処理効率の高い、シリアル通信用集積回路を実現するこ
とを目的とする。 【解決手段】マスタプリント板ユニットと複数のスレー
ブプリント板ユニット間で、複数の信号の送受信を行な
うシリアル通信用集積回路において、マスタプリント板
ユニットの制御回路からの複数ビットのパラレル信号
を、シリアル信号に変換して、スレーブプリント板ユニ
ットに送信するパラレル／シリアル変換回路と、スレー
ブプリント板ユニットの制御回路からの受信したシリア
ル信号を、複数ビットのパラレル信号に変換して、マス
タプリント板ユニットの制御回路に送信するシリアル／
パラレル変換回路とを設け構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のプリント板
ユニット間で、複数の信号を送受信するシリアル通信用
集積回路に関する。
ユニット間で、複数の信号を送受信するシリアル通信用
集積回路に関する。
【０００２】通信装置、情報処理装置の高度化、大規模
化により複数のプリント板ユニット間で大量の信号の送
受信を行なうことが必要となってきている。例えば、１
つのマスタプリント板ユニットで複数のスレーブプリン
ト板ユニットの監視を行なう場合、それぞれのスレーブ
プリント板ユニットの監視項目は、例えば、１００項目
〜２００項目にもなる場合があり、監視項目数と被監視
プリント板ユニット数に比例した監視データの送受信が
必要となる。
化により複数のプリント板ユニット間で大量の信号の送
受信を行なうことが必要となってきている。例えば、１
つのマスタプリント板ユニットで複数のスレーブプリン
ト板ユニットの監視を行なう場合、それぞれのスレーブ
プリント板ユニットの監視項目は、例えば、１００項目
〜２００項目にもなる場合があり、監視項目数と被監視
プリント板ユニット数に比例した監視データの送受信が
必要となる。
【０００３】このような、プリント板ユニット間での各
種データの送受信を行なう回路を小規模の構成の回路で
実現することと、データの伝送効率の向上、およびシス
テム全体の監視、制御を行なうマスタプリント板ユニッ
トの制御回路（Micro Processor Unit、以下ＭＰＵと称
する）の負荷を軽減できる回路が要求されている。
種データの送受信を行なう回路を小規模の構成の回路で
実現することと、データの伝送効率の向上、およびシス
テム全体の監視、制御を行なうマスタプリント板ユニッ
トの制御回路（Micro Processor Unit、以下ＭＰＵと称
する）の負荷を軽減できる回路が要求されている。
【０００４】
【従来の技術】図１２は従来例を説明する図を示す。図
中の１０はマスタプリント板ユニットであり、２１〜２
ｎはスレーブプリント板ユニットである。
中の１０はマスタプリント板ユニットであり、２１〜２
ｎはスレーブプリント板ユニットである。
【０００５】図の構成において、マスタプリント板ユニ
ット１０のＭＰＵ１０Ａはスレーブプリント板ユニット
２１〜２ｎのランプ／リレーを駆動するためのデータ
（SendData 、以下ＳＤ信号と称する）を送信するとと
もに、スレーブプリント板ユニット２１〜２ｎからのデ
ータ（Scan、以下ＳＣＮ信号と称する）を収集して、シ
ステム全体の制御、監視を行なっている。
ット１０のＭＰＵ１０Ａはスレーブプリント板ユニット
２１〜２ｎのランプ／リレーを駆動するためのデータ
（SendData 、以下ＳＤ信号と称する）を送信するとと
もに、スレーブプリント板ユニット２１〜２ｎからのデ
ータ（Scan、以下ＳＣＮ信号と称する）を収集して、シ
ステム全体の制御、監視を行なっている。
【０００６】かかる信号の送受信において、マスタプリ
ント板ユニット１０とスレーブプリント板ユニット２１
〜２ｎは制御インタフェース（図中ＩＮＦと示す）１０
ａ、２０ａ、および、信号線Ｓを介して接続され、その
間で、データはパラレルデータとして送受信される。
ント板ユニット１０とスレーブプリント板ユニット２１
〜２ｎは制御インタフェース（図中ＩＮＦと示す）１０
ａ、２０ａ、および、信号線Ｓを介して接続され、その
間で、データはパラレルデータとして送受信される。
【０００７】図１３は従来例の動作シーケンス図を示
す。マスタプリント板ユニット１０のＭＰＵ１０Ａから
データ書込み要求が発生すると、制御インタフェース１
０ａを通して、スレーブプリント板ユニット２ｉ（２１
〜２ｎの中の任意の１つを２ｉと称する）の制御インタ
フェース２０ａにデータが送信され、このデータにした
がってランプ／リレーの駆動が行なわれる。
す。マスタプリント板ユニット１０のＭＰＵ１０Ａから
データ書込み要求が発生すると、制御インタフェース１
０ａを通して、スレーブプリント板ユニット２ｉ（２１
〜２ｎの中の任意の１つを２ｉと称する）の制御インタ
フェース２０ａにデータが送信され、このデータにした
がってランプ／リレーの駆動が行なわれる。
【０００８】一方、スレーブプリント板ユニット２ｉの
アラーム情報は、図示省略の読出しレジスタに書き込ま
れている。ＭＰＵ１０Ａからこのアラーム情報を読み出
す場合は、データ読出し要求をマスタプリント板ユニッ
ト１０のＭＰＵ１０Ａから発行し、制御インタフェース
１０ａを通して、スレーブプリント板ユニット２ｉの制
御インタフェース２０ａに送信する。そして、スレーブ
プリント板ユニット２ｉでは読出しレジスタのデータを
読み出し、制御インタフェース２０ａをとおして、マス
タプリント板ユニット１０の制御インタフェース１０ａ
に送信し、ＭＰＵ１０Ａに取り込まれる。
アラーム情報は、図示省略の読出しレジスタに書き込ま
れている。ＭＰＵ１０Ａからこのアラーム情報を読み出
す場合は、データ読出し要求をマスタプリント板ユニッ
ト１０のＭＰＵ１０Ａから発行し、制御インタフェース
１０ａを通して、スレーブプリント板ユニット２ｉの制
御インタフェース２０ａに送信する。そして、スレーブ
プリント板ユニット２ｉでは読出しレジスタのデータを
読み出し、制御インタフェース２０ａをとおして、マス
タプリント板ユニット１０の制御インタフェース１０ａ
に送信し、ＭＰＵ１０Ａに取り込まれる。
【０００９】このとき、ＭＰＵ１０Ａは、データ読出し
要求を発行してから、その応答のデータを受け取るまで
は待ち状態となり、この待ち時間の中では他の処理を行
なうことは不可能であり、ＭＰＵ１０Ａの負荷が高くな
る。
要求を発行してから、その応答のデータを受け取るまで
は待ち状態となり、この待ち時間の中では他の処理を行
なうことは不可能であり、ＭＰＵ１０Ａの負荷が高くな
る。
【００１０】
【発明が解決しようとする課題】上述の従来例において
は、ＳＤ信号、ＳＣＮ信号の送受信を行なうとき、パラ
レル信号で送受信を行なうので、例えば、信号線Ｓが８
本の場合、スレーブプリント板ユニット２１〜２ｎの数
はｎ個であるので、８×ｎ本の信号線Ｓが必要となる。
は、ＳＤ信号、ＳＣＮ信号の送受信を行なうとき、パラ
レル信号で送受信を行なうので、例えば、信号線Ｓが８
本の場合、スレーブプリント板ユニット２１〜２ｎの数
はｎ個であるので、８×ｎ本の信号線Ｓが必要となる。
【００１１】しかし、スレーブプリント板ユニット２１
〜２ｎの数ｎはシステムの大規模化により増大してお
り、信号線Ｓの本数も増加する。このような、問題点を
解決するためにパラレル／シリアル変換回路、シリアル
／パラレル変換回路をディスクリート部品で構成し、マ
スタプリント板ユニット１０とスレーブプリント板ユニ
ット２１〜２ｎの間を、シリアルデータで送受信を行な
うこともできるが、ディスクリート部品で構成すると、
部品点数が増大するとともに、プリント板への実装スペ
ース上の制限が生じる。
〜２ｎの数ｎはシステムの大規模化により増大してお
り、信号線Ｓの本数も増加する。このような、問題点を
解決するためにパラレル／シリアル変換回路、シリアル
／パラレル変換回路をディスクリート部品で構成し、マ
スタプリント板ユニット１０とスレーブプリント板ユニ
ット２１〜２ｎの間を、シリアルデータで送受信を行な
うこともできるが、ディスクリート部品で構成すると、
部品点数が増大するとともに、プリント板への実装スペ
ース上の制限が生じる。
【００１２】例えば、ディスクリート部品を使用して、
パラレル／シリアル変換回路、シリアル／パラレル変換
回路を構成した場合、次のような問題点が生じる。 ・部品点数の制約から、１対複数のスレーブプリント板
ユニットの通信が困難である。
パラレル／シリアル変換回路、シリアル／パラレル変換
回路を構成した場合、次のような問題点が生じる。 ・部品点数の制約から、１対複数のスレーブプリント板
ユニットの通信が困難である。
【００１３】・スレーブプリント板ユニット１枚当りの
伝送ビット数を大きくできない。 ・信号線の異常や、プリント板ユニットの抜けを検出で
きない。 ・情報を読み出したいスレーブプリント板ユニット２ｉ
の情報が即座に読み出せない。要求を送信してから、応
答が戻るまでの待ち時間が大きい。
伝送ビット数を大きくできない。 ・信号線の異常や、プリント板ユニットの抜けを検出で
きない。 ・情報を読み出したいスレーブプリント板ユニット２ｉ
の情報が即座に読み出せない。要求を送信してから、応
答が戻るまでの待ち時間が大きい。
【００１４】・また、スレーブプリント板ユニット対応
にインタフェース部１０ａを設けているので、インタフ
ェース部１０ａを接続するためのコネクタの実装数から
の制約も生じてくる。
にインタフェース部１０ａを設けているので、インタフ
ェース部１０ａを接続するためのコネクタの実装数から
の制約も生じてくる。
【００１５】本発明は、マスタプリント板ユニットと複
数のスレーブプリント板ユニット間で、複数の信号の送
受信を行なうとき、回路規模が小さく、信号の伝送効率
が高く、さらに、ＭＰＵの処理効率の高い、シリアル通
信用集積回路を実現しようとする。
数のスレーブプリント板ユニット間で、複数の信号の送
受信を行なうとき、回路規模が小さく、信号の伝送効率
が高く、さらに、ＭＰＵの処理効率の高い、シリアル通
信用集積回路を実現しようとする。
【００１６】
【課題を解決するための手段】図１は本発明の実施の形
態を説明する図である。図中の１０はシステム全体の制
御、監視を行なうＭＰＵ１０Ａを搭載したマスタプリン
ト板ユニットであり、１００はマスタプリント板ユニッ
ト１０と複数のスレーブプリント板ユニット（図示省
略）間で、複数の信号を送受信するシリアル通信用集積
回路（以下シリアル通信用ＬＳＩと称する）である。
態を説明する図である。図中の１０はシステム全体の制
御、監視を行なうＭＰＵ１０Ａを搭載したマスタプリン
ト板ユニットであり、１００はマスタプリント板ユニッ
ト１０と複数のスレーブプリント板ユニット（図示省
略）間で、複数の信号を送受信するシリアル通信用集積
回路（以下シリアル通信用ＬＳＩと称する）である。
【００１７】 本発明では、マスタプリント板ユニッ
トのＭＰＵ１０Ａからの複数のビットのパラレルの非同
期信号を、シリアルの同期シリアル信号に変換してスレ
ーブプリント板ユニットに送出するパラレル／シリアル
信号変換部１２０と、スレーブプリント板ユニットから
のシリアル同期信号を、非同期パラレル信号に変換する
シリアル／パラレル変換回路２２０と、パラレル／シリ
アル変換回路１２０とシリアル／パラレル変換回路２２
０の動作タイミング信号を生成するタイミング生成部１
０１とを設け、ＭＰＵ１０Ａからのパラレルの非同期信
号を同期シリアル信号に変換してマスタプリント板ユニ
ット１０とスレーブプリント板ユニット間での通信を行
なう。（請求項１） マスタプリント板ユニット１０からスレーブプリン
ト板ユニットに向けて送出される最新の書込み信号を蓄
積する送信用ランダムアクセスメモリ１１０と、スレー
ブプリント板ユニットの最新の状態を蓄積する受信用ラ
ンダムアクセスメモリ２１０と、マスタプリント板ユニ
ットから読み書きを行なうスレーブプリント板ユニット
の位置を指定する位置情報を蓄積するアドレス用ランダ
ムアクセスメモリ３１０を設けて、データの書込み、読
出しを行なう。
トのＭＰＵ１０Ａからの複数のビットのパラレルの非同
期信号を、シリアルの同期シリアル信号に変換してスレ
ーブプリント板ユニットに送出するパラレル／シリアル
信号変換部１２０と、スレーブプリント板ユニットから
のシリアル同期信号を、非同期パラレル信号に変換する
シリアル／パラレル変換回路２２０と、パラレル／シリ
アル変換回路１２０とシリアル／パラレル変換回路２２
０の動作タイミング信号を生成するタイミング生成部１
０１とを設け、ＭＰＵ１０Ａからのパラレルの非同期信
号を同期シリアル信号に変換してマスタプリント板ユニ
ット１０とスレーブプリント板ユニット間での通信を行
なう。（請求項１） マスタプリント板ユニット１０からスレーブプリン
ト板ユニットに向けて送出される最新の書込み信号を蓄
積する送信用ランダムアクセスメモリ１１０と、スレー
ブプリント板ユニットの最新の状態を蓄積する受信用ラ
ンダムアクセスメモリ２１０と、マスタプリント板ユニ
ットから読み書きを行なうスレーブプリント板ユニット
の位置を指定する位置情報を蓄積するアドレス用ランダ
ムアクセスメモリ３１０を設けて、データの書込み、読
出しを行なう。
【００１８】ここでは、マスタプリント板ユニット１０
のＭＰＵ１０Ａからの非同期信号を、送信用ランダムア
クセスメモリ１１０、アドレス用ランダムアクセスメモ
リ３１０に書き込み、パラレル／シリアル変換回路１２
０、３２０を通して、シリアル信号に変換してスレーブ
プリント板ユニットに送信し、スレーブプリント板ユニ
ットから受信したシリアル信号はシリアル／パラレル変
換回路２２０でパラレル信号に変換して、受信用ランダ
ムアクセスメモリ２１０に書き込むことにより、小型の
シリアル通信用ＬＳＩを実現できる。（請求項２、３、
４） パラレル／シリアル変換回路１２０、３２０からの
データ長、シリアル／パラレル変換回路２２０で受信す
るデータ長をデータ長設定部４００で８ビット単位に設
定する。かかるデータ構成とすることにより、データエ
ラー発生時の影響を抑えることができる。（請求項５） タイミング制御回路からのタイミング信号により、
マスタプリント板ユニット１０からのアドレス信号と書
込み信号の送信と、スレーブプリント板ユニットからの
読出し信号の受信を同時に行なわせることにより、書込
み信号、読出し信号の伝送効率を向上させることができ
る。（請求項６） パリティチェック部２３０で、８ビット単位で受信
した信号のパリティをチェックし、パリティエラーが発
生したときは、データ無効処理部４１０により読み込ん
だデータを無効とする。同様に、フレームチェック部２
４０でスレーブプリント板ユニットの抜けを検出した場
合は、データ無効処理部４１０により読み込んだデータ
を無効とする。（請求項７、８） シリアル通信用ＬＳＩ１００にはマスタプリント板
ユニット用のシリアル通信用ＬＳＩ１０１とスレーブプ
リント板ユニット用のシリアル通信用ＬＳＩ１０２とを
実装しておき、その何れかを選択して使用する。（請求
項９）
のＭＰＵ１０Ａからの非同期信号を、送信用ランダムア
クセスメモリ１１０、アドレス用ランダムアクセスメモ
リ３１０に書き込み、パラレル／シリアル変換回路１２
０、３２０を通して、シリアル信号に変換してスレーブ
プリント板ユニットに送信し、スレーブプリント板ユニ
ットから受信したシリアル信号はシリアル／パラレル変
換回路２２０でパラレル信号に変換して、受信用ランダ
ムアクセスメモリ２１０に書き込むことにより、小型の
シリアル通信用ＬＳＩを実現できる。（請求項２、３、
４） パラレル／シリアル変換回路１２０、３２０からの
データ長、シリアル／パラレル変換回路２２０で受信す
るデータ長をデータ長設定部４００で８ビット単位に設
定する。かかるデータ構成とすることにより、データエ
ラー発生時の影響を抑えることができる。（請求項５） タイミング制御回路からのタイミング信号により、
マスタプリント板ユニット１０からのアドレス信号と書
込み信号の送信と、スレーブプリント板ユニットからの
読出し信号の受信を同時に行なわせることにより、書込
み信号、読出し信号の伝送効率を向上させることができ
る。（請求項６） パリティチェック部２３０で、８ビット単位で受信
した信号のパリティをチェックし、パリティエラーが発
生したときは、データ無効処理部４１０により読み込ん
だデータを無効とする。同様に、フレームチェック部２
４０でスレーブプリント板ユニットの抜けを検出した場
合は、データ無効処理部４１０により読み込んだデータ
を無効とする。（請求項７、８） シリアル通信用ＬＳＩ１００にはマスタプリント板
ユニット用のシリアル通信用ＬＳＩ１０１とスレーブプ
リント板ユニット用のシリアル通信用ＬＳＩ１０２とを
実装しておき、その何れかを選択して使用する。（請求
項９）
【００１９】
【発明の実施の形態】図１は本発明の実施の形態を説明
する図である。図中のマスタプリント板ユニット１０は
ＭＰＵ１０Ａからの非同期のパラレルのＳＤ信号を送信
用ランダムアクセスメモリ（以下ＲＡＭと称する）１１
０に書き込み、ＳＤ信号を送信するスレーブプリント板
ユニットとそのＳＤ信号を書き込む行を指定するアドレ
ス信号をアドレス用ＲＡＭ３１０に書き込み、スレーブ
プリント板ユニットに送信する。スレーブプリント板ユ
ニットはアドレス信号を受信し、アドレスが自スレーブ
プリント板ユニットのアドレスに一致した場合は、ＳＤ
信号を取り込みむ。同時に、前のフレームで受信したＳ
Ｄ信号に対するシリアルのＳＣＮ信号を、シリアル／パ
ラレル変換回路２２０をとおして受信用ＲＡＭ２１０に
取り込む。
する図である。図中のマスタプリント板ユニット１０は
ＭＰＵ１０Ａからの非同期のパラレルのＳＤ信号を送信
用ランダムアクセスメモリ（以下ＲＡＭと称する）１１
０に書き込み、ＳＤ信号を送信するスレーブプリント板
ユニットとそのＳＤ信号を書き込む行を指定するアドレ
ス信号をアドレス用ＲＡＭ３１０に書き込み、スレーブ
プリント板ユニットに送信する。スレーブプリント板ユ
ニットはアドレス信号を受信し、アドレスが自スレーブ
プリント板ユニットのアドレスに一致した場合は、ＳＤ
信号を取り込みむ。同時に、前のフレームで受信したＳ
Ｄ信号に対するシリアルのＳＣＮ信号を、シリアル／パ
ラレル変換回路２２０をとおして受信用ＲＡＭ２１０に
取り込む。
【００２０】タイミング生成部１０１は動作タイミング
信号を生成し、パラレル／シリアル変換回路１２０、３
２０、とシリアル／パラレル変換回路２２０の動作タイ
ミングを制御する。
信号を生成し、パラレル／シリアル変換回路１２０、３
２０、とシリアル／パラレル変換回路２２０の動作タイ
ミングを制御する。
【００２１】図２は本発明の実施のシステム形態を説明
する図示す。図はマスタプリント板ユニット１０とスレ
ーブプリント板ユニット２１〜２ｎを本発明のシリアル
通信用集積回路を使用して接続した例であり、マスタ用
のＬＳＩをシリアル通信用ＬＳＩ１０１（Card to Card
Interface-Master 、図中ＬＳＩと示す）、スレーブ用
のＬＳＩをシリアル通信用ＬＳＩ１０２としている。
する図示す。図はマスタプリント板ユニット１０とスレ
ーブプリント板ユニット２１〜２ｎを本発明のシリアル
通信用集積回路を使用して接続した例であり、マスタ用
のＬＳＩをシリアル通信用ＬＳＩ１０１（Card to Card
Interface-Master 、図中ＬＳＩと示す）、スレーブ用
のＬＳＩをシリアル通信用ＬＳＩ１０２としている。
【００２２】この構成で、マスタプリント板ユニット１
０のＭＰＵ１０Ａからの、ＳＤ信号およびＳＤ信号を書
き込むアドレスを指定するアドレス信号はシリアル通信
用ＬＳＩ１０１によりパラレル信号からシリアル信号に
変換され、スレーブプリント板ユニット２１〜２ｎに並
列に送信される。それぞれのスレーブプリント板ユニッ
ト２１〜２ｎでは、受信したアドレス信号をチェック
し、自スレーブプリント板ユニット２ｉのアドレスと一
致した場合に、ＳＤ信号を取り込む。
０のＭＰＵ１０Ａからの、ＳＤ信号およびＳＤ信号を書
き込むアドレスを指定するアドレス信号はシリアル通信
用ＬＳＩ１０１によりパラレル信号からシリアル信号に
変換され、スレーブプリント板ユニット２１〜２ｎに並
列に送信される。それぞれのスレーブプリント板ユニッ
ト２１〜２ｎでは、受信したアドレス信号をチェック
し、自スレーブプリント板ユニット２ｉのアドレスと一
致した場合に、ＳＤ信号を取り込む。
【００２３】そして、ＳＤ信号を取り込んだスレーブプ
リント板ユニット２ｉは、そのＳＤ信号に対するＳＣＮ
信号をシリアル通信用ＬＳＩ１０２によりシリアル信号
に変換してマスタプリント板ユニット１０に送信する。
リント板ユニット２ｉは、そのＳＤ信号に対するＳＣＮ
信号をシリアル通信用ＬＳＩ１０２によりシリアル信号
に変換してマスタプリント板ユニット１０に送信する。
【００２４】このように、ＳＤ信号、ＳＣＮ信号をシリ
アル信号に変換して送受信することにより、マスタプリ
ント板ユニット１０とスレーブプリント板ユニット２１
〜２ｎとの間の信号線の数を減らすことが可能となり、
さらに、マスタプリント板ユニット１０に搭載するコネ
クタの数を減少させることが可能となる。
アル信号に変換して送受信することにより、マスタプリ
ント板ユニット１０とスレーブプリント板ユニット２１
〜２ｎとの間の信号線の数を減らすことが可能となり、
さらに、マスタプリント板ユニット１０に搭載するコネ
クタの数を減少させることが可能となる。
【００２５】図３は本発明のその他の実施の形態（１）
を説明する図である。図は図１で説明した実施の形態の
構成に、データ長設定部４００を設けた構成としてい
る。ＭＰＵ１０Ａからスレーブプリント板ユニット２ｉ
にＳＤ信号を送信する場合は、非同期で送信用ＲＡＭ１
１０とアドレス用ＲＡＭ３１０に８ビット単位でデータ
を書き込んでゆく。そして、データ長設定部４００から
の制御信号により送信用ＲＡＭ１１０とアドレス用ＲＡ
Ｍ３１０上に書き込んだデータを８ビット単位のシリア
ル信号として信号線上に送信する。
を説明する図である。図は図１で説明した実施の形態の
構成に、データ長設定部４００を設けた構成としてい
る。ＭＰＵ１０Ａからスレーブプリント板ユニット２ｉ
にＳＤ信号を送信する場合は、非同期で送信用ＲＡＭ１
１０とアドレス用ＲＡＭ３１０に８ビット単位でデータ
を書き込んでゆく。そして、データ長設定部４００から
の制御信号により送信用ＲＡＭ１１０とアドレス用ＲＡ
Ｍ３１０上に書き込んだデータを８ビット単位のシリア
ル信号として信号線上に送信する。
【００２６】図４は本発明のその他の実施の形態（１）
のデータの送受信を説明する図である。図はマスタプリ
ント板ユニット１０から送信したＳＤ信号をスレーブプ
リント板ユニット２ｉで受信し、ライトレジスタ２０Ａ
に書き込み、リードレジスタ２０Ｂに書き込まれた信号
を読み出し、ＳＣＮ信号としてマスタプリント板ユニッ
ト１０に送信する例を示す。
のデータの送受信を説明する図である。図はマスタプリ
ント板ユニット１０から送信したＳＤ信号をスレーブプ
リント板ユニット２ｉで受信し、ライトレジスタ２０Ａ
に書き込み、リードレジスタ２０Ｂに書き込まれた信号
を読み出し、ＳＣＮ信号としてマスタプリント板ユニッ
ト１０に送信する例を示す。
【００２７】ここでは、ライトレジスタ２０Ａ、リード
レジスタ２０Ｂはそれぞれ８ビット×１６列の１２８ビ
ットで構成した例を示し、ここでは、ＭＰＵ１０Ａから
の指示により、ＳＤ信号は第１２〜１４列の信号を送信
して、ライトレジスタ２０Ａの内容を更新し、ＳＣＮ信
号としては第１列のみを指定して送受信を行なった例を
示す。
レジスタ２０Ｂはそれぞれ８ビット×１６列の１２８ビ
ットで構成した例を示し、ここでは、ＭＰＵ１０Ａから
の指示により、ＳＤ信号は第１２〜１４列の信号を送信
して、ライトレジスタ２０Ａの内容を更新し、ＳＣＮ信
号としては第１列のみを指定して送受信を行なった例を
示す。
【００２８】このように、８ビット単位のＳＤ信号、Ｓ
ＣＮ信号の送受信により、送受信されるデータは、変更
された列に対するＳＤ信号、および、指定の列に対する
ＳＣＮ信号のみとなり、送受信するデータの量を削減す
ることができる。
ＣＮ信号の送受信により、送受信されるデータは、変更
された列に対するＳＤ信号、および、指定の列に対する
ＳＣＮ信号のみとなり、送受信するデータの量を削減す
ることができる。
【００２９】また、信号線上でデータエラーが発生した
場合も、８ビット単位で廃棄を行なうので、エラーの影
響する範囲を限定することができる。また、図示省略の
タイミング制御回路により８ビット単位のＳＤ信号、Ｓ
ＣＮ信号の送受信を同時に行なうことにより、データの
送受信の効率を高めることができる。
場合も、８ビット単位で廃棄を行なうので、エラーの影
響する範囲を限定することができる。また、図示省略の
タイミング制御回路により８ビット単位のＳＤ信号、Ｓ
ＣＮ信号の送受信を同時に行なうことにより、データの
送受信の効率を高めることができる。
【００３０】図５は本発明のその他の実施の形態（２）
を説明する図である。図は図１で説明した実施の形態の
構成に、パリティ生成部１３０、３３０、パリティチェ
ック部２３０、および、パリティエラーが検出されたと
きに読み込んだデータを無効とするデータ無効処理部４
１０を設けた構成としている。
を説明する図である。図は図１で説明した実施の形態の
構成に、パリティ生成部１３０、３３０、パリティチェ
ック部２３０、および、パリティエラーが検出されたと
きに読み込んだデータを無効とするデータ無効処理部４
１０を設けた構成としている。
【００３１】図６は本発明のその他の実施の形態（３）
を説明する図である。図は図１で説明した実施例の構成
に、フレームチェック部２４０、および、フレームエラ
ーが検出されたときに読み込んだデータを無効とするデ
ータ無効処理部４１０を設けた構成としている。
を説明する図である。図は図１で説明した実施例の構成
に、フレームチェック部２４０、および、フレームエラ
ーが検出されたときに読み込んだデータを無効とするデ
ータ無効処理部４１０を設けた構成としている。
【００３２】図７はシリアル通信用ＬＳＩにおける実施
の形態を説明する図である。図は図１から図６までに説
明したすべての構成要素を取り込んだものであり、図示
省略のＭＰＵ１０Ａからのパラレルデータをシリアルデ
ータに変換してスレーブプリント板ユニットに送信す
る。実施の形態（２）、（３）で説明したデータ長設定
部４００、データ無効処理部４１０、図示省略したタイ
ミング制御回路の機能はＬＳＩ制御レジスタ４２０の中
に含まれている。
の形態を説明する図である。図は図１から図６までに説
明したすべての構成要素を取り込んだものであり、図示
省略のＭＰＵ１０Ａからのパラレルデータをシリアルデ
ータに変換してスレーブプリント板ユニットに送信す
る。実施の形態（２）、（３）で説明したデータ長設定
部４００、データ無効処理部４１０、図示省略したタイ
ミング制御回路の機能はＬＳＩ制御レジスタ４２０の中
に含まれている。
【００３３】また、送信用ＲＡＭアクセスレジスタ（図
中レジスタをＲＥＧと示す）１１１、受信用ＲＡＭアク
セスレジスタ２１１、アドレス用ＲＡＭアクセスレジス
タ３１１を設け、これらのレジスタを介して、ＭＰＵ１
０Ａから送信用ＲＡＭ１１０、受信用ＲＡＭ２１０、ア
ドレス用ＲＡＭ３１０にデータの書込み／読出しを行な
う構成としている。
中レジスタをＲＥＧと示す）１１１、受信用ＲＡＭアク
セスレジスタ２１１、アドレス用ＲＡＭアクセスレジス
タ３１１を設け、これらのレジスタを介して、ＭＰＵ１
０Ａから送信用ＲＡＭ１１０、受信用ＲＡＭ２１０、ア
ドレス用ＲＡＭ３１０にデータの書込み／読出しを行な
う構成としている。
【００３４】図８は本発明の実施の形態のタイムチャー
トを示す。図により図７に示すシリアル通信用ＬＳＩ１
００の動作を説明する。 ＣＣＬＫ；スレーブ用のシリアル通信用ＬＳＩ１０
１への基本タイミング信号である。
トを示す。図により図７に示すシリアル通信用ＬＳＩ１
００の動作を説明する。 ＣＣＬＫ；スレーブ用のシリアル通信用ＬＳＩ１０
１への基本タイミング信号である。
【００３５】 ＣＭＦＣＫ；送受信データを明確にす
るためのタイミング信号であり、ＣＣＬＫ１２クロック
で１フレームである。この１フレーム中にそれぞれ送受
信のデータの１フレームが入る。
るためのタイミング信号であり、ＣＣＬＫ１２クロック
で１フレームである。この１フレーム中にそれぞれ送受
信のデータの１フレームが入る。
【００３６】 ＣＣＳＥＬ；ＳＤ信号を送信するアド
レスを指定する信号で、上位４ビットでスレーブプリン
ト板ユニットの番号（例えば、ＩＤ）を指定し、下位の
４ビットで、指定されたスレーブプリント板ユニット２
ｉのライトレジスタ２０Ａの列番号を指定する。次の１
ビットはパリティビットであり、次の３ビットがプリン
ト板ユニット抜けを検出するためのビットであり、プリ
ント板ユニットが抜けた状態では「Ｈ」となるので、３
ビット連続して「Ｈ」の場合には、プリント板ユニット
抜けと判定する。
レスを指定する信号で、上位４ビットでスレーブプリン
ト板ユニットの番号（例えば、ＩＤ）を指定し、下位の
４ビットで、指定されたスレーブプリント板ユニット２
ｉのライトレジスタ２０Ａの列番号を指定する。次の１
ビットはパリティビットであり、次の３ビットがプリン
ト板ユニット抜けを検出するためのビットであり、プリ
ント板ユニットが抜けた状態では「Ｈ」となるので、３
ビット連続して「Ｈ」の場合には、プリント板ユニット
抜けと判定する。
【００３７】 ＤＤＡＴＡ；ＳＤ信号であり、書き込
みを行なう８ビットのデータである。〜はスレーブ
プリント板ユニット２１〜２ｎのシリアル通信用ＬＳＩ
１００（図中Card and Card Interface-Slave 、ＣＣＩ
Ｓと示す) に送信する信号である。
みを行なう８ビットのデータである。〜はスレーブ
プリント板ユニット２１〜２ｎのシリアル通信用ＬＳＩ
１００（図中Card and Card Interface-Slave 、ＣＣＩ
Ｓと示す) に送信する信号である。
【００３８】 ＲＥ；スレーブプリント板ユニット２
ｉのリードレジスタ２０Ｂの指定の列のデータをスレー
ブプリント板ユニット２ｉに取り込むためのリード・イ
ネーブル信号である。
ｉのリードレジスタ２０Ｂの指定の列のデータをスレー
ブプリント板ユニット２ｉに取り込むためのリード・イ
ネーブル信号である。
【００３９】 ＲＤ；リード・イネーブル信号ＲＥに
よりスレーブプリント板ユニット２ｉに取り込まれたデ
ータを示す。 ＷＥ；スレーブプリント板ユニット２ｉが、マスタ
プリント板ユニット１０から送信されたデータを取り込
むためのレジスタラッチ信号である。
よりスレーブプリント板ユニット２ｉに取り込まれたデ
ータを示す。 ＷＥ；スレーブプリント板ユニット２ｉが、マスタ
プリント板ユニット１０から送信されたデータを取り込
むためのレジスタラッチ信号である。
【００４０】 ＷＤ；ライトレジスタ２０Ａに書き込
むデータである。 で取り込んだリードレジスタ２０Ｂのデータを次
のフレーム信号ＣＭＦＣＫでシリアルデータとしてマス
タプリント板ユニット１０のシリアル通信用ＬＳＩ１０
０（図中Card and Card Interface-Master、ＣＣＩＭと
示す) へ送信する。
むデータである。 で取り込んだリードレジスタ２０Ｂのデータを次
のフレーム信号ＣＭＦＣＫでシリアルデータとしてマス
タプリント板ユニット１０のシリアル通信用ＬＳＩ１０
０（図中Card and Card Interface-Master、ＣＣＩＭと
示す) へ送信する。
【００４１】図９は本発明のデータ送受信の多重処理を
説明する図である。図は図８のタイムチャートの中で、
データの送受信を同時に行なう動作を説明するものであ
る。（Ａ）はマスタ側のシリアル通信用ＬＳＩ１０１と
スレーブ側のシリアル通信用ＬＳＩ１０２との間のデー
タのやり取りを示す。
説明する図である。図は図８のタイムチャートの中で、
データの送受信を同時に行なう動作を説明するものであ
る。（Ａ）はマスタ側のシリアル通信用ＬＳＩ１０１と
スレーブ側のシリアル通信用ＬＳＩ１０２との間のデー
タのやり取りを示す。
【００４２】マスタプリント板ユニット１０のシリアル
通信用ＬＳＩ１０１からスレーブプリント板ユニット２
ｉに対する読出し要求が発行されると、その要求に対す
る応答が戻されるが、読出し要求、応答はシーケンシャ
ルに行なうのではなく、読出し要求を発行すると同時
に、１つ前の読出し要求に対する応答を受信する構成と
している。
通信用ＬＳＩ１０１からスレーブプリント板ユニット２
ｉに対する読出し要求が発行されると、その要求に対す
る応答が戻されるが、読出し要求、応答はシーケンシャ
ルに行なうのではなく、読出し要求を発行すると同時
に、１つ前の読出し要求に対する応答を受信する構成と
している。
【００４３】（Ｂ）はデータのやり取りをビット列とし
て示したものであり、例えば、要求１に対する応答１が
戻るときに次の要求２を発行している。このように、要
求ｉ、応答ｉ−１が同時に送受信されることとなり、デ
ータの送受信の効率が向上する。
て示したものであり、例えば、要求１に対する応答１が
戻るときに次の要求２を発行している。このように、要
求ｉ、応答ｉ−１が同時に送受信されることとなり、デ
ータの送受信の効率が向上する。
【００４４】図１０は本発明の動作シーケンス図を示
す。図はマスタプリント板ユニット１０とスレーブプリ
ント板ユニット２ｉとのデータの送受信をシーケンスと
して表したものである。
す。図はマスタプリント板ユニット１０とスレーブプリ
ント板ユニット２ｉとのデータの送受信をシーケンスと
して表したものである。
【００４５】（Ａ）でマスタプリント板ユニット１０の
ＭＰＵ１０Ａから書き込み要求が発生するとシリアル通
信用ＬＳＩ１０１をとおしてスレーブプリント板ユニッ
ト２ｉのシリアル通信用ＬＳＩ１０２にデータが送信さ
れ、ライトレジスタ２０Ａにデータが書き込まれ、ラン
プ／リレーを駆動する。
ＭＰＵ１０Ａから書き込み要求が発生するとシリアル通
信用ＬＳＩ１０１をとおしてスレーブプリント板ユニッ
ト２ｉのシリアル通信用ＬＳＩ１０２にデータが送信さ
れ、ライトレジスタ２０Ａにデータが書き込まれ、ラン
プ／リレーを駆動する。
【００４６】一方、スレーブプリント板ユニット２ｉの
リードレジスタ２０Ｂにはアラーム情報が書き込まれて
おり、シリアル通信用ＬＳＩ１０２をとおして、マスタ
プリント板ユニット１０のシリアル通信用ＬＳＩ１０１
の読出し用ＲＡＭ２１０に書き込まれ、ＭＰＵ１０Ａか
らの読出し要求により読出しが行なわれる。このときの
待ち時間は（Ｂ）の従来例に比較して、極めて短い時間
となる。
リードレジスタ２０Ｂにはアラーム情報が書き込まれて
おり、シリアル通信用ＬＳＩ１０２をとおして、マスタ
プリント板ユニット１０のシリアル通信用ＬＳＩ１０１
の読出し用ＲＡＭ２１０に書き込まれ、ＭＰＵ１０Ａか
らの読出し要求により読出しが行なわれる。このときの
待ち時間は（Ｂ）の従来例に比較して、極めて短い時間
となる。
【００４７】（Ｂ）は図１３で説明した従来例の動作シ
ーケンス図を比較のために再掲したものである。図１１
は本発明によるシリアル通信用ＬＳＩの構成を説明する
図を示す。本発明のシリアル通信用ＬＳＩ１００Ａは、
マスタおよびスレーブとしての機能を備えており、その
何れかを選択して使用する。図中の１０１はマスタプリ
ント板ユニット１０に使用されるシリアル通信用ＬＳＩ
１０１であり、送信用ＲＡＭ１１０、受信用ＲＡＭ１２
０、アドレス用ＲＡＭ１３０、パラレル／シリアル変換
回路１２０、３２０、およびシリアル／パラレル変換回
路２２０を備えている。
ーケンス図を比較のために再掲したものである。図１１
は本発明によるシリアル通信用ＬＳＩの構成を説明する
図を示す。本発明のシリアル通信用ＬＳＩ１００Ａは、
マスタおよびスレーブとしての機能を備えており、その
何れかを選択して使用する。図中の１０１はマスタプリ
ント板ユニット１０に使用されるシリアル通信用ＬＳＩ
１０１であり、送信用ＲＡＭ１１０、受信用ＲＡＭ１２
０、アドレス用ＲＡＭ１３０、パラレル／シリアル変換
回路１２０、３２０、およびシリアル／パラレル変換回
路２２０を備えている。
【００４８】一方、スレーブプリント板ユニット２ｉで
使用されるシリアル通信用ＬＳＩ１０２は、受信したシ
リアルデータをパラレルデータに変換するシリアル／パ
ラレル変換回路５１０、リードレジスタ２０Ａに書き込
むためにデータをラッチするライトデータラッチ回路５
２０、リードレジスタ２０Ｂのデータを取り込むための
リードデータラッチ回路６２０および読み込んだパラレ
ルデータをシリアルデータに変換するパラレル／シリア
ル変換回路６１０を設けて構成している。
使用されるシリアル通信用ＬＳＩ１０２は、受信したシ
リアルデータをパラレルデータに変換するシリアル／パ
ラレル変換回路５１０、リードレジスタ２０Ａに書き込
むためにデータをラッチするライトデータラッチ回路５
２０、リードレジスタ２０Ｂのデータを取り込むための
リードデータラッチ回路６２０および読み込んだパラレ
ルデータをシリアルデータに変換するパラレル／シリア
ル変換回路６１０を設けて構成している。
【００４９】かかる構成のシリアル通信用ＬＳＩ１００
Ａにより、マスタプリント板ユニット１０、スレーブプ
リント板ユニット２ｉの何れも使用することが可能とな
り、プリント板ユニット製造上の各種管理が容易とな
る。
Ａにより、マスタプリント板ユニット１０、スレーブプ
リント板ユニット２ｉの何れも使用することが可能とな
り、プリント板ユニット製造上の各種管理が容易とな
る。
【００５０】
【発明の効果】本発明のシリアル通信用ＬＳＩを使用し
てマスタプリント板ユニットとスレーブプリント板ユニ
ット間のデータの送受信をシリアルデータで行なうこと
により回路規模の縮小およびコストダウンを行なうこと
ができる。
てマスタプリント板ユニットとスレーブプリント板ユニ
ット間のデータの送受信をシリアルデータで行なうこと
により回路規模の縮小およびコストダウンを行なうこと
ができる。
【００５１】また、パリティチェック部、フレームチェ
ック部を設けることにより、データ送受信におけるエラ
ーの検出、フレームエラーの検出、およびプリント板ユ
ニットの実装抜けを検出することが可能となり、エラー
発生の際は読み込んだデータを無効とする。
ック部を設けることにより、データ送受信におけるエラ
ーの検出、フレームエラーの検出、およびプリント板ユ
ニットの実装抜けを検出することが可能となり、エラー
発生の際は読み込んだデータを無効とする。
【００５２】さらに、データの送受信の単位を８ビット
単位とすることにより、必要なデータのみの送受信を行
ない、また、書き込み要求とその応答を同じフレーム信
号内で行なうことにより、データ送受信の効率を向上さ
せることができる。
単位とすることにより、必要なデータのみの送受信を行
ない、また、書き込み要求とその応答を同じフレーム信
号内で行なうことにより、データ送受信の効率を向上さ
せることができる。
【００５３】そして、シリアル通信用ＬＳＩ内にランダ
ムアクセスメモリを設けることにより、マスタプリント
板ユニットとスレーブプリント板ユニット間のシリアル
通信の速度には依存せずＭＰＵからのアクセスはＭＰＵ
の処理速度に応じて処理を行なうとともに、ＭＰＵから
の読出しの待ち時間をなくすることができる。
ムアクセスメモリを設けることにより、マスタプリント
板ユニットとスレーブプリント板ユニット間のシリアル
通信の速度には依存せずＭＰＵからのアクセスはＭＰＵ
の処理速度に応じて処理を行なうとともに、ＭＰＵから
の読出しの待ち時間をなくすることができる。
【図１】 本発明の実施の形態を説明する図
【図２】 本発明の実施のシステム形態を説明する図
【図３】 本発明のその他の実施の形態（１）を説明す
る図
る図
【図４】 本発明のその他の実施の形態（１）のデータ
の送受信を説明する図
の送受信を説明する図
【図５】 本発明のその他の実施の形態（２）を説明す
る図
る図
【図６】 本発明のその他の実施の形態（３）を説明す
る図
る図
【図７】 シリアル通信用ＬＳＩにおける実施の形態を
説明する図
説明する図
【図８】 本発明の実施の形態のタイムチャート
【図９】 本発明のデータ送受信の多重処理を説明する
図
図
【図１０】 本発明の動作シーケンス図
【図１１】 本発明のシリアル通信用ＬＳＩの構成を説
明する図
明する図
【図１２】 従来例を説明する図
【図１３】 従来例の動作シーケンス図
１０ マスタプリント板ユニット １０Ａ ＭＰＵ １０ａ、２０ａ 制御インタフェース １００、１０１、１０２、１００Ａ シリアル通信用Ｌ
ＳＩ １０１ タイミング生成部 １０２ アドレスデコード部 １０３ 入出力データバッファ部 １１０ 送信用ＲＡＭ １１１ 送信用ＲＡＭアクセスＲＥＧ １２０、３２０、６１０ Ｐ／Ｓ変換回路 １３０、３３０ パリティ生成部 ２１０ 受信用ＲＡＭ ２１１ 受信用ＲＡＭアクセスＲＥＧ ２２０、５１０ Ｓ／Ｐ変換回路 ２３０ パリティチェック部 ２４０ フレームチェック部 ３１０ アドレス用ＲＡＭ ３１１ アドレス用ＲＡＭアクセスＲＥＧ ４００ データ長設定部 ４１０ データ無効処理部 ４２０ ＬＳＩ制御レジスタ ５２０ ライトデータラッチ回路 ６２０ リードデータラッチ回路 ２１〜２ｎ スレーブプリント板ユニット ２０Ａ ライトレジスタ ２０Ｂ リードレジスタ Ｓ 信号線
ＳＩ １０１ タイミング生成部 １０２ アドレスデコード部 １０３ 入出力データバッファ部 １１０ 送信用ＲＡＭ １１１ 送信用ＲＡＭアクセスＲＥＧ １２０、３２０、６１０ Ｐ／Ｓ変換回路 １３０、３３０ パリティ生成部 ２１０ 受信用ＲＡＭ ２１１ 受信用ＲＡＭアクセスＲＥＧ ２２０、５１０ Ｓ／Ｐ変換回路 ２３０ パリティチェック部 ２４０ フレームチェック部 ３１０ アドレス用ＲＡＭ ３１１ アドレス用ＲＡＭアクセスＲＥＧ ４００ データ長設定部 ４１０ データ無効処理部 ４２０ ＬＳＩ制御レジスタ ５２０ ライトデータラッチ回路 ６２０ リードデータラッチ回路 ２１〜２ｎ スレーブプリント板ユニット ２０Ａ ライトレジスタ ２０Ｂ リードレジスタ Ｓ 信号線
Claims (9)
- 【請求項１】 マスタプリント板ユニットと複数のスレ
ーブプリント板ユニット間で、複数の信号の送受信を行
なうシリアル通信用集積回路において、 前記マスタプリント板ユニットの制御回路からの複数ビ
ットのパラレル信号を、シリアル信号に変換して、前記
スレーブプリント板ユニットに送信するパラレル／シリ
アル変換回路と、 前記スレーブプリント板ユニットからの受信したシリア
ル信号を、複数ビットのパラレル信号に変換して、前記
マスタプリント板ユニットの制御回路に送信するシリア
ル／パラレル変換回路と、 前記パラレル／シリアル変換回路と前記シリアル／パラ
レル変換回路の動作タイミング信号を生成するタイミン
グ生成部と、 を設けたことを特徴とするシリアル通信用集積回路。 - 【請求項２】 複数のプリント板ユニット間で、複数の
信号を送受信するシリアル通信用集積回路において、 前記マスタプリント板ユニットの制御回路から前記スレ
ーブプリント板ユニットに向けて送出される最新の書込
みデータを蓄積する送信用ランダムアクセスメモリを設
けたことを特徴とする請求項１記載のシリアル通信用集
積回路。 - 【請求項３】 複数のプリント板ユニット間で、複数の
信号を送受信するシリアル通信用集積回路において、 前記マスタプリント板ユニットに、スレーブプリント板
ユニットの最新の読出しデータを蓄積する受信用ランダ
ムアクセスメモリを設けたことを特徴とする請求項１記
載のシリアル通信用集積回路。 - 【請求項４】 複数のプリント板ユニット間で、複数の
信号を送受信するシリアル通信用集積回路において、 前記マスタプリント板ユニットから読み書きを行なう前
記スレーブプリント板ユニットの位置を指定する位置情
報を蓄積するアドレス用ランダムアクセスメモリを設け
たことを特徴とする請求項１記載のシリアル通信用集積
回路。 - 【請求項５】 複数のプリント板ユニット間で、複数の
信号を送受信するシリアル通信用集積回路において、 前記マスタプリント板ユニットから前記スレーブプリン
ト板ユニットに送信するデータ長と、前記スレーブプリ
ント板ユニットから前記マスタプリント板ユニットに受
信し処理を行なうデータ長を、それぞれ、８ビット単位
に設定するデータ長設定部を設けたことを特徴とする請
求項１記載のシリアル通信用集積回路。 - 【請求項６】 複数のプリント板ユニット間で、複数の
信号を送受信するシリアル通信用集積回路において、 前記マスタプリント板ユニットから前記スレーブプリン
ト板ユニットに送信するデータを８ビット単位のシリア
ル信号に変換するパラレル／シリアル変換回路と、前記
スレーブプリント板ユニットから送信され前記マスタプ
リント板ユニットで受信する８ビット単位のデータをパ
ラレル信号に変換するシリアル／パラレル変換回路を同
一タイミングのフレーム信号で動作させるタイミング制
御回路を設けたことを特徴とする請求項５記載のシリア
ル通信用集積回路。 - 【請求項７】 複数のプリント板ユニット間で、複数の
信号を送受信するシリアル通信用集積回路において、 前記スレーブプリント板ユニットに送信するデータのパ
リティを生成するパリティ生成部と、 受信データのパリティをチェックするパリティチェック
部と、 前記パリティチェック部が受信データのエラーを検出し
たとき、読込みデータを無効とするデータ無効処理部を
設けたことを特徴とする請求項２、３、４記載のシリア
ル通信用集積回路。 - 【請求項８】 複数のプリント板ユニット間で、複数の
信号を送受信するシリアル通信用集積回路において、 前記フレーム信号の正常性をチェックするフレームチェ
ック部と、 前記フレームチェック部がスレーブプリント板ユニット
の抜けを検出したとき、読込みデータを無効とするデー
タ無効処理部を設けたことを特徴とする請求項２、３、
４記載のシリアル通信用集積回路。 - 【請求項９】 複数のプリント板ユニット間で、複数の
信号を送受信するシリアル通信用集積回路において、 マスタプリント板ユニット用のシリアル通信用集積回路
とスレーブプリント板ユニット用のシリアル通信用集積
回路とを実装し、マスタ／スレーブの何れかに切替え使
用することを特徴とするシリアル通信用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22335095A JPH0969074A (ja) | 1995-08-31 | 1995-08-31 | シリアル通信用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22335095A JPH0969074A (ja) | 1995-08-31 | 1995-08-31 | シリアル通信用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969074A true JPH0969074A (ja) | 1997-03-11 |
Family
ID=16796792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22335095A Withdrawn JPH0969074A (ja) | 1995-08-31 | 1995-08-31 | シリアル通信用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969074A (ja) |
-
1995
- 1995-08-31 JP JP22335095A patent/JPH0969074A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |