JPH0895782A - 中央処理装置 - Google Patents
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- JPH0895782A JPH0895782A JP6229618A JP22961894A JPH0895782A JP H0895782 A JPH0895782 A JP H0895782A JP 6229618 A JP6229618 A JP 6229618A JP 22961894 A JP22961894 A JP 22961894A JP H0895782 A JPH0895782 A JP H0895782A
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- G06F9/00—Arrangements for program control, e.g. control units
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- Mathematical Optimization (AREA)
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Abstract
(57)【要約】
【目的】 マイクロコンピュータ等で、ある条件の真偽
に応じて異なる即値を設定する処理を、簡単なプログラ
ムでかつ実行速度の優れた中央処理装置を得ることを目
的とする。 【構成】 命令キュー１０でプリフェッチされる命令コ
ードに第１の即値と第２の即値を設け、ある条件の真偽
に対してゼロフラグ９に１または０を記憶させ、ゼロフ
ラグ９が１の場合は第１の即値を、０の場合は第２を即
値を同じ命令コードで指定されたアドレスのレジスタま
たはメモリに書き込むようにしたものである。
に応じて異なる即値を設定する処理を、簡単なプログラ
ムでかつ実行速度の優れた中央処理装置を得ることを目
的とする。 【構成】 命令キュー１０でプリフェッチされる命令コ
ードに第１の即値と第２の即値を設け、ある条件の真偽
に対してゼロフラグ９に１または０を記憶させ、ゼロフ
ラグ９が１の場合は第１の即値を、０の場合は第２を即
値を同じ命令コードで指定されたアドレスのレジスタま
たはメモリに書き込むようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータの中央処
理装置に関するもので、特にワンチップマイクロコンピ
ュータ（以下、マイコンと称す）において、プログラム
サイズを小さくするようにした中央処理装置に関するも
のである。
理装置に関するもので、特にワンチップマイクロコンピ
ュータ（以下、マイコンと称す）において、プログラム
サイズを小さくするようにした中央処理装置に関するも
のである。
【０００２】
【従来の技術】ワンチップマイコンを始めとして、家電
などの制御に利用されるコンピュータでは、ある条件を
検出し、その条件が真ならは第１の値を、偽ならば第２
の値を外部レジスタに設定するという処理を行なうこと
が多い。
などの制御に利用されるコンピュータでは、ある条件を
検出し、その条件が真ならは第１の値を、偽ならば第２
の値を外部レジスタに設定するという処理を行なうこと
が多い。
【０００３】例えば、図８は上記のような処理をマイコ
ンに実行させるためのプログラム例図である。このプロ
グラム文は、変数ＶＡＲがある値ＮＵＭと等しいとき、
メモリアドレスＰＯＲＴに割り付けられたマイコン外部
のレジスタに値ＩＭＭ１を出力し、等しくないときその
同じレジスタに値ＩＭＭ２を出力する処理を行なう場合
を示したもので、アセンブリ言語により表現されたプロ
グラム文である。図８の各行の命令文（マクロ命令）に
ついて説明する。
ンに実行させるためのプログラム例図である。このプロ
グラム文は、変数ＶＡＲがある値ＮＵＭと等しいとき、
メモリアドレスＰＯＲＴに割り付けられたマイコン外部
のレジスタに値ＩＭＭ１を出力し、等しくないときその
同じレジスタに値ＩＭＭ２を出力する処理を行なう場合
を示したもので、アセンブリ言語により表現されたプロ
グラム文である。図８の各行の命令文（マクロ命令）に
ついて説明する。
【０００４】（第１行）：変数ＶＡＲを即値ＮＵＭと比
較する。中央処理装置は演算ユニット（ＡＬＵ）、ゼロ
フラグを有し、この比較はＡＬＵにより実行される。そ
の結果両者が等しいときゼロフラグに１が書き込まれ、
両者が等しくないとき０が書き込まれる。 （第２行）：中央処理装置内に備えられた複数のレジス
タのうち、ＡＸというレジスタに値ＩＭＭ１を即値とし
てロードする。 （第３行）：第１行での比較結果が等しいときつまりゼ
ロフラグが１のとき第５行にジャンプする。 （第４行）：ＡＸレジスタに値ＩＭＭ２をロードする。
すなわち、ゼロフラグが０のとき第２行でロードされた
即値ＩＭＭ１が即値ＩＭＭ２に変更されたことになる。 （第５行）：ＡＸレジスタにロードされた内容（即値Ｉ
ＭＭ１または即値ＩＭＭ２）をＰＯＲＴに出力する。 したがって、変数ＶＡＲが値ＮＵＭが等しいときには即
値ＩＭＭ１が、等しくないときには即値ＩＭＭ２が外部
レジスタにそれぞれ記録される。
較する。中央処理装置は演算ユニット（ＡＬＵ）、ゼロ
フラグを有し、この比較はＡＬＵにより実行される。そ
の結果両者が等しいときゼロフラグに１が書き込まれ、
両者が等しくないとき０が書き込まれる。 （第２行）：中央処理装置内に備えられた複数のレジス
タのうち、ＡＸというレジスタに値ＩＭＭ１を即値とし
てロードする。 （第３行）：第１行での比較結果が等しいときつまりゼ
ロフラグが１のとき第５行にジャンプする。 （第４行）：ＡＸレジスタに値ＩＭＭ２をロードする。
すなわち、ゼロフラグが０のとき第２行でロードされた
即値ＩＭＭ１が即値ＩＭＭ２に変更されたことになる。 （第５行）：ＡＸレジスタにロードされた内容（即値Ｉ
ＭＭ１または即値ＩＭＭ２）をＰＯＲＴに出力する。 したがって、変数ＶＡＲが値ＮＵＭが等しいときには即
値ＩＭＭ１が、等しくないときには即値ＩＭＭ２が外部
レジスタにそれぞれ記録される。
【０００５】
【発明が解決しようとする課題】上記のような従来のコ
ンピュータの中央処理装置において、ある条件に応じて
レジスタ等に異なる即値をロードするという処理を実行
するには、図８の第３行のような条件ジャンプ命令を用
いる必要があった。このため、条件ジャンプ命令、また
それに応じて設定される第４行の即値の変更ロード命令
によりプログラムサイズが大きくなるという問題点があ
った。またこのような条件ジャンプ命令を用いると、ジ
ャンプ命令の次のマイクロ命令は条件の判定の後でフェ
ッチされるので、パイプライン処理を行なう中央処理装
置ではパイプラインが乱され、プログラムの実行時間が
増大するという問題点があった。
ンピュータの中央処理装置において、ある条件に応じて
レジスタ等に異なる即値をロードするという処理を実行
するには、図８の第３行のような条件ジャンプ命令を用
いる必要があった。このため、条件ジャンプ命令、また
それに応じて設定される第４行の即値の変更ロード命令
によりプログラムサイズが大きくなるという問題点があ
った。またこのような条件ジャンプ命令を用いると、ジ
ャンプ命令の次のマイクロ命令は条件の判定の後でフェ
ッチされるので、パイプライン処理を行なう中央処理装
置ではパイプラインが乱され、プログラムの実行時間が
増大するという問題点があった。
【０００６】この発明は上記の問題点を解決するために
なされたもので、このような条件ジャンプ命令等で、条
件によって異なる値を内部や外部のレジスタ、メモリ等
に出力する処理を小さいプログラムでかつ高速に実行で
きる中央処理装置を得ることを目的とする。
なされたもので、このような条件ジャンプ命令等で、条
件によって異なる値を内部や外部のレジスタ、メモリ等
に出力する処理を小さいプログラムでかつ高速に実行で
きる中央処理装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る中央処理
装置は、第１のオペコードにより実行される演算の結果
が所定の条件を満たすか否かを判定して検出する検出手
段と、第２の命令コードにオペランドとして指定される
記憶手段と、検出手段の判定結果に応じて第２のオペコ
ードの第１の即値または第２の即値を選択して前記第２
の記憶手段に入力するようにした制御手段とを備えたも
のである。
装置は、第１のオペコードにより実行される演算の結果
が所定の条件を満たすか否かを判定して検出する検出手
段と、第２の命令コードにオペランドとして指定される
記憶手段と、検出手段の判定結果に応じて第２のオペコ
ードの第１の即値または第２の即値を選択して前記第２
の記憶手段に入力するようにした制御手段とを備えたも
のである。
【０００８】また、演算結果が所定の条件を満たす場合
には第１の条件値を、満たさない場合は第２の条件値を
記憶する第１の記憶手段と、第２の命令コードにおいて
オペランドとして指定された第２の記憶手段と、この第
１の記憶手段に第１の条件値が記憶された場合は第２の
命令コードの第１の即値を、第２の条件値が記憶された
場合は上記の第２の命令コードの第２の即値を記憶させ
る制御手段とを備えたものである。
には第１の条件値を、満たさない場合は第２の条件値を
記憶する第１の記憶手段と、第２の命令コードにおいて
オペランドとして指定された第２の記憶手段と、この第
１の記憶手段に第１の条件値が記憶された場合は第２の
命令コードの第１の即値を、第２の条件値が記憶された
場合は上記の第２の命令コードの第２の即値を記憶させ
る制御手段とを備えたものである。
【０００９】上記の第２の命令コードで指定される記憶
手段は、レジスタまたはメモリで構成される。
手段は、レジスタまたはメモリで構成される。
【００１０】
【作用】このように構成された中央処理装置によると、
第２の命令コードに第１の即値と第２の即値を設け、演
算結果に対して所定の条件を満たすか否かに応じて第１
の即値もしくは第２の即値を記憶手段に記憶させるよう
にしたので、条件に応じて異なる即値を記憶する処理を
行なうためのプログラム命令が簡単になり、パイプライ
ン処理を乱すことなく命令実行速度が短縮される。
第２の命令コードに第１の即値と第２の即値を設け、演
算結果に対して所定の条件を満たすか否かに応じて第１
の即値もしくは第２の即値を記憶手段に記憶させるよう
にしたので、条件に応じて異なる即値を記憶する処理を
行なうためのプログラム命令が簡単になり、パイプライ
ン処理を乱すことなく命令実行速度が短縮される。
【００１１】また演算結果が所定の条件を満たす場合に
は第１の記憶手段に第１の条件値を、満たさない場合は
第２の条件値を記憶し、第１の条件値が記憶された場合
は第２の命令コードの第１の即値を、第２の条件値が記
憶された場合は同じ第２の命令コードの第２の即値を記
憶ようにしたので、同じく条件に応じて異なる即値を記
憶する処理を行なうためのプログラム命令が簡単にな
り、パイプライン処理を乱すことなく命令実行速度が短
縮される。
は第１の記憶手段に第１の条件値を、満たさない場合は
第２の条件値を記憶し、第１の条件値が記憶された場合
は第２の命令コードの第１の即値を、第２の条件値が記
憶された場合は同じ第２の命令コードの第２の即値を記
憶ようにしたので、同じく条件に応じて異なる即値を記
憶する処理を行なうためのプログラム命令が簡単にな
り、パイプライン処理を乱すことなく命令実行速度が短
縮される。
【００１２】
実施例１．以下、本発明の一実施例を示す。図１は本実
施例を示すマイコンの中央処理装置のブロック構成図で
ある。図において、１はレジスタ群でＲ０からＲ３の４
個の汎用レジスタで構成されている。２は外部のメモ
リ、またはレジスタ（いずれも図示せず）と入出力され
るデータを一時保持するメモリデータレジスタ、３はそ
の外部メモリ、またはレジスタを指定するオペランドを
出力するメモリアドレスレジスタ、４は演算手段である
演算ユニット（以下、ＡＬＵと称す）、５、６はレジス
タＲ０〜Ｒ３、メモリデータレジスタ２の各々からオペ
ランドを取り出し、ＡＬＵ４に入力させるための第１オ
ペランドバスおよび第２オペランドバスで、ＡＬＵ４は
この第１および第２オペランド５、６のそれぞれに出力
された内容（オペランド）について演算を実行する。７
はＡＬＵ４の演算結果を出力するデステネーションバス
で、その演算結果はデステネーションバス７を介してレ
ジスタＲ０〜Ｒ３、メモリデータレジスタ２またはメモ
リアドレスレジスタ３のいずれかにライトされる。８は
ＡＬＵ４の演算結果をデステネーションバス７を介して
入力して、その結果がゼロであるかゼロでないかを検出
するゼロ判定器、９はゼロ判定器８によりゼロなら１、
ゼロでないなら０がそれぞれ記録されるゼロフラグであ
る。
施例を示すマイコンの中央処理装置のブロック構成図で
ある。図において、１はレジスタ群でＲ０からＲ３の４
個の汎用レジスタで構成されている。２は外部のメモ
リ、またはレジスタ（いずれも図示せず）と入出力され
るデータを一時保持するメモリデータレジスタ、３はそ
の外部メモリ、またはレジスタを指定するオペランドを
出力するメモリアドレスレジスタ、４は演算手段である
演算ユニット（以下、ＡＬＵと称す）、５、６はレジス
タＲ０〜Ｒ３、メモリデータレジスタ２の各々からオペ
ランドを取り出し、ＡＬＵ４に入力させるための第１オ
ペランドバスおよび第２オペランドバスで、ＡＬＵ４は
この第１および第２オペランド５、６のそれぞれに出力
された内容（オペランド）について演算を実行する。７
はＡＬＵ４の演算結果を出力するデステネーションバス
で、その演算結果はデステネーションバス７を介してレ
ジスタＲ０〜Ｒ３、メモリデータレジスタ２またはメモ
リアドレスレジスタ３のいずれかにライトされる。８は
ＡＬＵ４の演算結果をデステネーションバス７を介して
入力して、その結果がゼロであるかゼロでないかを検出
するゼロ判定器、９はゼロ判定器８によりゼロなら１、
ゼロでないなら０がそれぞれ記録されるゼロフラグであ
る。
【００１３】１０は命令の実行に応じて外部メモリ（図
示せず）から随時プリフェッチされたマクロ命令を記憶
する命令キュー、１１は命令キュー１０からのマクロ命
令をデコードするマクロ命令デコーダ、１２は命令キュ
ー１０の出力するマクロ命令を実行するように中央処理
装置を動作させるマイクロ命令が記憶されたマイクロＲ
ＯＭ、１３はマクロ命令デコーダ１１に従ってマイクロ
ＲＯＭ１２のアドレスを指定するマイクロアドレスカウ
ンタ、１４はマイクロＲＯＭ１２から読み出されたマイ
クロ命令をデコードし、この中央処理装置全体の動作を
制御するマイクロ命令デコーダである。また１５はその
指定された外部メモリ、またはレジスタとデータの入出
力を行なうメモリデータバス、１６は本中央処理装置の
外部のメモリ、またはレジスタを指定するためのメモリ
アドレスバス１５はその指定された外部メモリ、または
レジスタとデータの入出力を行なうメモリデータバスで
ある。
示せず）から随時プリフェッチされたマクロ命令を記憶
する命令キュー、１１は命令キュー１０からのマクロ命
令をデコードするマクロ命令デコーダ、１２は命令キュ
ー１０の出力するマクロ命令を実行するように中央処理
装置を動作させるマイクロ命令が記憶されたマイクロＲ
ＯＭ、１３はマクロ命令デコーダ１１に従ってマイクロ
ＲＯＭ１２のアドレスを指定するマイクロアドレスカウ
ンタ、１４はマイクロＲＯＭ１２から読み出されたマイ
クロ命令をデコードし、この中央処理装置全体の動作を
制御するマイクロ命令デコーダである。また１５はその
指定された外部メモリ、またはレジスタとデータの入出
力を行なうメモリデータバス、１６は本中央処理装置の
外部のメモリ、またはレジスタを指定するためのメモリ
アドレスバス１５はその指定された外部メモリ、または
レジスタとデータの入出力を行なうメモリデータバスで
ある。
【００１４】図２は上記中央処理装置で実行される命令
のプログラム例図で、アセンブリ言語で表現されたもの
である。図８と同様に変数ＶＡＲを即値ＮＵＭと比較
し、等しいときは即値ＩＭＭ１を、等しくないときは即
値ＩＭＭ２を外部メモリまたはレジスタにロードすると
いう命令を示すものある。図のプログラム命令およびこ
のプログラム命令を実行する際の中央処理装置の動作に
ついて説明する。
のプログラム例図で、アセンブリ言語で表現されたもの
である。図８と同様に変数ＶＡＲを即値ＮＵＭと比較
し、等しいときは即値ＩＭＭ１を、等しくないときは即
値ＩＭＭ２を外部メモリまたはレジスタにロードすると
いう命令を示すものある。図のプログラム命令およびこ
のプログラム命令を実行する際の中央処理装置の動作に
ついて説明する。
【００１５】（第１行）：変数ＶＡＲを即値ＮＵＭと比
較する。 このマクロ命令のオペコードであるＣＭＰを命令キュー
１０からマクロ命令デコーダ１１に入力し、マクロ命令
デコーダ１１はこのオペコードを識別する。それに従っ
てマイクロアドレスカウンタ１３は、このマクロ命令を
実行するためのマイクロ命令のアドレスをマイクロＲＯ
Ｍ１２に送る。マイクロＲＯＭ１２はその指定されたア
ドレスのマイクロ命令を出力し、この出力されたマイク
ロ命令はマイクロ命令デコーダ１４でデコードされるこ
とにより中央処理装置の図２第１行の実行制御がなされ
る。
較する。 このマクロ命令のオペコードであるＣＭＰを命令キュー
１０からマクロ命令デコーダ１１に入力し、マクロ命令
デコーダ１１はこのオペコードを識別する。それに従っ
てマイクロアドレスカウンタ１３は、このマクロ命令を
実行するためのマイクロ命令のアドレスをマイクロＲＯ
Ｍ１２に送る。マイクロＲＯＭ１２はその指定されたア
ドレスのマイクロ命令を出力し、この出力されたマイク
ロ命令はマイクロ命令デコーダ１４でデコードされるこ
とにより中央処理装置の図２第１行の実行制御がなされ
る。
【００１６】中央処理装置はその制御に従い、例えば第
１行のマクロ命令の命令コードでアドレス指定された外
部レジスタのＶＡＲをメモリデータレジスタ２に取込み
第２オペランドバス６に出力し、一方この同じ命令コー
ドにある即値ＮＵＭを命令キュー１０から第１オペラン
ドバス５に出力する。この両者の値はＡＬＵ４に入力さ
れ、比較される。両者が等しい場合、ゼロ判定器８が等
しいことを検出し、ゼロフラグ９に１をロードする。一
方、両者が等しくない場合は０が書き込まれる。ゼロ判
定器８が等しくないことを検出し、ゼロフラグ９に０を
ロードする。
１行のマクロ命令の命令コードでアドレス指定された外
部レジスタのＶＡＲをメモリデータレジスタ２に取込み
第２オペランドバス６に出力し、一方この同じ命令コー
ドにある即値ＮＵＭを命令キュー１０から第１オペラン
ドバス５に出力する。この両者の値はＡＬＵ４に入力さ
れ、比較される。両者が等しい場合、ゼロ判定器８が等
しいことを検出し、ゼロフラグ９に１をロードする。一
方、両者が等しくない場合は０が書き込まれる。ゼロ判
定器８が等しくないことを検出し、ゼロフラグ９に０を
ロードする。
【００１７】（第２行）：ゼロフラグ９が１のとき即値
ＩＭＭ１を、０のとき即値ＩＭＭ２をレジスタＲ０に記
憶させる。
ＩＭＭ１を、０のとき即値ＩＭＭ２をレジスタＲ０に記
憶させる。
【００１８】図３は命令キュー１０にプリフェッチされ
るこの条件ロード命令の命令コードの一例を示した例図
である。２０は条件ロード命令のオペコード、２１Ａは
デステネーションレジスタとしてＲ０〜Ｒ３を指定する
レジスタ指定、２２は第１即値、２３は第２即値で、こ
こでは第１即値としてＩＭＭ１、第２即値としてＩＭＭ
２が書き込まれている。
るこの条件ロード命令の命令コードの一例を示した例図
である。２０は条件ロード命令のオペコード、２１Ａは
デステネーションレジスタとしてＲ０〜Ｒ３を指定する
レジスタ指定、２２は第１即値、２３は第２即値で、こ
こでは第１即値としてＩＭＭ１、第２即値としてＩＭＭ
２が書き込まれている。
【００１９】また、図４はこの条件ロード命令を実行す
るためのマイクロプログラムとしてマイクロＲＯＭ１２
に記憶されている３ステップからなるマイクロ命令の一
例を示す例図である。
るためのマイクロプログラムとしてマイクロＲＯＭ１２
に記憶されている３ステップからなるマイクロ命令の一
例を示す例図である。
【００２０】まず、条件ロード命令の実行に先立ち、そ
の前の命令（図２の第１行の命令）を実行する最後のマ
イクロ命令のステップで命令キュー１０から条件ロード
命令のオペコード２０がマクロ命令デコーダ１１に取り
出される。マクロ命令デコーダ１１はオペコード２０を
デコードし、命令が条件ロード命令であることを識別す
る。そして図４のマイクロプログラムの第１ステップの
マイクロ命令が記憶されているマイクロＲＯＭ１２のア
ドレスをマイクロアドレスカウンタ１３に出力する。マ
イクロアドレスカウンタ１３はそのアドレスをロード
し、マイクロＲＯＭ１２に出力する。マイクロＲＯＭ１
２はそのアドレスに記憶されている第１のステップのマ
イクロ命令を、マイクロ命令デコーダ１４に出力し、マ
イクロ命令デコーダ１４はこれをデコードする。
の前の命令（図２の第１行の命令）を実行する最後のマ
イクロ命令のステップで命令キュー１０から条件ロード
命令のオペコード２０がマクロ命令デコーダ１１に取り
出される。マクロ命令デコーダ１１はオペコード２０を
デコードし、命令が条件ロード命令であることを識別す
る。そして図４のマイクロプログラムの第１ステップの
マイクロ命令が記憶されているマイクロＲＯＭ１２のア
ドレスをマイクロアドレスカウンタ１３に出力する。マ
イクロアドレスカウンタ１３はそのアドレスをロード
し、マイクロＲＯＭ１２に出力する。マイクロＲＯＭ１
２はそのアドレスに記憶されている第１のステップのマ
イクロ命令を、マイクロ命令デコーダ１４に出力し、マ
イクロ命令デコーダ１４はこれをデコードする。
【００２１】マイクロ命令デコーダ１４はこのマイクロ
命令をデコードすることにより、（１）命令キュー１０
から第１即値を第１オペランドバス５、ＡＬＵ４、デス
テネーションバス７を介して、命令コードのレジスタ指
定２１Ａにより指定されたデステネーションレジスタで
あるＲ０に転送すること、（２）ゼロフラグ９が１なら
ばマイクロ命令の第３ステップのマイクロ命令アドレス
を、ゼロフラグ９が０ならば第２ステップのマイクロ命
令アドレスをマイクロアドレスカウンタ１３にロードす
ることを同時に実行するよう装置を制御する。
命令をデコードすることにより、（１）命令キュー１０
から第１即値を第１オペランドバス５、ＡＬＵ４、デス
テネーションバス７を介して、命令コードのレジスタ指
定２１Ａにより指定されたデステネーションレジスタで
あるＲ０に転送すること、（２）ゼロフラグ９が１なら
ばマイクロ命令の第３ステップのマイクロ命令アドレス
を、ゼロフラグ９が０ならば第２ステップのマイクロ命
令アドレスをマイクロアドレスカウンタ１３にロードす
ることを同時に実行するよう装置を制御する。
【００２２】この結果、ゼロフラグ９が０の場合、次に
図４第２ステップのマイクロ命令がマイクロＲＯＭ１２
からマイクロ命令デコーダ１４に出力される。この第２
ステップのマイクロ命令は命令キュー１０から第２即値
をＲ０に転送することと、マイクロアドレスカウンタ１
３が第３ステップのマイクロＲＯＭアドレスをロードさ
せる。
図４第２ステップのマイクロ命令がマイクロＲＯＭ１２
からマイクロ命令デコーダ１４に出力される。この第２
ステップのマイクロ命令は命令キュー１０から第２即値
をＲ０に転送することと、マイクロアドレスカウンタ１
３が第３ステップのマイクロＲＯＭアドレスをロードさ
せる。
【００２３】一方、ゼロフラグ９が１の場合、あるいは
第２ステップのマイクロ命令の実行後は第３ステップが
実行される。第３ステップのマイクロ命令は命令キュー
１０から次の命令（後述する図２の第３行のマクロ命
令）のオペコードをマクロ命令デコーダ１１に取り出
し、条件ロード命令を終了させる。
第２ステップのマイクロ命令の実行後は第３ステップが
実行される。第３ステップのマイクロ命令は命令キュー
１０から次の命令（後述する図２の第３行のマクロ命
令）のオペコードをマクロ命令デコーダ１１に取り出
し、条件ロード命令を終了させる。
【００２４】（第３行）：レジスタＲ０の内容をＰＯＲ
Ｔで指定されたアドレスの外部レジスタに出力する。 命令キュー１０からこのマクロ命令を出力して命令実行
する本装置の制御動作は上記と同一である。マクロ命令
で指定するアドレス（第３行のＰＯＲＴに相当）を命令
キュー１０から第１オペランドバス５を介してネーショ
ンメモリアドレスレジスタ３に転送するとともに、同じ
く指定された指定レジスタＲ０にロードされた第１即値
または第２即値を第２オペランドバス６を介してメモリ
データレジスタ２に転送する。さらにこのメモリアドレ
スレジスタ３に記憶されたアドレスの外部レジスタ（図
１には図示せず）にメモリデータレジスタ２に記憶され
た即値データを転送する。
Ｔで指定されたアドレスの外部レジスタに出力する。 命令キュー１０からこのマクロ命令を出力して命令実行
する本装置の制御動作は上記と同一である。マクロ命令
で指定するアドレス（第３行のＰＯＲＴに相当）を命令
キュー１０から第１オペランドバス５を介してネーショ
ンメモリアドレスレジスタ３に転送するとともに、同じ
く指定された指定レジスタＲ０にロードされた第１即値
または第２即値を第２オペランドバス６を介してメモリ
データレジスタ２に転送する。さらにこのメモリアドレ
スレジスタ３に記憶されたアドレスの外部レジスタ（図
１には図示せず）にメモリデータレジスタ２に記憶され
た即値データを転送する。
【００２５】以上のように、ある条件の真偽（本実施例
では変数ＶＡＲがＮＵＭと等しいかどうか）によって異
なる即値（第１即値と第２即値）を選択する場合におい
て、図２のプログラムの第１行と第３行はそれぞれ従来
例の図８の第１行、第５行と全く同一であり、中央処理
装置の動作も従来と同一動作を行なう。しかし本装置の
制御構成によると、図８の条件ジャンプ命令（第３行）
と２つの即値ロード命令（第２行、第４行）を図２の第
２行のような条件ロード命令に置き換えることができる
のでプログラムサイズを小さくすることができる。また
ゼロフラグ９の記憶内容に応じてデステネーションレジ
スタに記録する即値の選択を変更するようマイクロ命令
により制御するようにしたので、マクロ命令として条件
ジャンプ命令を用いた従来よりも実行時間が大幅に短縮
される。
では変数ＶＡＲがＮＵＭと等しいかどうか）によって異
なる即値（第１即値と第２即値）を選択する場合におい
て、図２のプログラムの第１行と第３行はそれぞれ従来
例の図８の第１行、第５行と全く同一であり、中央処理
装置の動作も従来と同一動作を行なう。しかし本装置の
制御構成によると、図８の条件ジャンプ命令（第３行）
と２つの即値ロード命令（第２行、第４行）を図２の第
２行のような条件ロード命令に置き換えることができる
のでプログラムサイズを小さくすることができる。また
ゼロフラグ９の記憶内容に応じてデステネーションレジ
スタに記録する即値の選択を変更するようマイクロ命令
により制御するようにしたので、マクロ命令として条件
ジャンプ命令を用いた従来よりも実行時間が大幅に短縮
される。
【００２６】実施例２．また、図５は別の実施例を示す
プログラム例図である。前記実施例では即値を内部レジ
スタであるデステネーションレジスタにライトする命令
を図２第２行に設け、第３行で外部レジスタにその即値
を転送するようにしたが、図５のようにそのままＰＯＲ
Ｔで指定されるアドレスの外部レジスタに即値をロード
するようにしてもよい。以下図５のプログラム命令およ
びこのプログラム命令を実行する際の中央処理装置の動
作について説明する。
プログラム例図である。前記実施例では即値を内部レジ
スタであるデステネーションレジスタにライトする命令
を図２第２行に設け、第３行で外部レジスタにその即値
を転送するようにしたが、図５のようにそのままＰＯＲ
Ｔで指定されるアドレスの外部レジスタに即値をロード
するようにしてもよい。以下図５のプログラム命令およ
びこのプログラム命令を実行する際の中央処理装置の動
作について説明する。
【００２７】（第１行）：変数ＶＡＲを即値ＮＵＭと比
較する。装置の動作は実施例１と同一なので省略する。
較する。装置の動作は実施例１と同一なので省略する。
【００２８】（第２行）：ゼロフラグ９が１のとき即値
ＩＭＭ１を、０のとき即値ＩＭＭ２をＰＯＲＴで指定さ
れるアドレスの外部レジスタに記憶させる。
ＩＭＭ１を、０のとき即値ＩＭＭ２をＰＯＲＴで指定さ
れるアドレスの外部レジスタに記憶させる。
【００２９】図６は第２行の条件ロード命令に命令コー
ドの一例を示した例図である。２１Ｂは外部レジスタを
指定するメモリアドレスである。その他の符号は図３と
同一である。また、図７は装置がこの条件ロード命令を
実行するための５ステップからなるマイクロ命令の例図
であり、このマイクロ命令はマイクロＲＯＭ１２に記憶
されており、命令キュー１０から出力されるこの条件ロ
ード命令に対応するマイクロ命令がマイクロＲＯＭ１２
から出力され、マイクロ命令デコーダ１４によって装置
を制御する動作は実施例１と同一である。
ドの一例を示した例図である。２１Ｂは外部レジスタを
指定するメモリアドレスである。その他の符号は図３と
同一である。また、図７は装置がこの条件ロード命令を
実行するための５ステップからなるマイクロ命令の例図
であり、このマイクロ命令はマイクロＲＯＭ１２に記憶
されており、命令キュー１０から出力されるこの条件ロ
ード命令に対応するマイクロ命令がマイクロＲＯＭ１２
から出力され、マイクロ命令デコーダ１４によって装置
を制御する動作は実施例１と同一である。
【００３０】まず、第１ステップにおいて、図１の命令
キュー１０からメモリアドレス２１Ｂを第１オペランド
バス５、ＡＬＵ４、デステネーションバス７を介してメ
モリアドレスレジスタ３に転送する。次に第２ステップ
において、（１）第１即値２２を命令キュー１０から第
１オペランドバス５、ＡＬＵ４、デステネーションバス
７を介してメモリデータレジスタ２に転送すること、
（２）ゼロフラグ９が１ならばマイクロ命令の第４ステ
ップのマイクロ命令アドレスを、ゼロフラグ９が０なら
ば第３ステップのマイクロ命令アドレスをマイクロアド
レスカウンタ１３にロードすることを同時に実行するよ
うに装置を制御する。
キュー１０からメモリアドレス２１Ｂを第１オペランド
バス５、ＡＬＵ４、デステネーションバス７を介してメ
モリアドレスレジスタ３に転送する。次に第２ステップ
において、（１）第１即値２２を命令キュー１０から第
１オペランドバス５、ＡＬＵ４、デステネーションバス
７を介してメモリデータレジスタ２に転送すること、
（２）ゼロフラグ９が１ならばマイクロ命令の第４ステ
ップのマイクロ命令アドレスを、ゼロフラグ９が０なら
ば第３ステップのマイクロ命令アドレスをマイクロアド
レスカウンタ１３にロードすることを同時に実行するよ
うに装置を制御する。
【００３１】ゼロフラグ９が０の場合、次の第３ステッ
プのマイクロ命令が実行され、第２即値２３をメモリデ
ータレジスタ２に転送し、第１即値の代わりに書込み、
マイクロアドレスカウンタ１３が第４ステップのマイク
ロＲＯＭアドレスをロードするように装置を制御する。
プのマイクロ命令が実行され、第２即値２３をメモリデ
ータレジスタ２に転送し、第１即値の代わりに書込み、
マイクロアドレスカウンタ１３が第４ステップのマイク
ロＲＯＭアドレスをロードするように装置を制御する。
【００３２】一方、ゼロフラグ９が１の場合、あるいは
第３ステップの実行後は第４ステップのマイクロ命令が
実行され、メモリデータレジスタ２に保持された内容
を、メモリアドレス２１Ｂで指定された外部レジスタ
（あるいはメモリ）に転送する。最後に第５ステップの
マイクロ命令が実行され、命令キュー１０から次の命令
のオペコードをマクロ命令デコーダ１１に取り出し、条
件ロード命令を終了させる。
第３ステップの実行後は第４ステップのマイクロ命令が
実行され、メモリデータレジスタ２に保持された内容
を、メモリアドレス２１Ｂで指定された外部レジスタ
（あるいはメモリ）に転送する。最後に第５ステップの
マイクロ命令が実行され、命令キュー１０から次の命令
のオペコードをマクロ命令デコーダ１１に取り出し、条
件ロード命令を終了させる。
【００３３】このようにして中央処理装置の動作を制御
することにより、条件を満たすが否かにより第１即値、
または第２即値を外部レジスタ、またはメモリに出力す
る処理も本実施例の条件ロード命令で実現できるので、
さらにプログラムサイズを小さくすることができる。実
施例１のように内部レジスタＲ０〜Ｒ３に即値を一時保
持する必要もなくなるので、実行時間もさらに短縮する
ことができる。
することにより、条件を満たすが否かにより第１即値、
または第２即値を外部レジスタ、またはメモリに出力す
る処理も本実施例の条件ロード命令で実現できるので、
さらにプログラムサイズを小さくすることができる。実
施例１のように内部レジスタＲ０〜Ｒ３に即値を一時保
持する必要もなくなるので、実行時間もさらに短縮する
ことができる。
【００３４】
【発明の効果】以上説明したように、この発明の中央処
理装置によると、第２の命令コードに第１の即値と第２
の即値を設け、第１の命令コードにより演算された演算
結果が所定の条件を満たすか否かに応じて上記の第２の
命令コードで指定される記憶手段に上記の第１の即値も
しくは第２の即値を記憶するようにした制御手段を備え
たので、プログラムサイズが小さくなり、必要なＲＯＭ
等のメモリが少なくて済むという効果を奏する。
理装置によると、第２の命令コードに第１の即値と第２
の即値を設け、第１の命令コードにより演算された演算
結果が所定の条件を満たすか否かに応じて上記の第２の
命令コードで指定される記憶手段に上記の第１の即値も
しくは第２の即値を記憶するようにした制御手段を備え
たので、プログラムサイズが小さくなり、必要なＲＯＭ
等のメモリが少なくて済むという効果を奏する。
【図１】 この発明の実施例１に示す中央処理装置の構
成図である。
成図である。
【図２】 実施例１に示すプログラム命令文の例図であ
る。
る。
【図３】 図２の条件ロード命令の命令コードの例図で
ある。
ある。
【図４】 図２の条件ロード命令のマイクロプログラム
の例図である。
の例図である。
【図５】 この発明の実施例２に示す別のプログラム命
令文の例図である。
令文の例図である。
【図６】 図５の条件ロード命令の命令コードの例図で
ある。
ある。
【図７】 図５の条件ロード命令のマイクロプログラム
の例図である。
の例図である。
【図８】 従来技術におけるプログラム命令文の例図で
ある。
ある。
１…レジスタ群、２…メモリデータレジスタ、３…メモ
リアドレスレジスタ、４…演算ユニット（ＡＬＵ）、５
…第１オペランドバス、６…第２オペランドバス、７…
デステネーションバス、８…ゼロ判定器、９…ゼロフラ
グ、１０…命令キュー、１１…マクロ命令デコーダ、１
２…マイクロＲＯＭ、１３…マイクロアドレスカウン
タ、１４…マイクロ命令デコーダ、１５…メモリデータ
バス、１６…メモリアドレスレジスタ
リアドレスレジスタ、４…演算ユニット（ＡＬＵ）、５
…第１オペランドバス、６…第２オペランドバス、７…
デステネーションバス、８…ゼロ判定器、９…ゼロフラ
グ、１０…命令キュー、１１…マクロ命令デコーダ、１
２…マイクロＲＯＭ、１３…マイクロアドレスカウン
タ、１４…マイクロ命令デコーダ、１５…メモリデータ
バス、１６…メモリアドレスレジスタ
Claims (4)
- 【請求項１】 第１の命令コードにより演算を行なう演
算手段、前記演算手段の演算結果が所定の条件を満たす
か否かを判定して検出する検出手段、第２の命令コード
により、前記第２の命令コードにオペランドとして指定
される第２の記憶手段に即値を記憶させる制御手段を備
え、前記第２の命令コードは第１の即値と第２の即値を
有し、前記制御手段は前記検出手段の判定結果に応じて
前記第１の即値または第２の即値を選択して前記第２の
記憶手段に入力するようにしたことを特徴とする中央処
理装置。 - 【請求項２】 第１の命令コードにより演算を行なう演
算手段、前記演算手段の演算結果が所定の条件を満たす
か否かを判定して検出する検出手段、前記検出手段によ
り第１の条件を満たす場合には第１の条件値を、満たさ
ない場合は第２の条件値を記憶する第１の記憶手段、第
２の命令コードにより、前記第２の命令コードにオペラ
ンドとして指定される第２の記憶手段に即値を記憶させ
る制御手段を備え、前記第２の命令コードは第１の即値
と第２の即値を有し、前記制御手段は前記第１の記憶手
段に第１の条件値が記憶された場合は前記第１の即値
を、前記第１の記憶手段に第２の条件値が記憶された場
合は前記第２の即値を前記第２の記憶手段に記憶するよ
うにしたことを特徴とする中央処理装置。 - 【請求項３】 第２の命令コードにオペランドとして指
定される記憶手段はレジスタもしくはメモリであること
を特徴とする請求項１もしくは請求項２に記載の中央処
理装置。 - 【請求項４】 第２の命令コードにオペランドとして指
定される記憶手段は外部に備えられたレジスタもしくは
メモリであることを特徴とする請求項１もしくは請求項
２に記載の中央処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22961894A JP3452989B2 (ja) | 1994-09-26 | 1994-09-26 | 中央処理装置 |
| KR1019950011200A KR100206350B1 (ko) | 1994-09-26 | 1995-05-09 | 중앙처리장치 |
| CN95106091A CN1089921C (zh) | 1994-09-26 | 1995-05-16 | 中央处理装置 |
| US08/483,064 US5774687A (en) | 1994-09-26 | 1995-06-07 | Central processing unit detecting and judging whether operation result executed by ALU in response to a first instruction code meets a predetermined condition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22961894A JP3452989B2 (ja) | 1994-09-26 | 1994-09-26 | 中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895782A true JPH0895782A (ja) | 1996-04-12 |
| JP3452989B2 JP3452989B2 (ja) | 2003-10-06 |
Family
ID=16895016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22961894A Expired - Fee Related JP3452989B2 (ja) | 1994-09-26 | 1994-09-26 | 中央処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5774687A (ja) |
| JP (1) | JP3452989B2 (ja) |
| KR (1) | KR100206350B1 (ja) |
| CN (1) | CN1089921C (ja) |
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|---|---|---|---|---|
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| US6862563B1 (en) | 1998-10-14 | 2005-03-01 | Arc International | Method and apparatus for managing the configuration and functionality of a semiconductor design |
| WO2000070446A2 (en) * | 1999-05-13 | 2000-11-23 | Arc International U.S. Holdings Inc. | Method and apparatus for loose register encoding within a pipelined processor |
| AU2001243463A1 (en) | 2000-03-10 | 2001-09-24 | Arc International Plc | Memory interface and method of interfacing between functional entities |
| US8127113B1 (en) | 2006-12-01 | 2012-02-28 | Synopsys, Inc. | Generating hardware accelerators and processor offloads |
| US9329863B2 (en) * | 2012-03-13 | 2016-05-03 | International Business Machines Corporation | Load register on condition with zero or immediate instruction |
| US9195466B2 (en) * | 2012-05-16 | 2015-11-24 | Qualcomm Incorporated | Fusing conditional write instructions having opposite conditions in instruction processing circuits, and related processor systems, methods, and computer-readable media |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE789583A (fr) * | 1971-10-01 | 1973-02-01 | Sanders Associates Inc | Appareil de controle de programme pour machine de traitement del'information |
| US4413323A (en) * | 1980-08-05 | 1983-11-01 | Sundstrand Data Control, Inc. | Digital symbol generator with symbol error checking |
| US5193167A (en) * | 1990-06-29 | 1993-03-09 | Digital Equipment Corporation | Ensuring data integrity by locked-load and conditional-store operations in a multiprocessor system |
| CA2045773A1 (en) * | 1990-06-29 | 1991-12-30 | Compaq Computer Corporation | Byte-compare operation for high-performance processor |
| CA2045705A1 (en) * | 1990-06-29 | 1991-12-30 | Richard Lee Sites | In-register data manipulation in reduced instruction set processor |
| JPH04172533A (ja) * | 1990-11-07 | 1992-06-19 | Toshiba Corp | 電子計算機 |
| US5537560A (en) * | 1994-03-01 | 1996-07-16 | Intel Corporation | Method and apparatus for conditionally generating a microinstruction that selects one of two values based upon control states of a microprocessor |
-
1994
- 1994-09-26 JP JP22961894A patent/JP3452989B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-09 KR KR1019950011200A patent/KR100206350B1/ko not_active Expired - Fee Related
- 1995-05-16 CN CN95106091A patent/CN1089921C/zh not_active Expired - Fee Related
- 1995-06-07 US US08/483,064 patent/US5774687A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960011669A (ko) | 1996-04-20 |
| CN1089921C (zh) | 2002-08-28 |
| KR100206350B1 (ko) | 1999-07-01 |
| US5774687A (en) | 1998-06-30 |
| CN1148206A (zh) | 1997-04-23 |
| JP3452989B2 (ja) | 2003-10-06 |
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|---|---|---|---|
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