JPH0895851A - メモリ拡張可能な電子機器 - Google Patents

Abstract

(57)【要約】 【目的】 拡張メモリエリアの途中に空き番地が発生し
ても、簡単な切換操作によって実装されたＩＣメモリに
よる拡張メモリエリアの番地を連続させる。 【構成】 拡張メモリボード１５のＣＳ１信号入力端２
１をＩＣメモリ装着部２７ａに接続し、ＣＳ２信号入力
端２２を信号切換部２８ａにより選択的にＩＣメモリ装
着部２７ｂと信号出力端２５に接続し、ＣＳ３信号入力
端２３を信号切換部２８ｂにより選択的に信号出力端２
５，２６に接続し、ＣＳ４信号入力端２４を信号切換部
２８ｃにより選択的に信号出力端２６に接続する。また
第１の拡張スロット１６の信号入力端３５と第２の拡張
スロット１７の信号出力端４１とを接続し、第１の拡張
スロット１６の信号入力端３６と第２の拡張スロット１
７の信号出力端４２とを接続する。ＣＰＵ１１からのＣ
Ｓ１〜ＣＳ４信号は第１の拡張スロット１６に与える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ，ＰＯＳ（販売時点情報管理）端末等のメモリ拡張可
能な電子機器に関する。

【０００２】

【従来の技術】一般に、メモリ拡張可能な電子機器は、
拡張メモリボードを取付けるための拡張スロットを有し
ている。例えば、０．５ＭＢ（メガビット）の単位で最
大２ＭＢまでメモリの拡張が可能な電子機器は、拡張ス
ロットとして、第１の拡張スロットと第２の拡張スロッ
トの２つが用意されている。そして、これらの拡張スロ
ットに、図１０（ａ）に示すように一対のメモリ装着部
１ａ，１ｂの一方に０．５ＭＢのＩＣメモリ２を実装し
てなる記憶容量０．５ＭＢの拡張メモリボード３ａと、
図１０（ｂ）に示すように一対のメモリ装着部１ａ，１
ｂの両方に０．５ＭＢのＩＣメモリ２を実装してなる記
憶容量１ＭＢの拡張メモリボード３ｂとを選択的に取付
けることによって、所望の記憶容量のメモリ拡張を可能
ならしめている。

【０００３】なお、図１０において符号４は拡張スロッ
トとのコネクタ部、ＣＳはチップセレクト信号の信号線
を示す。

【０００４】この種の電子機器の要部回路図を図１１に
示す。すなわち、機器本体の主制御部を構成するＣＰＵ
（中央処理装置）５と第１の拡張スロット６との間に
は、第１及び第２のチップセレクト信号ＣＳ１，ＣＳ２
の信号線が配線され、上記ＣＰＵ５と第２の拡張スロッ
ト７との間には第３及び第４のチップセレクト信号ＣＳ
３，ＣＳ４の信号線が配線されている。なお、ＣＰＵ５
と各拡張スロット６，７との間には、図示しないがその
他にアドレスバス及びデータバスのバスラインや、リー
ド・アクセス信号及びライト・アクセス信号の信号線等
も配線されている。

【０００５】因みに、第１のチップセレクト信号ＣＳ１
は第１の拡張スロット６に取付けられた拡張メモリボー
ド３（３ａまたは３ｂ）の一方のメモリ装着部１ａに実
装されるＩＣメモリ２を選択する信号であり、第２のチ
ップセレクト信号ＣＳ２は同拡張メモリボード３の他方
のメモリ装着部１ｂに実装されるＩＣメモリ２を選択す
る信号である。また、第３のチップセレクト信号ＣＳ３
は第２の拡張スロット７に取付けられた拡張メモリボー
ド３の一方のメモリ装着部１ａに実装されるＩＣメモリ
２を選択する信号であり、第４のチップセレクト信号Ｃ
Ｓ４は同拡張メモリボード３の他方のメモリ装着部１ｂ
に実装されるＩＣメモリ２を選択する信号である。

【０００６】ここで、当該電子機器のメモリマップの一
例を図１２に示す。図示するように当該電子機器におい
ては、［００００００］H 番地から［９ＦＦＦＦＦ］H
番地までを電子機器の内部に予め搭載されているＲＯＭ
（リード・オンリ・メモリ）とＲＡＭ（ランダム・アク
セス・メモリ）のエリアとし、［Ａ０００００］H 番地
から［Ａ７ＦＦＦＦ］H 番地までを第１のチップセレク
ト信号ＣＳ１に対応するＩＣメモリ２の拡張メモリエリ
アとし、［Ａ８００００］H 番地から［ＡＦＦＦＦＦ］
H 番地までを第２のチップセレクト信号ＣＳ２に対応す
るＩＣメモリ２の拡張メモリエリアとし、［Ｂ００００
０］H 番地から［Ｂ７ＦＦＦＦ］H 番地までを第３のチ
ップセレクト信号ＣＳ３に対応するＩＣメモリ２の拡張
メモリエリアとし、［Ｂ８００００］H 番地から［ＢＦ
ＦＦＦＦ］H 番地までを第４のチップセレクト信号ＣＳ
４に対応するＩＣメモリ２の拡張メモリエリアとする。

【０００７】この場合、ＣＰＵ５は、［Ａ０００００］
H 番地から［Ａ７ＦＦＦＦ］H 番地までの拡張メモリエ
リアをアクセスする処理が発生すると第１のチップセレ
クト信号ＣＳ１を送出し、［Ａ８００００］H 番地から
［ＡＦＦＦＦＦ］H 番地までの拡張メモリエリアをアク
セスする処理が発生すると第２のチップセレクト信号Ｃ
Ｓ２を送出し、［Ｂ０００００］H 番地から［Ｂ７ＦＦ
ＦＦ］H 番地までの拡張メモリエリアをアクセスする処
理が発生すると第３のチップセレクト信号ＣＳ３を送出
し、［Ｂ８００００］H 番地から［ＢＦＦＦＦＦ］H 番
地までの拡張メモリエリアをアクセスする処理が発生す
ると第４のチップセレクト信号ＣＳ４を送出するように
プログラム構成されている。

【０００８】

【発明が解決しようとする課題】ところで、上記の如く
構成されたメモリ拡張可能な電子機器において、例えば
１．５ＭＢのメモリ拡張を図る場合には、０．５ＭＢの
拡張メモリボード３ａと１ＭＢの拡張メモリボード３ｂ
とをそれぞれ第１及び第２の拡張スロット６，７に増設
すればよい。

【０００９】ただし、第１の拡張スロット６に０．５Ｍ
Ｂの拡張メモリボード３ａを取付け、第２の拡張スロッ
ト７に１ＭＢの拡張メモリボード３ｂを取付けると、第
２のチップセレクト信号ＣＳ２に対応するＩＣメモリ２
が実装されていないので、全拡張メモリエリアのうち
［Ａ８００００］H 番地から［ＡＦＦＦＦＦ］H 番地ま
でが空き番地となる。

【００１０】また、例えば１ＭＢのメモリ拡張を図る場
合において０．５ＭＢの拡張メモリボード３ａを２枚使
用する場合にも、同様に第２のチップセレクト信号ＣＳ
２に対応するＩＣメモリ２が実装されていないので、
［Ａ８００００］H 番地から［ＡＦＦＦＦＦ］H 番地ま
でが空き番地となる。

【００１１】このように、メモリエリアの途中に空き番
地が発生した場合には、この空き番地のメモリエリアを
アクセスする処理が発生する毎にＩＣメモリ２が実装さ
れている番地にスキップさせる処理が必要となる。

【００１２】そこで、従来のこの種の電子機器において
は、空き番地のメモリエリアをアクセスする処理が発生
する毎にＩＣメモリ２が実装されている番地にスキップ
させる処理をＣＰＵ５が自動的に行えるようにプログラ
ムが設計されていた。このためプログラムが複雑になっ
ていた上、処理速度も低下していた。

【００１３】そこで本発明は、第１の拡張スロットに装
着された拡張メモリボートの全メモリ装着部のうちの少
なくとも１つにＩＣメモリが実装されておらず、全拡張
メモリエリアの途中に空き番地が発生する場合には、チ
ップセレクト信号の簡単な切換操作によって第１及び第
２の拡張スロットに装着された拡張メモリボードに実装
されたＩＣメモリに対応する拡張メモリエリアの番地を
連続させることができ、プログラムの簡素化及び処理速
度の高速化を図り得るメモリ拡張可能な電子機器を提供
しようとするものである。

【００１４】

【課題を解決するための手段】本発明は、ＩＣメモリを
着脱自在に実装するｎ個（ｎ≧２）のＩＣメモリ装着部
と拡張スロットとのコネクタ部とを有する拡張メモリボ
ードと、拡張メモリボードのコネクタ部が着脱自在に取
付けられる第１及び第２の拡張スロットと、第１の拡張
スロットに取付けられる拡張メモリボードのｎ個のＩＣ
メモリ装着部にそれぞれ実装される各ＩＣメモリにそれ
ぞれ対応する第１乃至第ｎのチップセレクト信号と第２
の拡張スロットに取付けられる拡張メモリボードのｎ個
のＩＣメモリ装着部にそれぞれ実装される各ＩＣメモリ
にそれぞれ対応する第ｎ＋１乃至第２ｎのチップセレク
ト信号とを択一的に送出し、その送出したチップセレク
ト信号に対応するＩＣメモリに対してアクセスを行う中
央処理手段とを有するメモリ拡張可能な電子機器におい
て、拡張メモリボードは、コネクタ部に、第１乃至第ｎ
のチップセレクト信号がそれぞれ入力される第１乃至第
ｎのチップセレクト信号入力端子と、第ｎ＋１乃至第２
ｎのチップセレクト信号がそれぞれ入力される第ｎ＋１
乃至第２ｎのチップセレクト信号入力端子と、第１乃至
第ｎの信号出力端子とを設け、第１乃至第ｎのチップセ
レクト信号入力端子と各ＩＣメモリ装着部とをそれぞれ
１対１で接続するとともに、第２乃至第ｎのチップセレ
クト信号入力端子と第１乃至第ｎ−１の信号出力端子と
を第１の信号切換部により信号の順序を変えることなく
接続可能とし、かつ第ｎ＋１乃至第２ｎのチップセレク
ト信号入力端子と第１乃至第ｎの信号出力端子とをそれ
ぞれ１対１で接続するとともに、第ｎ＋１乃至第２ｎ−
１のチップセレクト信号入力端子と第２乃至第ｎの信号
出力端子とを第２の信号切換部により信号の順序を変え
ることなく接続可能とし、第１の拡張スロットは、拡張
メモリボードの第１乃至第ｎのチップセレクト信号入力
端子に対向して中央処理手段より送出される第１乃至第
ｎのチップセレクト信号の出力端子を設けるとともに、
第ｎ＋１乃至第２ｎのチップセレクト信号入力端子に対
向して中央処理手段より送出される第ｎ＋１乃至第２ｎ
のチップセレクト信号の出力端子を設け、かつ第１乃至
第ｎの信号出力端子に対向して第１乃至第ｎの信号入力
端子を設け、第２の拡張スロットは、拡張メモリボード
の第１乃至第ｎのチップセレクト信号入力端子に対向し
て第１乃至第ｎの信号出力端子を設け、第１の拡張スロ
ットにおける第１乃至第ｎの信号入力端子を第２の拡張
スロットにおける第１乃至第ｎの信号出力端子にそれぞ
れ１対１で接続したものである。

【００１５】

【作用】このように構成された本発明であれば、第１の
拡張スロットに取り付けられる拡張メモリボードのＩＣ
メモリ実装状況に応じて第１及び第２の信号切換手段を
切換操作することにより、第１の拡張スロットに取り付
けられる拡張メモリボードのＩＣメモリ実装数に第２の
拡張スロットに取り付けられる拡張メモリボードのＩＣ
メモリ実装数を加算した数がＡであるとき、第１乃至第
Ａのチップセレクト信号によって両拡張メモリボードに
実装されたＡ個のＩＣメモリを択一的にアクセスするこ
とができる。

【００１６】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。なお、第１の実施例ではＩＣメモリ２９を着
脱自在に実装する２個のＩＣメモリ装着部２７ａ，２７
ｂと拡張スロットとのコネクタ部２０とを有する拡張メ
モリボード１５と、この拡張メモリボード１５のコネク
タ部２０が着脱自在に取付けられる第１及び第２の拡張
スロット１６，１７と、第１の拡張スロット１６に取付
けられる拡張メモリボードの２個のＩＣメモリ装着部２
７ａ，２７ｂにそれぞれ実装される各ＩＣメモリ２９に
それぞれ対応する第１乃至第２のチップセレクト信号Ｃ
Ｓ１，ＣＳ２と、第２の拡張スロット１７に取付けられ
る拡張メモリボードの２個のＩＣメモリ装着部２７ａ，
２７ｂにそれぞれ実装される各ＩＣメモリ２９にそれぞ
れ対応する第３乃至第４のチップセレクト信号ＣＳ３，
ＣＳ４とを択一的に送出し、その送出したチップセレク
ト信号ＣＳ１〜ＣＳ４に対応するＩＣメモリ２９に対し
てアクセスを行う中央処理手段とを有するメモリ拡張可
能な電子機器に本発明を適用した場合について述べる。

【００１７】図１は係る電子機器の概略構成を示すブロ
ック図である。この電子機器は、中央処理手段を構成す
るＣＰＵ１１、このＣＰＵ１１を制御するためのプログ
ラムデータ等の固定的データが予め格納された内部ＲＯ
Ｍ１２、前記ＣＰＵ１１のデータ処理により書き込まれ
る可変的データを記憶するための各種メモリエリアが形
成される内部ＲＡＭ１３、キーボード，表示装置，プリ
ンタ等の周辺機器１４ａが接続される周辺機器インタフ
ェース１４等の他、それぞれ拡張メモリボード１５のコ
ネクタ部が着脱自在に取付けられる第１及び第２の拡張
スロット１６，１７を搭載している。

【００１８】そして、ＣＰＵ１１と、内部ＲＯＭ１２，
内部ＲＡＭ１３，周辺機器インタフェース１４及び第
１，第２の拡張スロット１６，１７とは、アドレスバス
１８Ａ，データバス１８Ｄ及び各種の制御信号線１９に
よってそれぞれ接続されている。

【００１９】図２は前記拡張メモリボード１５の概略回
路図であって、同図（ａ）は０．５ＭＢの拡張メモリボ
ード１５ａ、同図（ｂ）は１ＭＢの拡張メモリボード１
５ｂである。

【００２０】これらの拡張メモリボード１５ａ，１５ｂ
は、いずれも拡張スロットとのコネクタ部２０に、第１
乃至第４のチップセレクト信号ＣＳ１〜ＣＳ４の各入力
端子２１，２２，２３，２４と、第１及び第２の信号出
力端子２５，２６とを設けている。

【００２１】そして、第１のチップセレクト信号ＣＳ１
の入力端子２１を一方のＩＣメモリ装着部２７ａに接続
している。また、第２のチップセレクト信号ＣＳ２の入
力端子２２を第１のショートピンｐ１を介して他方のＩ
Ｃメモリ装着部２７ｂに接続するとともに、第２のショ
ートピンｐ２を介して第１の信号出力端子２５に接続し
ている。ここに、第１のショートピンｐ１と第２のショ
ートピンｐ２とは第１の信号切換部２８ａを構成する。

【００２２】また、第３のチップセレクト信号ＣＳ３の
入力端子２３を第３のショートピンｐ３を介して第１の
信号出力端子２５に接続するとともに、第４のショート
ピンｐ４を介して第２の信号出力端子２６に接続してい
る。ここに、第３のショートピンｐ３と第４のショート
ピンｐ４とは第２の信号切換部２８ｂを構成する。

【００２３】さらに、第４のチップセレクト信号ＣＳ４
の入力端子２４を第５のショートピンｐ５を介して第２
の信号出力端子２６に接続している。ここに、第５のシ
ョートピンｐ５は第３の信号切換部２８ｃを構成する。

【００２４】なお、第１の信号切換部２８ａは第１の信
号切換手段として機能し、第２の信号切換部２８ｂ及び
第３の信号切換部２８ｃは第２の信号切換手段として機
能する。

【００２５】そして、図２（ａ）に示すように一方のメ
モリ装着部２７ａのみに０．５ＭＢのＩＣメモリ２９を
実装することにより記憶容量０．５ＭＢの拡張メモリボ
ード１５ａが形成され、同図（ｂ）に示すように両方の
メモリ装着部２７ａ，２７ｂに０．５ＭＢのＩＣメモリ
２９をそれぞれ実装することにより記憶容量１ＭＢの拡
張メモリボード１５ｂが形成される。

【００２６】図３は要部回路図であって、ＣＰＵ１１と
第１の拡張スロット１６との間には、第１乃至第４のチ
ップセレクト信号ＣＳ１〜ＣＳ４の各信号線が接続され
ている。

【００２７】また、第１の拡張スロット１６は、拡張メ
モリボード１５のコネクタ部２０が着脱自在に取付けら
れる差込み口に、拡張メモリボード１５の第１乃至第４
のチップセレクト信号入力端子２１〜２４に対向して前
記ＣＰＵ１１より送出される第１乃至第４のチップセレ
クト信号ＣＳ１〜ＣＳ４の出力端子３１，３２，３３，
３４を設けるとともに、第１及び第２の信号出力端子２
５，２６に対向して第１及び第２の信号入力端子３５，
３６を設けている。

【００２８】他方、第２の拡張スロット１７も、拡張メ
モリボード１５のコネクタ部２０が着脱自在に取付けら
れる差込み口に、拡張メモリボード１５の第１乃至第４
のチップセレクト信号入力端子２１〜２４に対向して第
１乃至第４の信号出力端子４１，４２，４３，４４を設
けるとともに、第１及び第２の信号出力端子２５．２６
に対向して第１及び第２の信号入力端子４５，４６を設
けている。

【００２９】そして、第１の拡張スロット１６における
第１の信号入力端子３５と第２の拡張スロット１７にお
ける第１の信号出力端子４１とを信号線５１によって接
続し、かつ第１の拡張スロット１６における第２の信号
入力端子３６と第２の拡張スロット１７における第２の
信号出力端子４２とを信号線５２によって接続してい
る。

【００３０】なお、第２の拡張スロット１７は、拡張メ
モリボード１５の第１及び第２のチップセレクト信号入
力端子２１，２２に対向して第１及び第２の信号出力端
子４１，４２を設けたものであればよい。

【００３１】しかして、該電子機器は、図１２に示すよ
うに［００００００］H 番地から［９ＦＦＦＦＦ］H 番
地までを内部ＲＯＭ２と内部ＲＡＭ３のエリアとし、
［Ａ０００００］H 番地から［Ａ７ＦＦＦＦ］H 番地ま
でを第１のチップセレクト信号ＣＳ１に対応するＩＣメ
モリ２９の拡張メモリエリアとし、［Ａ８００００］H
番地から［ＡＦＦＦＦＦ］H 番地までを第２のチップセ
レクト信号ＣＳ２に対応するＩＣメモリ２９の拡張メモ
リエリアとし、［Ｂ０００００］H 番地から［Ｂ７ＦＦ
ＦＦ］H 番地までを第３のチップセレクト信号ＣＳ３に
対応するＩＣメモリ２９の拡張メモリエリアとし、［Ｂ
８００００］H 番地から［ＢＦＦＦＦＦ］H 番地までを
第４のチップセレクト信号ＣＳ４に対応するＩＣメモリ
２９の拡張メモリエリアとしている。

【００３２】このように構成された第１の実施例におい
ては、先ず、０．５ＭＢのメモリ拡張を図る場合には、
図２（ａ）に示す記憶容量０．５ＭＢの拡張メモリボー
ド１５ａを第１の拡張スロット１６に取付ければよい。
このとき、各ショートピンｐ１〜ｐ５は全て開放する。

【００３３】こうすることにより、第１のチップセレク
ト信号ＣＳ１により拡張メモリボード１５ａの一方のメ
モリ装着部２７ａに実装されたＩＣメモリ２９が選択さ
れるので、該ＩＣメモリ２９には拡張メモリエリアの
［Ａ０００００］H 番地から［Ａ７ＦＦＦＦ］H 番地が
割当てられることになる。

【００３４】次に、１ＭＢのメモリ拡張を図る場合に
は、図２（ｂ）に示す記憶容量１ＭＢの拡張メモリボー
ド１５ｂを第１の拡張スロット１６に取付ければよい。
このとき、各ショートピンｐ１〜ｐ５は、ｐ１を閉塞
し、ｐ２〜ｐ４を開放する。

【００３５】こうすることにより、第１のチップセレク
ト信号ＣＳ１により拡張メモリボード１５ｂの一方のメ
モリ装着部２７ａに実装されたＩＣメモリ２９が選択さ
れるので、該ＩＣメモリ２９には拡張メモリエリアの
［Ａ０００００］H 番地から［Ａ７ＦＦＦＦ］H 番地が
割当てられる。また、第２のチップセレクト信号ＣＳ２
により拡張メモリボード１５ｂの他方のメモリ装着部２
７ｂに実装されたＩＣメモリ２９が選択されるので、該
ＩＣメモリ２９には拡張メモリエリアの［Ａ８０００
０］H 番地から［ＡＦＦＦＦＦ］H 番地が割当てられ
る。

【００３６】その結果、第１の拡張スロット１６に装着
された拡張メモリボード１５ｂに実装された２個のＩＣ
メモリ２９に対応する拡張メモリエリアの番地は［Ａ０
００００］H 番地から［ＡＦＦＦＦＦ］H 番地となり、
連続する。

【００３７】また、図４に示すように、２枚の記憶容量
０．５ＭＢの拡張メモリボード１５ａをそれぞれ第１の
拡張スロット１６と第２の拡張スロット１７に取付ける
ことによって、１ＭＢのメモリ拡張を図ることもでき
る。このとき、第１のスロット１６に取付けられた拡張
メモリボード１５ａの各ショートピンｐ１〜ｐ５は、ｐ
２を閉塞し、ｐ１，ｐ３，ｐ４，ｐ５を開放する。ま
た、第２のスロット１７に取付けられた拡張メモリボー
ド１５ａの各ショートピンｐ１〜ｐ５は全て開放する。

【００３８】こうすることにより、第１のチップセレク
ト信号ＣＳ１により第１の拡張スロット１６に取付けら
れた拡張メモリボード１５ａの一方のメモリ装着部２７
ａに実装されたＩＣメモリ２９が選択されるので、該Ｉ
Ｃメモリ２９には拡張メモリエリアの［Ａ０００００］
H 番地から［Ａ７ＦＦＦＦ］H 番地が割当てられる。ま
た、第２のチップセレクト信号ＣＳ２により第２の拡張
スロット１７に取付けられた拡張メモリボード１５ａの
一方のメモリ装着部２７ａに実装されたＩＣメモリ２９
が選択されるので、該ＩＣメモリ２９には拡張メモリエ
リアの［Ａ８００００］H 番地から［ＡＦＦＦＦＦ］H
番地が割当てられる。

【００３９】その結果、第１の拡張スロット１６に装着
された拡張メモリボード１５ａと第２の拡張スロット１
７に装着された拡張メモリボード１５ａとにそれぞれ１
個ずつ実装されたＩＣメモリ２９に対応する拡張メモリ
エリアの番地は［Ａ０００００］H 番地から［ＡＦＦＦ
ＦＦ］H 番地となり、連続する。

【００４０】次に、１．５ＭＢのメモリ拡張を図る場合
には、図５に示すように記憶容量０．５Ｍの拡張メモリ
ボード１５ａを第１のスロット１６に取付け、記憶容量
１Ｍの拡張メモリボード１５ｂを第２のスロット１７に
取付ければよい。このとき、第１のスロット１６に取付
けられた拡張メモリボード１５ａの各ショートピンｐ１
〜ｐ５は、ｐ２，ｐ４を閉塞し、ｐ１，ｐ３，ｐ５を開
放する。また、第２のスロット１７に取付けられた拡張
メモリボード１５ｂの各ショートピンｐ１〜ｐ５は、ｐ
１を閉塞し、ｐ２〜ｐ５を開放する。

【００４１】こうすることにより、第１のチップセレク
ト信号ＣＳ１により第１の拡張スロット１６に取付けら
れた拡張メモリボード１５ａの一方のメモリ装着部２７
ａに実装されたＩＣメモリ２９が選択されるので、該Ｉ
Ｃメモリ２９には拡張メモリエリアの［Ａ０００００］
H 番地から［Ａ７ＦＦＦＦ］H 番地が割当てられる。ま
た、第２のチップセレクト信号ＣＳ２により第２の拡張
スロット１７に取付けられた拡張メモリボード１５ｂの
一方のメモリ装着部２７ａに実装されたＩＣメモリ２９
が選択されるので、該ＩＣメモリ２９には拡張メモリエ
リアの［Ａ８００００］H 番地から［ＡＦＦＦＦＦ］H
番地が割当てられる。さらに、第３のチップセレクト信
号ＣＳ３により第２の拡張スロット１７に取付けられた
拡張メモリボード１５ｂの他方のメモリ装着部２７ｂに
実装されたＩＣメモリ２９が選択されるので、該ＩＣメ
モリ２９には拡張メモリエリアの［Ｂ０００００］H 番
地から［Ｂ７ＦＦＦＦ］H 番地が割当てられる。

【００４２】その結果、第１の拡張スロット１６に装着
された拡張メモリボード１５ａに実装された１個のＩＣ
メモリ２９と、第２の拡張スロット１７に装着された拡
張メモリボード１５ｂに実装された２個のＩＣメモリ２
９の計３個のＩＣメモリ２９に対応する拡張メモリエリ
アの番地は［Ａ０００００］H 番地から［Ｂ７ＦＦＦ
Ｆ］H 番地となり、連続する。

【００４３】また、記憶容量１ＭＢの拡張メモリボード
１５ｂを第１の拡張スロット１６に取付け、記憶容量
０．５ＭＢの拡張メモリボード１５ａを第２の拡張スロ
ット１７に取付けることによって、１ＭＢのメモリ拡張
を図ることもできる。このとき、第１のスロット１６に
取付けられた拡張メモリボード１５ｂの各ショートピン
ｐ１〜ｐ５は、ｐ１，ｐ３を閉塞し、ｐ２，ｐ４，ｐ５
を開放する。また、第２のスロット１７に取付けられた
拡張メモリボード１５ａの各ショートピンｐ１〜ｐ５は
全て開放する。

【００４４】こうすることにより、第１のチップセレク
ト信号ＣＳ１により第１の拡張スロット１６に取付けら
れた拡張メモリボード１５ｂの一方のメモリ装着部２７
ａに実装されたＩＣメモリ２９が選択されるので、該Ｉ
Ｃメモリ２９には拡張メモリエリアの［Ａ０００００］
H 番地から［Ａ７ＦＦＦＦ］H 番地が割当てられる。ま
た、第２のチップセレクト信号ＣＳ２により第１の拡張
スロット１６に取付けられた拡張メモリボード１５ｂの
他方のメモリ装着部２７ｂに実装されたＩＣメモリ２９
が選択されるので、該ＩＣメモリ２９には拡張メモリエ
リアの［Ａ８００００］H 番地から［ＡＦＦＦＦＦ］H
番地が割当てられる。さらに、第３のチップセレクト信
号ＣＳ３により第２の拡張スロット１７に取付けられた
拡張メモリボード１５ａの一方のメモリ装着部２７ａに
実装されたＩＣメモリ２９が選択されるので、該ＩＣメ
モリ２９には拡張メモリエリアの［Ｂ０００００］H 番
地から［Ｂ７ＦＦＦＦ］H 番地が割当てられる。

【００４５】その結果、第１の拡張スロット１６に装着
された拡張メモリボード１５ｂに実装された２個のＩＣ
メモリ２９と、第２の拡張スロット１７に装着された拡
張メモリボード１５ａに実装された１個のＩＣメモリ２
９の計３個のＩＣメモリ２９に対応する拡張メモリエリ
アの番地は［Ａ０００００］H 番地から［Ｂ７ＦＦＦ
Ｆ］H 番地となり、連続する。

【００４６】次に、２ＭＢのメモリ拡張を図る場合に
は、図６に示すように２枚の記憶容量１Ｍの拡張メモリ
ボード１５ｂをそれぞれ第１のスロット１６と第２のス
ロット１７に取付ければよい。このとき、第１のスロッ
ト１６に取付けられた拡張メモリボード１５ｂの各ショ
ートピンｐ１〜ｐ５は、ｐ１，ｐ３，ｐ５を閉塞し、ｐ
２，ｐ４を開放する。また、第２のスロット１７に取付
けられた拡張メモリボード１５ｂの各ショートピンｐ１
〜ｐ５は、ｐ１を閉塞し、ｐ２〜ｐ５を開放する。

【００４７】こうすることにより、第１のチップセレク
ト信号ＣＳ１により第１の拡張スロット１６に取付けら
れた拡張メモリボード１５ｂの一方のメモリ装着部２７
ａに実装されたＩＣメモリ２９が選択されるので、該Ｉ
Ｃメモリ２９には拡張メモリエリアの［Ａ０００００］
H 番地から［Ａ７ＦＦＦＦ］H 番地が割当てられる。ま
た、第２のチップセレクト信号ＣＳ２により第１の拡張
スロット１６に取付けられた拡張メモリボード１５ｂの
他方のメモリ装着部２７ｂに実装されたＩＣメモリ２９
が選択されるので、該ＩＣメモリ２９には拡張メモリエ
リアの［Ａ８００００］H 番地から［ＡＦＦＦＦＦ］H
番地が割当てられる。さらに、第３のチップセレクト信
号ＣＳ３により第２の拡張スロット１７に取付けられた
拡張メモリボード１５ｂの一方のメモリ装着部２７ａに
実装されたＩＣメモリ２９が選択されるので、該ＩＣメ
モリ２９には拡張メモリエリアの［Ｂ０００００］H 番
地から［Ｂ７ＦＦＦＦ］H 番地が割当てられる。さら
に、第４のチップセレクト信号ＣＳ４により第２の拡張
スロット１７に取付けられた拡張メモリボード１５ｂの
他方のメモリ装着部２７ｂに実装されたＩＣメモリ２９
が選択されるので、該ＩＣメモリ２９には拡張メモリエ
リアの［Ｂ８００００］H 番地から［ＢＦＦＦＦＦ］H
番地が割当てられる。

【００４８】その結果、第１の拡張スロット１６に装着
された拡張メモリボード１５ｂと第２の拡張スロット１
７に装着された拡張メモリボード１５ｂとにそれぞれ２
個ずつ実装されたＩＣメモリ２９に対応する拡張メモリ
エリアの番地は［Ａ０００００］H 番地から［ＢＦＦＦ
ＦＦ］H 番地となり、連続する。

【００４９】このように第１の実施例によれば、メモリ
の拡張を図るために、第１の拡張スロット１６及び第２
の拡張スロット１７に拡張メモリボード１５を選択的に
取付ける際に、拡張メモリボード１５のＩＣメモリ実装
状況により全拡張メモリエリアの途中に空き番地が発生
するような場合でも、拡張メモリボード１５に設けられ
た各ショートピンｐ１〜ｐ５の閉塞，開放を適宜切り換
えるだけの簡単な操作によって、第１及び第２の拡張ス
ロット１６，１７に装着された拡張メモリボード１５に
実装されたＩＣメモリ２９に対応する拡張メモリエリア
の番地を連続させることができる。

【００５０】従って、空き番地のメモリエリアをアクセ
スする処理が発生する毎にＩＣメモリ２９が実装されて
いる番地にスキップさせる処理を行うプログラムが不要
になるので、プログラムの簡素化及び処理速度の高速化
を図り得る。

【００５１】また、異なる記憶容量の拡張メモリボード
１５ａ，１５ｂを各拡張スロット１６，１７に共通して
使用可能となるので取付けミスもなくなる上、拡張メモ
リボードを各拡張スロット専用に作成する必要もなく、
プログラムも簡素化されるので、コストを低減できる。

【００５２】なお、本発明は前記第１の実施例に限定さ
れるものではない。例えば前記第１の実施例では第１乃
至第３の信号切換部２８ａ〜２８ｃをショートピンｐ１
〜ｐ５によって構成したが、これに限定されるものでは
なく、簡単な操作で信号線の接続先を切換えられるスイ
ッチ等であればよい。

【００５３】また、前記第１の実施例では拡張メモリボ
ード１５に実装されるＩＣメモリ２９の記憶容量を０．
５ＭＢとし、０．５ＭＢの単位で最大２ＭＢまでメモリ
の拡張が可能な電子機器を示したが、例えば、１ＭＢの
ＩＣメモリを拡張メモリボード１５に実装することによ
って、１ＭＢの単位で最大４ＭＢまでメモリの拡張が可
能な電子機器を提供することも可能である。

【００５４】ところで、前記第１の実施例では２個のＩ
Ｃメモリ装着部２７ａ，２７ｂを有する拡張メモリボー
ド１５を用いた場合を示したが、３個以上のＩＣメモリ
装着部を有する拡張メモリボードにも本発明を適用する
ことができる。

【００５５】そこで、次に、ＩＣメモリ２９を着脱自在
に実装するｎ個（ｎ≧３）以上のメモリ装着部Ｍ１，Ｍ
２，Ｍ３，Ｍ４，…Ｍｎを有するとともに拡張スロット
とのコネクタ部６１を有する拡張メモリボード６０と、
この拡張メモリボード６０のコネクタ部６１が着脱自在
に取付けられる第１及び第２の拡張スロット７１，７２
と、第１の拡張スロット７１に取付けられる拡張メモリ
ボードのｎ個のＩＣメモリ装着部Ｍ１〜Ｍｎにそれぞれ
実装される各ＩＣメモリ２９にそれぞれ対応する第１乃
至第ｎのチップセレクト信号ＣＳ１〜ＣＳｎと、第２の
拡張スロット７２に取付けられる拡張メモリボードのｎ
個のＩＣメモリ装着部Ｍ１〜Ｍｎにそれぞれ実装される
各ＩＣメモリ２９にそれぞれ対応する第ｎ＋１乃至第２
ｎのチップセレクト信号ＣＳn+1 〜ＣＳ2nとを択一的に
送出し、その送出したチップセレクト信号ＣＳ１〜ＣＳ
２ｎに対応するＩＣメモリ２９に対してアクセスを行う
中央処理手段とを有するメモリ拡張可能な電子機器に本
発明を適用した第２の実施例について述べる。

【００５６】なお、この第２の実施例における電子機器
の概略構成は、図７に示す如く、第１及び第２の拡張ス
ロット１６，１７に代えて第１及び第２の拡張スロット
７１，７２を搭載している点を除けば前記第１の実施例
と同様であるので、図１と同一部分に同一符号を付し、
その説明を省略する。

【００５７】図８は前記拡張メモリボード６０の概略回
路図である。この拡張メモリボード６０は、拡張スロッ
トとのコネクタ部６１に、第１乃至第ｎのチップセレク
ト信号ＣＳ１〜ＣＳｎの各入力端子ｅ１〜ｅｎと、第ｎ
＋１乃至第２ｎのチップセレクト信号ＣＳn+1 〜ＣＳ2n
の各入力端子ｆ１〜ｆｎと、第１乃至第ｎの信号出力端
子ｇ１〜ｇｎとを設けている。

【００５８】そして、第１のチップセレクト信号ＣＳ１
の入力端子ｅ１は該拡張メモリボード６０上の第１のメ
モリ装着部Ｍ１に直接接続されている。

【００５９】第２のチップセレクト信号ＣＳ２の入力端
子ｅ２は第１の信号切換部ｑ１の共通端子［ｃ］−０番
端子［０］を介して該拡張メモリボード６０上の第２の
メモリ装着部Ｍ２に接続されるとともに、同信号切換部
ｑ１の共通端子［ｃ］−１番端子［１］を介して第１の
信号出力端子ｇ１に接続されている。

【００６０】第３のチップセレクト信号ＣＳ３の入力端
子ｅ３は第２の信号切換部ｑ２の共通端子［ｃ］−０番
端子［０］を介して該拡張メモリボード６０上の第３の
メモリ装着部Ｍ３に接続されるとともに、同信号切換部
ｑ２の共通端子［ｃ］−１番端子［１］を介して第１の
信号出力端子ｇ１に接続され、かつ同信号切換部ｑ２の
共通端子［ｃ］−２番端子［２］を介して第２の信号出
力端子ｇ２に接続されている。

【００６１】第４のチップセレクト信号ＣＳ４の入力端
子ｅ４は第３の信号切換部ｑ３の共通端子［ｃ］−０番
端子［０］を介して該拡張メモリボード６０上の第４の
メモリ装着部Ｍ４に接続されるとともに、同信号切換部
ｑ３の共通端子［ｃ］−１番端子［１］〜３番端子
［３］をそれぞれ介して第１の信号出力端子ｇ１〜第３
の信号出力端子ｇ３に接続されている。

【００６２】第ｎのチップセレクト信号ＣＳｎの入力端
子ｅｎは第ｍ（ｍ＝ｎ−１）の信号切換部ｑｍの共通端
子［ｃ］−０番端子［０］を介して該拡張メモリボード
６０上の第ｎのメモリ装着部Ｍｎに接続されるととも
に、同信号切換部ｑｍの共通端子［ｃ］−１番端子
［１］〜ｍ番端子［ｍ］をそれぞれ介して第１の信号出
力端子ｇ１〜第ｍの信号出力端子ｇｍ（不図示）に接続
されている。

【００６３】また、図示しないが、第５のチップセレク
ト信号ＣＳ５の入力端子ｅ５から第ｍのチップセレクト
信号ＣＳｍの入力端子ｅｍまでも、上記と同様に、信号
切換部ｑ４〜ｑk-1 の共通端子［ｃ］−０番端子［０］
を介して該拡張メモリボード６０上のメモリ装着部Ｍ５
〜Ｍｍに１対１で接続されるとともに、同信号切換部ｑ
４〜ｑk-1 の共通端子［ｃ］−１番端子［１］〜ｍ−１
番端子［ｍ−１］をそれぞれ介して第１の信号出力端子
ｇ１〜第ｍ−１の信号出力端子ｇk-1 に接続されてい
る。

【００６４】各信号切換部ｑ１〜ｑｍの共通端子［ｃ］
と０〜ｍ番端子［０］〜［ｍ］との間は、それぞれショ
ートピンを差し込むことによって接続される。ここに、
各信号切換部ｑ１〜ｑｍは、第２乃至第ｎのチップセレ
クト信号ＣＳ２〜ＣＳｎの各入力端子ｅ２〜ｅｎと第１
乃至第ｍの信号出力端子ｇ１〜ｇｍとを信号の順序を変
えることなく接続可能であり、第１の信号切換手段とし
て機能する。

【００６５】一方、第ｎ＋１のチップセレクト信号ＣＳ
n+1 の入力端子ｆ１は第ｎの信号切換部ｒ１の共通端子
［ｃ］−０番端子［０］を介して第１の信号出力端子ｇ
１に接続されるとともに、同信号切換部ｒ１の共通端子
［ｃ］−１番端子［１］〜ｍ番端子［ｍ］をそれぞれ介
して第２の信号出力端子ｇ２〜第ｎの信号出力端子ｇｎ
に接続されている。

【００６６】第ｎ＋２のチップセレクト信号ＣＳn+2 の
入力端子ｆ２は第ｎ＋１の信号切換部ｒ２の共通端子
［ｃ］−０番端子［０］を介して第２の信号出力端子ｇ
２に接続されるとともに、同信号切換部ｒ２の共通端子
［ｃ］−２番端子［２］〜ｍ番端子［ｍ］をそれぞれ介
して第３の信号出力端子ｇ３〜第ｎの信号出力端子ｇｎ
に接続されている。

【００６７】第ｎ＋３のチップセレクト信号ＣＳn+3 の
入力端子ｆ３は第ｎ＋２の信号切換部ｒ３の共通端子
［ｃ］−０番端子［０］を介して第３の信号出力端子ｇ
３に接続されるとともに、同信号切換部ｒ３の共通端子
［ｃ］−３番端子［３］〜ｍ番端子［ｍ］をそれぞれ介
して第４の信号出力端子ｇ４〜第ｎの信号出力端子ｇｎ
に接続されている。

【００６８】第ｎ＋４のチップセレクト信号ＣＳn+4 の
入力端子ｆ４は第ｎ＋３の信号切換部ｒ４の共通端子
［ｃ］−０番端子［０］を介して第４の信号出力端子ｇ
４に接続されるとともに、同信号切換部ｒ４の共通端子
［ｃ］−４番端子［４］〜ｍ番端子［ｍ］をそれぞれ介
して第５の信号出力端子ｇ５（不図示）〜第ｎの信号出
力端子ｇｎに接続されている。

【００６９】第２ｎのチップセレクト信号ＣＳ2nの入力
端子ｆｎは第ｎの信号出力端子ｇｎに直接接続されてい
る。

【００７０】また、図示しないが、第ｎ＋５のチップセ
レクト信号ＣＳn+5 の入力端子ｆ５から第２ｎ−１のチ
ップセレクト信号ＣＳ2n-1の入力端子ｆｍまでも、上記
と同様に、信号切換部ｒ５〜ｒk-1 の共通端子［ｃ］−
０番端子［０］を介して第５の信号出力端子ｇ５乃至第
ｍの信号出力端子ｇｍに１対１で接続されるとともに、
同信号切換部ｒ５〜ｒk-1 の共通端子［ｃ］−５番端子
［５］〜ｍ番端子［ｍ］をそれぞれ介して第６の信号出
力端子ｇ６〜第ｎの信号出力端子ｇｎに接続されてい
る。

【００７１】各信号切換部ｒ１〜ｒｍの共通端子［ｃ］
と０〜ｍ番端子［０］〜［ｍ］との間は、それぞれショ
ートピンを差し込むことによって接続される。ここに、
各信号切換部ｒ１〜ｒｍは、第ｎ＋１乃至第２ｎ−１の
チップセレクト信号ＣＳn+1〜ＣＳ2n-1の各入力端子ｆ
２〜ｆｍと第２乃至第ｎの信号出力端子ｇ２〜ｇｎとを
信号の順序を変えることなく接続可能であり、第２の信
号切換手段として機能する。

【００７２】図９は要部回路図であって、ＣＰＵ１１と
第１の拡張スロット７１との間には、第１乃至第ｎのチ
ップセレクト信号ＣＳ１〜ＣＳｎと、第ｎ＋１〜第２ｎ
のチップセレクト信号ＣＳn+1 〜ｃｓ2nの各信号線が接
続されている。

【００７３】また、第１の拡張スロット７１は、拡張メ
モリボード６０のコネクタ部６１が着脱自在に取付けら
れる差込み口に、拡張メモリボード６０の第１乃至第ｎ
のチップセレクト信号入力端子ｅ１〜ｅｎに対向して前
記第１乃至第ｎのチップセレクト信号ＣＳ１〜ＣＳｎの
出力端子ｈ１〜ｈｎを設けるとともに、第ｎ＋１乃至第
２ｎのチップセレクト信号入力端子ｆ１〜ｆｎに対向し
て前記第ｎ＋１乃至第２ｎのチップセレクト信号ＣＳn+
1 〜ＣＳ2nの出力端子ｊ１〜ｊｎを設けている。また、
同じく拡張メモリボード６０の第１乃至第ｎの信号出力
端子ｇ１〜ｇｎに対向して第１乃至第ｎの信号入力端子
ｋ１〜ｋｎを設けている。

【００７４】他方、第２の拡張スロット７２は、拡張メ
モリボード６０のコネクタ部６１が着脱自在に取付けら
れる差込み口に、拡張メモリボード６０の第１乃至第ｎ
のチップセレクト信号入力端子ｅ１〜ｅｎに対向して第
１乃至第ｎの信号出力端子ｓ１〜ｓｎを設けている。

【００７５】そして、第１の拡張スロット７１における
各信号入力端子ｋ１〜ｋｎと第２の拡張スロット７２に
おける各信号出力端子ｓ１〜ｓｎとをそれぞれ信号線８
１〜８ｎにより１対１で接続している。

【００７６】このように構成された第２の実施例におい
ては、第２の拡張メモリスリット７２に装着される拡張
メモリボード６０の各信号切換部ｑ１〜ｑｍは、それぞ
れ共通端子［ｃ］と０番端子［０］との間をショートピ
ンで接続する。なお、対応するメモリ装着部Ｍ１〜Ｍｎ
にＩＣメモリ２９が装着されていない信号線に介在する
信号切換部ｑ１〜ｑｍは必ずしも共通端子［ｃ］と０番
端子［０］との間を接続する必要はない。

【００７７】一方、第１の拡張メモリスリット７１に装
着される拡張メモリボード６０の各信号切換部ｑ１〜ｑ
ｍ及びｒ１〜ｒｍは、それぞれ該拡張メモリボード６０
に実装されているＩＣメモリ２９の状況によって以下の
如く切換操作すればよい。

【００７８】例えば、第１のメモリ装着部Ｍ１のみにＩ
Ｃメモリ２９を実装した拡張メモリボード６０を第１の
拡張スロット７１に装着した場合には、信号入力端子ｅ
２〜ｅｎをそれぞれ信号出力端子ｇ１〜ｇｋに接続し、
かつ信号入力端子ｆ１を信号出力端子ｇｎに接続するよ
うに信号切換部ｑ１〜ｑｍ及びｒ１〜ｒｍを切換操作す
る。

【００７９】こうすることにより、第１のチップセレク
ト信号ＣＳ１は、第１の拡張スロット７１に装着された
拡張メモリボード６０の第１のメモリ装着部Ｍ１に実装
されたＩＣメモリ２９をアクセスする。また、第２乃至
第ｎ＋１のチップセレクト信号ＣＳ２〜ＣＳn+1 は、第
２の拡張スロット７２に装着された拡張メモリボード６
０の第１乃至第ｎのメモリ装着部Ｍ１〜Ｍｎにそれぞれ
実装されたＩＣメモリ２９をアクセスする。従って、第
１及び第２の拡張スロット７１，７２に装着された拡張
メモリボード６０に実装されたＩＣメモリ２９に対応す
る拡張メモリエリアの番地を連続させることができる。

【００８０】また、第１のメモリ装着部Ｍ１と第２のメ
モリ装着部Ｍ２とにＩＣメモリ２９を実装した拡張メモ
リボード６０を第１の拡張スロット７１に装着した場合
には、信号入力端子ｅ３〜ｅｎをそれぞれ信号出力端子
ｇ１〜ｇk-1 に接続し、かつ信号入力端子ｆ１，ｆ２を
それぞれ信号出力端子ｇｍ，ｇｎに接続するように信号
切換部ｑ１〜ｑｍ及びｒ１〜ｒｍを切換操作する。

【００８１】こうすることにより、第１のチップセレク
ト信号ＣＳ１及び第２のチップセレクト信号ＣＳ２は、
第１の拡張スロット７１に装着された拡張メモリボード
６０の第１のメモリ装着部Ｍ１及び第２のメモリ装着部
Ｍ２に実装されたＩＣメモリ２９をそれぞれアクセスす
る。また、第３乃至第ｎ＋２のチップセレクト信号ＣＳ
２〜ＣＳn+2 は、第２の拡張スロット７２に装着された
拡張メモリボード６０の第１乃至第ｎのメモリ装着部Ｍ
１〜Ｍｎにそれぞれ実装されたＩＣメモリ２９をアクセ
スする。従って、やはり、第１及び第２の拡張スロット
７１，７２に装着された拡張メモリボード６０に実装さ
れたＩＣメモリ２９に対応する拡張メモリエリアの番地
を連続させることができる。

【００８２】このように、第２の実施例においても、メ
モリの拡張を図るために、第１の拡張スロット７１及び
第２の拡張スロット７２に拡張メモリボード６０を選択
的に取付ける際に、拡張メモリボード６０のＩＣメモリ
実装状況により全拡張メモリエリアの途中に空き番地が
発生するような場合でも、拡張メモリボード６０に設け
られた各信号切換部ｑ１〜ｑｎ，ｒ１〜ｒｎの簡単な切
換操作によって、第１及び第２の拡張スロット７１，７
２に装着された拡張メモリボード６０に実装されたＩＣ
メモリ２９に対応する拡張メモリエリアの番地を連続さ
せることができる。従って、前記第１の実施例と同様な
効果を奏し得る。

【００８３】

【発明の効果】以上詳述したように本発明によれば、第
１の拡張スロットに装着された拡張メモリボートの全メ
モリ装着部のうちの少なくとも１つにＩＣメモリが実装
されておらず、全拡張メモリエリアの途中に空き番地が
発生する場合には、チップセレクト信号の簡単な切換操
作によって第１及び第２の拡張スロットに装着された拡
張メモリボードに実装されたＩＣメモリに対応する拡張
メモリエリアの番地を連続させることができ、プログラ
ムの簡素化及び処理速度の高速化を図り得るメモリ拡張
可能な電子機器を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における電子機器の概略
ブロック構成図。

【図２】同実施例における拡張メモリボードの概略回路
図。

【図３】同実施例の要部回路図。

【図４】同実施例における１ＭＢ拡張時の状態図。

【図５】同実施例における１．５ＭＢ拡張時の状態図。

【図６】同実施例における２ＭＢ拡張時の状態図。

【図７】本発明の第２の実施例における電子機器の概略
ブロック構成図。

【図８】同実施例における拡張メモリボードの概略回路
図。

【図９】同実施例の要部回路図。

【図１０】従来例における拡張メモリボードの概略回路
図。

【図１１】従来例の要部回路図。

【図１２】従来例の電子機器のメモリマップを示す図。

【符号の説明】

１１…ＣＰＵ（中央処理装置） １５…拡張メモリボード １６…第１の拡張スロット １７…第２の拡張スロット ２１〜２４…第１〜第４のチップセレクト信号入力端 ２５，２６…第１，第２の信号出力端 ３１〜３４…第１〜第４のチップセレクト信号出力端 ３５，３６…第１，第２の信号入力端 ４１〜４４…第１〜第４の信号出力端 ５１，５２…信号線 ２７ａ，２７ｂ…第１，第２のメモリ装着部 ２８ａ〜２８ｃ…第１〜第３の信号切換部 ２９…ＩＣメモリ ｐ１〜ｐ５…ショートピン ６０…拡張メモリボード ７１…第１の拡張スロット ７２…第２の拡張スロット ｅ１〜ｅｎ…第１乃至第ｎのチップセレクト信号入力端
子 ｆ１〜ｆｎ…第ｎ＋１乃至第２ｎのチップセレクト信号
入力端子 ｇ１〜ｇｎ…第１乃至第ｎの信号出力端子 ｈ１〜ｈｎ…第１乃至第ｎのチップセレクト信号出力端
子 ｊ１〜ｊｎ…第ｎ＋１乃至第２ｎのチップセレクト信号
出力端子 ｋ１〜ｋｎ…第１乃至第ｎの信号入力端子 ｓ１〜ｓｎ…第１乃至第ｎの信号出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＩＣメモリを着脱自在に実装するｎ個
   （ｎ≧２）のＩＣメモリ装着部と拡張スロットとのコネ
   クタ部とを有する拡張メモリボードと、前記拡張メモリ
   ボードのコネクタ部が着脱自在に取付けられる第１及び
   第２の拡張スロットと、前記第１の拡張スロットに取付
   けられる前記拡張メモリボードのｎ個のＩＣメモリ装着
   部にそれぞれ実装される各ＩＣメモリにそれぞれ対応す
   る第１乃至第ｎのチップセレクト信号と前記第２の拡張
   スロットに取付けられる前記拡張メモリボードのｎ個の
   ＩＣメモリ装着部にそれぞれ実装される各ＩＣメモリに
   それぞれ対応する第ｎ＋１乃至第２ｎのチップセレクト
   信号とを択一的に送出し、その送出したチップセレクト
   信号に対応する前記ＩＣメモリに対してアクセスを行う
   中央処理手段とを有するメモリ拡張可能な電子機器にお
   いて、 前記拡張メモリボードは、前記コネクタ部に、前記第１
   乃至第ｎのチップセレクト信号がそれぞれ入力される第
   １乃至第ｎのチップセレクト信号入力端子と、前記第ｎ
   ＋１乃至第２ｎのチップセレクト信号がそれぞれ入力さ
   れる第ｎ＋１乃至第２ｎのチップセレクト信号入力端子
   と、第１乃至第ｎの信号出力端子とを設け、前記第１乃
   至第ｎのチップセレクト信号入力端子と前記各ＩＣメモ
   リ装着部とをそれぞれ１対１で接続するとともに、前記
   第２乃至第ｎのチップセレクト信号入力端子と前記第１
   乃至第ｎ−１の信号出力端子とを第１の信号切換手段に
   より信号の順序を変えることなく接続可能とし、かつ前
   記第ｎ＋１乃至第２ｎのチップセレクト信号入力端子と
   前記第１乃至第ｎの信号出力端子とをそれぞれ１対１で
   接続するとともに、前記第ｎ＋１乃至第２ｎ−１のチッ
   プセレクト信号入力端子と前記第２乃至第ｎの信号出力
   端子とを第２の信号切換手段により信号の順序を変える
   ことなく接続可能とし、 前記第１の拡張スロットは、前記拡張メモリボードの第
   １乃至第ｎのチップセレクト信号入力端子に対向して前
   記中央処理手段より送出される第１乃至第ｎのチップセ
   レクト信号の出力端子を設けるとともに、第ｎ＋１乃至
   第２ｎのチップセレクト信号入力端子に対向して前記中
   央処理手段より送出される第ｎ＋１乃至第２ｎのチップ
   セレクト信号の出力端子を設け、かつ前記第１乃至第ｎ
   の信号出力端子に対向して第１乃至第ｎの信号入力端子
   を設け、 前記第２の拡張スロットは、前記拡張メモリボードの第
   １乃至第ｎのチップセレクト信号入力端子に対向して第
   １乃至第ｎの信号出力端子を設け、 前記第１の拡張スロットにおける第１乃至第ｎの信号入
   力端子を前記第２の拡張スロットにおける第１乃至第ｎ
   の信号出力端子にそれぞれ１対１で接続したことを特徴
   とするメモリ拡張可能な電子機器。
2. 【請求項２】 ＩＣメモリを着脱自在に実装する一対の
   ＩＣメモリ装着部と拡張スロットとのコネクタ部とを有
   する拡張メモリボードと、前記拡張メモリボードのコネ
   クタ部が着脱自在に取付けられる第１及び第２の拡張ス
   ロットと、第１乃至第４のチップセレクト信号を択一的
   に送出し、その送出したチップセレクト信号に対応する
   前記ＩＣメモリに対してアクセスを行う中央処理手段と
   を有するメモリ拡張可能な電子機器において、 前記拡張メモリボードは、前記コネクタ部に、第１乃至
   第４のチップセレクト信号入力端子と第１及び第２の信
   号出力端子とを設け、前記第１のチップセレクト信号入
   力端子を一方のＩＣメモリ装着部に接続し、前記第２の
   チップセレクト信号入力端子を第１の信号切換部により
   選択的に他方のＩＣメモリ装着部と前記第１の信号出力
   端子に接続し、前記第３のチップセレクト信号入力端子
   を第２の信号切換部により選択的に前記第１の信号出力
   端子と第２の信号出力端子とに接続し、前記第４のチッ
   プセレクト信号の入力端子を第３の信号切換部により選
   択的に前記第２の信号出力端子に接続し、 前記第１の拡張スロットは、前記拡張メモリボードの第
   １乃至第４のチップセレクト信号入力端子に対向して前
   記中央処理手段より送出される第１乃至第４のチップセ
   レクト信号の出力端子を設けるとともに、前記第１及び
   第２の信号出力端子に対向して第１及び第２の信号入力
   端子を設け、 前記第２の拡張スロットは、前記拡張メモリボードの第
   １及び第２のチップセレクト信号入力端子に対向して第
   １及び第２の信号出力端子を設け、 前記第１の拡張スロットにおける第１の信号入力端子と
   前記第２の拡張スロットにおける第１の信号出力端子と
   を接続し、かつ前記第１の拡張スロットにおける第２の
   信号入力端子と前記第２の拡張スロットにおける第２の
   信号出力端子とを接続したことを特徴とするメモリ拡張
   可能な電子機器。