JPH0896525A

JPH0896525A - データ処理装置

Info

Publication number: JPH0896525A
Application number: JP23304894A
Authority: JP
Inventors: Shingo Nozawa; 慎吾野澤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-09-28
Filing date: 1994-09-28
Publication date: 1996-04-12

Abstract

(57)【要約】【目的】回路規模を大きくすることなく、より正確か
つ効果的に変調データ中の所定の周波数成分を検出する
ことが可能な装置を提供する。【構成】データ処理装置は、所定数の入力データ毎に
制御データを付加すると共に所定の変調を施す装置であ
って、前記制御データの状態によりこれに続く前記所定
数の入力データに後続する他の所定数のデータ中の一部
が影響を受けるように前記入力データを変調する変調手
段と、前記所定数の入力データ及び前記所定数のデータ
の双方において単一の前記制御データの影響を被るデー
タに基づいて前記変調データ中の特定周波数成分を検出
する検出手段とを備えて構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理装置に関し、
特には入力データをデジタル的に変調して出力する装置
に関する。

【０００２】

【従来の技術】この種の装置として、例えば、従来より
デジタル信号を記録媒体に対して記録再生するデジタル
ＶＴＲが知られている。

【０００３】このようなデジタルＶＴＲのうち、特に民
生用のものにおいては磁気テープにデジタル信号を記録
する際に、トラック幅をできるかぎり狭くする等により
記録密度を高くして、磁気テープの消費量を少なくする
必要がある。このように記録トラック幅を狭くした結
果、記録信号を正しく再生するためには、ヘッドが記録
トラックを正しくトレースする、いわゆるトラッキング
が重要になってくる。

【０００４】デジタルＶＴＲにおけるトラッキングのた
めのパイロット信号を記録信号に多重する装置が特開平
４−２５５９６９号に開示されている。

【０００５】図８はこの種のパイロット信号を記録信号
に多重する装置の従来の構成を示すブロック図である。

【０００６】図８において、入力端子６０１から入力し
た記録信号は、２４ビットごとに“０”付加回路６０２
及び“１”付加回路６０３に出力され、それぞれ制御ビ
ットとして“０”及び“１”が付加されて２Ｔプリコー
ダ６０４，６０５に出力される。プリコーダ６０４，６
０５は２５ビットのデータをインターリーブドＮＲＺＩ
変調して成分抽出回路６０６，６０７，ビット連続検出
回路６０８，６０９及び選択回路６１０に出力する。

【０００７】成分抽出回路６０６，６０７はすでに符号
化した信号列と供給された２５ビット情報語とを、連結
した信号列における多重すべきパイロット信号の所定の
周波数成分や直流成分を算出して前記パイロット信号成
分との相関を検出し、比較回路６１０に出力する。

【０００８】比較回路６１０は成分抽出回路６０６から
供給される成分と成分抽出回路６０７から供給される成
分とを比較し、パイロット信号成分に対してより相関の
ある方を示す信号を選択回路６１１に出力する。

【０００９】ビット連続検出回路６０８，６０９は供給
された２５ビット情報語中における連続する“０”また
は“１”の最大数を算出し、選択回路６１１に出力す
る。選択回路６１１は基本的にプリコーダ６０４，６０
５が供給する２５ビットのうち比較回路６１０からの信
号が示す側の情報語を出力端子６１２に出力する。

【００１０】ただし、選択回路６１１はビット連続検出
回路６０８，６０９から供給される最大数の一方が例え
ば１０以上であるとき、最大数の小さい側の２５ビット
情報語を優先して出力端子６１２に出力する。

【００１１】

【発明が解決しようとしている課題】しかしながら、前
述の如き従来例では、“０”を付加する側と“１”を付
加する側それぞれにプリコーダ，成分抽出回路及びビッ
ト連続検出回路が必要であり、回路規模が大きくなって
しまう。

【００１２】更に、プリコーダ，成分抽出回路及びビッ
ト連続検出回路を“０”付加側と“１”付加側とで共用
し、時分割に用いることも考えられるが、この場合装置
の動作クロックを速める必要があり、コストがかかって
しまう。

【００１３】前記課題を考慮して、本発明は、回路規模
を大きくすることなく、より正確かつ効果的に変調デー
タ中の所定の周波数成分を検出することが可能な装置を
提供することを目的とする。

【００１４】

【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は、所定数の入
力データ毎に制御データを付加すると共に所定の変調を
施す装置であって、前記制御データの状態によりこれに
続く前記所定数の入力データの一部が影響を受けると共
に、前記所定数の入力データに後続する他の前記所定数
のデータ中の一部が影響を受けるように前記入力データ
を変調する変調手段と、前記所定数の入力データ及び前
記他の所定数のデータの双方において単一の前記制御デ
ータの影響を被るデータに基づいて前記変調データ中の
特定周波数成分を検出する検出手段とを備えて構成され
ている。

【００１５】

【作用】本発明はこのように構成したので、簡単な構成
にて正確かつ効果的に変調データ中の特定周波数成分を
検出することができる。

【００１６】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。

【００１７】本実施例では、本発明をデジタルＶＴＲに
適用した場合について説明する。図１は本発明に係るト
ラッキング制御用のパイロット信号を多重して記録する
デジタルＶＴＲの記録系の概略構成を示すブロック図で
ある。

【００１８】図中、１はビデオ信号，オーディオ信号等
を含むデジタル信号が入力する入力端子、２は入力端子
１から入力されたデジタル信号に対して符号化、及びＩ
Ｄコード，同期コード，誤り訂正コード等の付加等を行
うデジタル信号処理回路であり、本実施例では１ワード
８ビットのデータを３つづつ同時に出力した２４ビット
のデータ（以下コードワード）が、同回路２から並列に
出力されるものとする。

【００１９】この２４ビットデータは変調回路３，４に
それぞれ供給される。これらの変調回路３，４は前述の
２４ビットデータを２５ビットデータに変換すると共
に、後述するようにこのデータ群をビットストリームに
戻したときの所定の周波数ｆ１，ｆ２成分及びＤＣ成分
の量を調整して出力する。

【００２０】変調回路３はｆ１，ｆ２及びＤＣの各成分
を抑圧したビットストリームを出力し、変調回路４は同
様にｆ１，ｆ２及びＤＣの各成分を抑圧すると共にｆ１
もしくはｆ２成分を有するビットストリームを出力す
る。

【００２１】図１において５，６は記録アンプであり、
それぞれ変調回路３，４の出力するビットストリームを
ヘッドｃｈ１及びヘッドｃｈ３，ヘッドｃｈ２及びヘッ
ドｃｈ４に入力する。

【００２２】次に、本発明の第１の実施例としての図１
における変調回路３，４について説明する。

【００２３】図２は変調回路３，４の構成を示すブロッ
ク図である。図２において、デジタル信号処理回路１０
２から出力されたデータが２４ビットづつ入力端子１０
１から入力し、分離回路１０２によって奇数番目のビッ
ト１２個からなるデータ列と、偶数番目のビット１２個
からなるデータ列とに分離される。そして、奇数番目の
データ列は１２ビットレジスタ１０３に出力され、偶数
番目のデータ列は１２ビットレジスタ１０４に出力され
る。

【００２４】本実施例では、２４ビットの入力データに
対して奇数番目のデータ列から処理を行うので、スイッ
チＳＷ１，ＳＷ２はまずａ側に接続する。レジスタ１０
３に記憶された奇数番目のデータ列はスイッチＳＷ１を
介して１Ｔプリコーダ１０５に供給され、ここでＮＲＺ
Ｉ変調が施される。これは連続して入力される各データ
のＥＸＯＲを取る処理である。プリコーダ１０５の出力
はスイッチＳＷ２を介して２４ビットレジスタ１０７に
供給されると共に判定回路１０６に出力される。

【００２５】以下、図３を用いて１Ｔプリコーダ１０５
及び判定回路１０６について説明する。

【００２６】図３は１Ｔプリコーダ１０５及び判定回路
１０６の構成を示すブロック図である。図３において、
スイッチＳＷ１からの１２ビットのデータ列がＥＸＯＲ
回路２０１にシリアルに供給され、１ビットレジスタ２
０２から出力された１クロック前のデータとのＥＸＯＲ
をとって出力される。ＥＸＯＲ回路２０１の出力は１ビ
ットレジスタ２０２により１クロック分遅延されて再び
ＥＸＯＲ回路２０１に帰還されると共に判定回路１０６
に供給される。

【００２７】判定回路１０６において、プリコーダ１０
５の１２ビットの出力データはＥＸＯＲ回路２０７〜２
１０及びアップダウンカウンタ２１１にシリアルに供給
される。また信号発生回路２０３〜２０６は多重すべき
パイロット信号の周波数ｆ１，ｆ２におけるｓｉｎ成分
とｃｏｓ成分を示す２値の矩形波信号を発生し、各ＥＸ
ＯＲ回路に２０７〜２１０に出力する。ＥＸＯＲ回路２
０７〜２１０は入力された１２ビットのデータと各パイ
ロット成分とのＥＸＯＲをとってアップダウンカウンタ
２１２〜２１５に出力する。

【００２８】アップダウンカウンタ２１１〜２１５は各
２４ビットデータ中の奇数番目の１２ビットに対する処
理が終了したときにリセットされる。そして、入力デー
タが“１”のとき内部のレジスタを＋１とし、入力デー
タが“０”のときに内部のレジスタを−１として現在入
力している奇数番目の１２ビットと、直前に入力された
２４ビットデータ中の偶数番目の１２ビットの合計２４
ビット分のデータに対する演算結果を成分抽出回路２１
６〜２１９に出力する。図４に成分抽出回路の構成を示
す。

【００２９】図４において、アップダウンカウンタ２１
２〜２１５の出力は加算器３０３及び減算器３０４に供
給され、ここでそれぞれレジスタ３０１の出力と演算さ
れる。レジスタ３０１には、後述するようなこれまでの
演算結果（直前に入力された１コードワードにおける奇
数番目の１２ビットデータと更にその前に入力された１
コードワードにおける偶数番目の１２ビットデータに対
する演算結果）の履歴が格納されており、加算器３０３
は入力データとレジスタ３０１のデータとを加算して絶
対値回路３０５に出力する。また、減算器３０４はレジ
スタ３０１のデータから入力データを減算して絶対値回
路３０６に出力する。この演算は、直前に入力された１
コードワードの偶数番目の１２ビットと現在入力されて
いる奇数番目の１２ビットのデータの合計２４ビットの
頭に異なるビット（“０”または“１”）を付加してプ
リコード（ＮＲＺＩ）を行った場合のアップダウンカウ
ンタ出力とレジスタ３０１の出力との和を求めているこ
とになる。

【００３０】絶対値回路３０５，３０６はそれぞれ入力
データの絶対値を演算して減算器３０７に出力する。減
算器３０７は絶対値回路３０５の出力から絶対値回路３
０６の出力を減算して加算器２２２〜２２４に出力す
る。

【００３１】成分抽出回路２１６〜２１９の出力はそれ
ぞれ加算器２２２〜２２４により加算され、加算器２２
５に出力される。

【００３２】アップダウンカウンタ２１１は前述のアッ
プダウンカウンタと同様に連続して入力される２４ビッ
トのデータをそのまま演算し、成分抽出回路２２０に出
力する。これは入力２４ビットデータ中の直流成分を演
算していることになる。成分抽出回路２２０は入力デー
タに対して同様に演算を行い、結果を加算器２２５に出
力する。加算器２２５は加算器２２４からの出力と成分
抽出回路２２０からの出力とを加算して符号検査回路２
２１に出力する。

【００３３】符号検査回路２２１は入力データが正のと
き“１”，負のとき“０”を出力する。

【００３４】ここで、本実施例においては各パイロット
信号のｓｉｎ成分，ｃｏｓ成分の２値の矩形波信号と入
力データとのＥＸＯＲをとり、この結果をアップダウン
カウンタにて演算している。従って、このアップダウン
カウンタの出力は入力データとパイロット信号成分との
位相差を示していることになる。

【００３５】つまり、アップダウンカウンタの出力の絶
対値が小さい場合には各矩形波信号との位相差が小さ
く、また、絶対値が大きい場合には各矩形波信号との位
相差が大きいということである。本実施例ではアップダ
ウンカウンタの出力とレジスタ３０１との加算結果の絶
対値が小さくなる方を最終的な変調データとして出力す
ることにする。従って、本実施例においては加算器３０
３の出力が入力１２ビットに制御データ“０”を付加し
てプリコードした場合のデータの処理結果を表してお
り、また、減算器３０４の出力は制御データ“１”を付
加してプリコードした場合のデータ処理結果を表してい
る。

【００３６】この奇数番目の１２ビットデータ列に対す
るすべての処理が終了すると符号検査回路２２１の出力
は判定回路１０６から合成回路１０９に出力されると共
に、各成分抽出回路２１６〜２２０における選択信号ｓ
ｅｌとして出力される。図４におけるスイッチ３０２は
この選択信号に応じて切り換わり、本実施例においては
符号検査回路２２１の出力が“０”のときａ側に接続
し、“１”のときｂ側に接続する。従って、符号検査回
路２２１の出力が“０”のときには加算器３０３の出力
を選択し、“１”のときには減算器３０４の出力を選択
する。

【００３７】ここで、符号検査回路２２１の出力が
“０”ということは、前述のとおり絶対値回路３０５の
出力の方が絶対値が小さいということである。そして、
本実施例においては絶対値の小さい方のデータである加
算器３０３の出力を選択してレジスタ３０１に記憶する
ので、レジスタ３０１には履歴情報としてパイロット成
分との位相差の少ない方のデータ、つまり各パイロット
信号成分を表す矩形波信号と一致する方のデータが記憶
されていく。ちなみに、スイッチ３０２で本実施例と逆
のデータを選択するように構成すると、各パイロット信
号とは周波数が同じで逆相のデータになるような制御デ
ータを出力することになる。

【００３８】また、奇数番目のデータに対して前述のよ
うな演算が終了すると、スイッチＳＷ１，ＳＷ２はｂ側
に接続すると共に、プリコーダ１０５内の１ビットレジ
スタ２０２を“０”に、判定回路１０６内のアップダウ
ンカウンタ２１６〜２２０の値を“０”にリセットす
る。

【００３９】そして、残りの偶数番目のデータに対する
演算を行うわけであるが、偶数番目のデータについては
アップダウンカウンタによる演算のみを行う。この理由
については後述する。

【００４０】レジスタ１０４から読み出された偶数番目
のデータは１Ｔプリコーダ１０５にて前述のようにＮＲ
ＺＩ変換され、スイッチＳＷ２を介して２４ビットレジ
スタ１０８に記憶される。２４ビットレジスタ１０７，
１０８はそれぞれ入力した奇数番目のデータ及び偶数番
目のデータを２４ビット分、つまり２コードワード分の
データを記憶する。

【００４１】レジスタ１０７，１０８から読み出された
データは合成回路１０９に出力される。図５に合成回路
１０９の構成を示す。

【００４２】図５において、１２ビットレジスタ４０１
には今入力されて処理されたデータの１コードワード前
の１２ビットの奇数番目のデータがレジスタ１０７から
入力し、１２ビットレジスタ４０２には同じく今入力さ
れて処理されたデータの１コードワード前の１２ビット
の偶数番目のデータが入力する。また、１ビットレジス
タ４０９には判定回路１０６から出力された符号検査結
果の１ビットデータが入力し、ＥＸＯＲ回路４０５はこ
の検査結果データとレジスタ４０２に記憶されているデ
ータとのＥＸＯＲをとりスイッチ４０８に出力する。

【００４３】また、判定回路１０６から出力された符号
検査結果の１ビットデータは遅延回路４０６により遅延
されてＥＸＯＲ回路４０３に出力される。遅延回路４０
６は入力データにおける１コードワード分符号検査結果
を遅延させて出力する。従って、ＥＸＯＲ回路４０３に
は現在入力されているデータの１コードワード前の２４
ビットデータに対して出力された符号検査結果が入力さ
れている。ＥＸＯＲ回路４０３はこの遅延回路４０６か
ら出力された符号検査結果と１２ビットレジスタ４０１
からの奇数番目の１２ビットデータとのＥＸＯＲをと
り、順次ＥＸＯＲ回路４０４に出力する。

【００４４】ここで符号検査結果を遅延させて、入力デ
ータの奇数番目の１２ビットデータとのＥＸＯＲをとる
のは、直前の２４ビットデータに対して制御データ（こ
こでは符号検査結果としての１ビットデータ）を付加し
てインターリーブドＮＲＺＩ変調を施した際に、現在入
力している２４ビットデータに対して制御データ１ビッ
トを付加した２５ビットデータ中の偶数番目のデータ、
つまり制御データを付加する前の２４ビットデータ中の
奇数番目のデータに対して直前の２４ビットデータに付
加した制御データの影響が及び、更に本実施例ではプリ
コーダ１０５においてＮＲＺＩの初期データとして０を
用いているためである。

【００４５】更に、１ビットレジスタ４０７には後述の
ように検査回路１１０から出力された１ビットの制御デ
ータが入力し、ＥＸＯＲ回路４０４はこの制御データと
ＥＸＯＲ回路４０３から出力された奇数番目のデータ１
２ビットとのＥＸＯＲをとり、スイッチ４０８に出力す
る。

【００４６】スイッチ４０８はこれらＥＸＯＲ回路４０
４，４０５の出力とレジスタ４０９からの１ビットの制
御データとを選択して出力する。すなわち、スイッチ４
０８は、はじめにｃ端子に接続して、以降ａ端子とｂ端
子とに交互に接続し、今入力された２４ビットのデータ
に対して制御データ１ビットを付加したプリコードデー
タを出力する。

【００４７】スイッチ４０９から出力された２５ビット
データは２５ビットレジスタ１１１及び検査回路１１０
に出力される。図６は検査回路１１０の構成を示すブロ
ック図である。

【００４８】図６において、０ラン検出回路５０１は入
力された２５ビットのデータ中の最も長い“０”の連続
数を計数して出力する。また、１ラン検出回路５０２は
入力された２５ビットのデータ中の最も長い“１”の連
続数を計数して出力する。交互ビット検出回路５０３は
入力された２５ビットのデータ中の“０”と“１”とが
交互に並ぶ最大数を計数して出力する。

【００４９】前記回路５０１，５０２の出力は比較演算
回路５０４に出力され、ここで大きい方のデータが比較
演算回路５０５に出力される、比較演算回路５０５は比
較演算回路５０４の出力と交互ビット検出回路５０３の
出力の大きい方を比較回路５０６に出力すると共に、前
記比較演算回路５０４の出力の方が大きい場合には
“１”を、交互ビット検出回路５０３からの出力が大き
い場合には“０”をアンド回路５０７に出力する。

【００５０】比較回路５０６は比較演算回路５０５から
供給された信号の値が１０以上のとき“１”を出力し、
そうでないときには“０”を出力する。

【００５１】アンド回路５０７は比較演算回路５０５の
出力と比較回路５０６とのアンドをとり、合成回路１０
９の１ビットレジスタ４０３に出力すると共に制限回路
１１２に出力する。

【００５２】制限回路１１２はアンド回路５０７の出力
が“０”のとき２５ビットレジスタ１１１の保持するデ
ータをそのまま出力端子１１３に出力し、“１”のとき
２５ビットデータにおける、合成回路１０９にて付加し
た制御データ１ビットを含む奇数番目のデータのみ反転
して出力端子１１３に出力する。ここでこのような処理
を行うのは、変調データ中に特定のビットが長期間連続
することを避け、極力直流成分が変調データ中に含まれ
ないようにするためである。

【００５３】また、合成回路１０９の１ビットレジスタ
４０３に対してこの検査回路結果を出力し、この検査結
果と制御データを付加する前の入力データの奇数番目の
データとのＥＸＯＲをとっているのは、本実施例におけ
る出力データは入力された２４ビットデータに対してイ
ンターリーブドＮＲＺＩ変調を行った結果であり、前述
の反転動作の影響が以降に入力される２４ビットのデー
タ中の奇数番目のデータに現れるのを補償するためであ
る。

【００５４】ここで、本実施例の判定回路における制御
データの決定方法について説明する。

【００５５】図７において、Ｂが現在入力した２４ビッ
トのデータ、Ａが１コードワード前の２４ビットのデー
タであるとし、この１コードワード前のデータに対して
付加する制御データを決定する場合を考える。

【００５６】前述のように、奇数番目の１２ビットのデ
ータの処理が終了するごとに判定回路１０６におけるア
ップダウンカウンタがリセットされると共に符号検査回
路が動作して制御データを出力する。これは、すなわち
現在入力した２４ビットのデータ中の奇数番目のデータ
が処理されたときに、１コードワード前の２４ビットの
データに付加する制御データを決定していることにほか
ならない。

【００５７】つまり、本実施例においては、１コードワ
ード前の２４ビットデータに制御データを付加してイン
ターリーブドＮＲＺＩ変調を行った場合に影響を受ける
データである１コードワード前の２４ビットデータ中の
偶数番目のデータ１２ビットと現在入力されている２４
ビットデータ中の奇数番目のデータ１２ビットを抽出
し、これら２４ビットのデータに基づいて１コードワー
ド前の２４ビットデータに付加する制御データを決定し
ている。

【００５８】従って、今入力されている２４ビットデー
タに付加する制御データは、次に入力される２４ビット
データのうち奇数番目の１２ビットのデータについての
判別回路１０６の処理が終了するまで決定されないこと
になる。

【００５９】以上説明したように、本実施例において
は、制御データを付加してプリコードを行った場合に影
響を受けるデータを２コードワード分抽出し、これらの
データに基づいて１系統の演算回路にて制御データを決
定しているので、回路規模を大型化することなく効率的
にパイロット信号成分を記録データに多重することがで
きる。

【００６０】また、制御データを決定する際にパイロッ
ト信号成分を２値の矩形波で表した信号とのＥＸＯＲを
とることにより決定しているので、パイロット信号成分
の検出のための演算が極めて簡単になる。

【００６１】なお、前述の実施例では２値の矩形波信号
と入力データとのＥＸＯＲをとったが、これに限らず、
同様の構成にて３値信号や４値信号との相関を検出する
ことにより制御データを決定することも可能である。

【００６２】また、２コードワード分のデータに基づい
て制御データを決定したが、３コードワード以上であっ
てもよい。

【００６３】更に、前述の実施例では入力データに対し
てインターリーブドＮＲＺＩ変調を行う場合について説
明したが、これに限らず、付加される制御データの状態
に応じて入力データ及びそれに後続するデータの少なく
とも一部が反転等の影響を受けるような変調であればど
んなものでもよく、同様の効果をもつ。

【００６４】

【発明の効果】以上の説明から明らかなように、本発明
では、入力データに制御データを付加して所定の変調を
行う場合に、入力データ及びそれに後続するデータにお
ける変調の際に前記制御データの影響を受けるデータに
基づいて変調データ中の特定周波数成分を検出している
ので、装置を大型化することなく変調データ中の特定周
波数成分を正確かつ効果的に検出することができる。

【図面の簡単な説明】

【図１】本発明の実施例としてのデジタルＶＴＲの構成
を示すブロック図である。

【図２】図１における変調回路の構成を示すブロック図
である。

【図３】図２におけるプリコーダ及び判定回路の構成を
示すブロック図である。

【図４】図３における成分抽出回路の構成を示すブロッ
ク図である。

【図５】図２における合成回路の構成を示すブロック図
である。

【図６】図２における検査回路の構成を示すブロック図
である。

【図７】本発明の実施例における制御データ決定の動作
を説明するための図である。

【図８】従来例の説明図である。

【符号の説明】

１０５１Ｔプリコーダ１０６判定回路１０９合成回路１１０検査回路１１２制限回路２２１符号検査回路

Claims

【特許請求の範囲】

【請求項１】所定数の入力データ毎に制御データを付
加すると共に所定の変調を施す装置であって、前記制御データの状態によりこれに続く前記所定数の入
力データの一部が影響を受けると共に、前記所定数の入
力データに後続する他の前記所定数のデータ中の一部が
影響を受けるように前記入力データを変調する変調手段
と、前記所定数の入力データ及び前記他の所定数のデータの
双方において単一の前記制御データの影響を被るデータ
に基づいて前記変調データ中の特定周波数成分を検出す
る検出手段とを備えるデータ処理装置。
【請求項２】前記検出手段の出力に基づいて前記所定
数の入力データに付加する制御データを決定して出力す
る決定手段を備えることを特徴とする請求項１に記載の
データ処理装置。
【請求項３】前記変調手段は、前記所定数のデータで
ある２ｎビットの入力データに１ビットの制御データが
付加された２ｎ＋１ビットのデータに対してインターリ
ーブドＮＲＺＩ変調を行うことを特徴とする請求項１ま
たは２に記載のデータ処理装置。
【請求項４】前記変調手段は、前記２ｎビットの入力
データのうち奇数番目及び偶数番目の各ｎビットのデー
タに対してＮＲＺＩ変調を行う変調回路と、前記変調回路から出力された各ｎビットのデータの符号
を反転する反転手段と、前記決定手段からの前記制御データと、前記変調回路か
ら出力されたｎビットのデータと、前記反転手段から出
力されたｎビットのデータとを選択的に出力する選択手
段とを有することを特徴とする請求項３に記載のデータ
処理装置。
【請求項５】前記反転手段は、前記決定手段からの前
記制御データを用いて前記変調回路から出力された偶数
番目のｎビットのデータの符号を反転する第１の反転回
路と、前記２ｎビットの入力データの直前に入力された２ｎビ
ットのデータに対して付加された制御データを用いて前
記変調手段から出力された奇数番目のｎビットのデータ
の符号を反転する第２の反転回路とを備えることを特徴
とする請求項４に記載のデータ処理装置。
【請求項６】前記検出手段は、前記所定数の入力デー
タ及び前記入力データに後続する所定数のデータにおい
て前記制御データの影響を被るデータを抽出する抽出手
段と、前記特定周波数の信号に係る２値信号を発生する発生手
段と、前記抽出手段の出力と前記２値信号とを論理演算する演
算手段と、前記演算手段の出力に応じて、前記特定周波数の信号に
係る多値信号との相関を検出する相関検出手段とを有す
ることを特徴とする請求項５に記載のデータ処理装置。
【請求項７】前記演算手段は排他的論理和回路である
ことを特徴とする請求項６に記載のデータ処理装置。
【請求項８】前記抽出手段は、前記変調回路の出力の
うち、前記所定数の入力データ及び前記他の所定数のデ
ータにおいて前記制御データの影響を被るデータを抽出
することを特徴とする請求項６に記載のデータ処理装
置。
【請求項９】前記決定手段は、前記変調手段の出力デ
ータ中に前記特定周波数成分がより多く含まれるように
前記制御データを決定することを特徴とする請求項２に
記載のデータ処理装置。
【請求項１０】前記変調手段から出力された前記所定
数の入力データ及び前記制御データの状態を検査する検
査手段と、前記検査手段の出力に基づいて前記変調手段から出力さ
れた前記所定数の入力データ及び前記制御データの少な
くとも一部を変更するとともに、前記入力データに後続
する前記所定数のデータ中の少なくとも一部を変更する
ように前記変調手段を制御する制御手段とを備えること
を特徴とする請求項１に記載のデータ処理装置。
【請求項１１】２ｎビットの入力データの先頭に１ビ
ットの制御データを付加してインターリーブドＮＲＺＩ
変調を施す装置であって、前記２ｎビットの入力データ中の偶数番目のｎビットの
データと、前記２ｎビットの入力データに後続する２ｎ
ビットのデータ中の奇数番目のｎビットのデータとを用
いて前記制御データを発生する発生手段とを備えるデー
タ処理装置。
【請求項１２】２ｎビットの前記入力データを奇数番
目のｎビットのデータと偶数番目のｎビットのデータと
に分離する分離手段と、前記各ｎビットのデータにＮＲＺＩ変調を施す変調手段
と、前記変調手段から出力された各ｎビットのデータと前記
発生手段により発生された制御データとを選択的に出力
する選択手段とを備える請求項１１に記載のデータ処理
装置。