JPH0793909A

JPH0793909A - 位相検出回路

Info

Publication number: JPH0793909A
Application number: JP4285585A
Authority: JP
Inventors: Atsushi Hayamizu; 淳速水
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 1995-04-07

Abstract

(57)【要約】【目的】クロックジッターの小さな位相検出回路を提
供することにある。【構成】Ａ／Ｄ変換器702 により再生信号ｘ（ｔ）を
所定の周波数でサンプリングを行い、サンプリング値系
列におけるチャネルビット期間をＮ等分して表すと共
に、比較器704 により連続した２つのサンプリング値に
基づいて特定のレベルを交差する点を演算し、この交差
点の値をもとに、加算器711 により順次Ｎ／２を加えた
点を演算すると共に、次に特定のレベルを交差する点が
現われた時に誤差を演算し、この誤差をもとにして、デ
−タセレクタ７１８に供給されるチャネルビットレ−ト
と等しい周波数で、位相が互いに異なる複数のクロック
Φ0 〜Φj-1 の一つを選択し、再生信号のビット周期の
略中央にデ−タ再生クロックを出力する構成にしたもの
である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相検出回路に関し、特
に、ディジタル信号が記録された磁気記録媒体等の再生
信号からデータを検出する場合に用いられて好適な位相
検出回路に関する。

【０００２】

【従来の技術】この種の位相検出回路の一例として、例
えば、特開昭５９−９２４１０号に記載のデ−タ検出装
置が知られている。この装置によれば、再生波形をサン
プリングし、このサンプリング値から再生波形と基準レ
ベルとが交叉する点を求め、この点から所定期間離れた
位置をデ−タ検出点とする２値よるデ−タ検出装置であ
り、マルチトラックシステムのディジタル記録再生装置
における再生回路の構成を簡略化し、ＩＣ化を容易にし
ようとするものである。

【０００３】

【発明が解決しようとする課題】ところで、現在、テレ
ビジョン信号をディジタル処理をし、このディジタル信
号を磁気記録再生するために、各種の符号化方式のディ
ジタルＶＴＲが提案されている。その一つにデ−タ通信
分野で開発されたパ−シャルレスポンス Class IV の方
式を採用するものがある。この方式によれば、再生等化
後の波形を３値波形で表現するようにしているために、
直流及び低周波成分を少なくでき、磁気記録再生には好
適な符号化方式である。

【０００４】ところが、前記従来例の装置では、２値に
よる位相検出を行っているために、前記３値波形を扱う
符号化方式の装置には、適用できないものであった。ま
た、デ−タ再生クロック信号はデ−タに同期しているも
のの、いわゆるビットクロックではなく、例えば、タッ
プ遅延量がビット周期のトランスバ−サル型の自動、或
は適応波形等化回路のためのサンプリングクロック信
号、又は、ビタビ復調器のクロック信号は、ビット中央
に発生するビットクロックを必要とするため、従来の装
置では使用できないものである。

【０００５】更に、得られたデ−タ再生クロックは、低
域の周波数の揺らぎ成分（クロックジッタ）が大きくな
ってしまう、という問題もあった。

【０００６】そこで、本発明はこれらの問題点に鑑み
て、３値の検出が可能で、再生クロックがビット周期の
略中央に得られ、かつ、クロックジッタの小さな、いわ
ゆるディジタル位相同期ル−プを形成した検出回路を提
供するものである。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、以下の手段より成る位相検出回路を提供
しようというものである。即ち、再生信号のチャネルビ
ットレ−トのｍ（ｍは１以上の整数）倍の周波数でサン
プリングを行い、サンプリング値系列におけるチャネル
ビット期間をＮ等分して表すと共に、連続した２つのサ
ンプリング値に基づいて特定のレベルを交差する点を演
算し、この交差点の値をもとに、順次Ｎ／２を加えた点
を演算すると共に、次に特定のレベルを交差する点が現
われたときに、誤差を演算し、この誤差をもとにして、
チャネルビットレ−トと等しい周波数で、位相が互いに
異なる複数のクロック信号の中から、１つのクロック信
号を選択し、再生信号のビット周期の略中央にデ−タ再
生クロックを出力する構成にしたことを特徴とする位相
検出回路。

【０００８】

【実施例】以下、図面を参照して、本発明の一実施例に
つき説明する。図１は、本発明の位相検出回路を採用し
たディジタルＶＴＲの再生処理系の一例を示す概略ブロ
ック図である。同図において、１は磁気テ−プで、この
磁気テ−プ１に記録された信号は、磁気ヘッド２ａ，ｂ
により交互に再生され、再生増幅器３により増幅された
後、公知の構成から成る波形等化回路４に供給される。
この波形等化回路４において、符号間干渉が取り除かれ
ると共に、パ−シャルレスポンス Class IV の方式によ
り３レベル（３値）の再生波に等化される。

【０００９】そして、この一方の出力信号は、Ａ／Ｄ
（アナログ／ディジタル）変換器５に供給され、他方は
Ａ／Ｄ変換器６に供給される。前記Ａ／Ｄ変換器５の出
力信号は本発明が適用される位相検出回路７に供給さ
れ、ここで、後述する再生信号に同期した所定のビット
クロックが再生されて、このクロックにより前記他方の
Ａ／Ｄ変換器６において、再生波をサンプリングする。
更に、この出力信号と前記ビットクロックとは公知の構
成から成るビタビ復調器８に供給されて、ここで、ビタ
ビ復調が行なわれる。そして、この復調信号がビットク
ロックと共に図示しない再生信号処理回路に供給される
構成としているものである。

【００１０】ここで、本願発明の具体例である前記位相
検出回路７の構成を詳述する前に、理解を容易にするた
めに３値の位相同期ル−プ（以降、ＰＬＬと記す）回路
の基本構成を図２、図３を参照して説明する。図２は、
そのブロック構成図、図３はその各出力点における出力
波形図である。

【００１１】これらの図において、入力再生信号ａは比
較器１０、１１にそれぞれ供給され、ここで、例えば、
スレショルドレベル０．５より大きい時に１、スレショ
ルドレベルー０．５より小さい時に−１、そして、これ
らの間にある時に０として、それぞれ復号される。この
ような再生信号は、１，０，−１の変換点、即ち、スレ
ッショルドレベルとの交差点に位相情報を持ち、比較器
１０、１１からは信号ｂが得られる。エッジ検出器１２
は、この信号ｂの位相情報点を検出して信号ｃを得る。

【００１２】そして、比較器１３において、前記波形信
号ｃと、電圧制御発信器（以下、ＶＣＯと記す）１５の
出力信号を分周器１６を通じて得られた信号ｄとが比較
され、この誤差分がル−プフィルタ１４を通じて前記Ｖ
ＣＯ１５に帰還され、ＰＬＬ回路が構成されるものであ
る。

【００１３】次に、このような基本的な考え方に基づい
てなされた位相検出回路７の具体的構成につき、図４及
び図５を用いて詳述する。図４はそのブロック図、図５
は図４のタイミングチャ−トを示すもので、（Ａ）〜
（Ｇ）は図４に示した各出力点の出力波形を示し、クロ
ックｃｋ１，ｃｋ２、及び再生信号ｘ（ｔ）はそれぞれ
図４に対応する。

【００１４】図において、入力端子７０１より入来した
ディジタル再生信号ｘ（ｔ）（連続時間波形）は、Ａ／
Ｄ変換器７０２においてビットレ−トのｍ（ｍは１以上
の整数）倍のクロックｃｋ１によって信号ｘｋ（離散時
間波形，ｋは整数）に変換される〔信号（Ａ）〕。この
信号ｘｋは、Ｄ型フィリップ・フロップ（以降ＤＦＦと
記す）７０３及び比較器７０４に夫々に供給される。

【００１５】この比較器７０４には、信号ｘｋと共にＤ
ＦＦ７０３から出力される１クロック前の信号（ｘｋ−
１）〔信号（Ｂ）〕とが供給されて、位相情報点の検出
が行なわれる。例えば、±５をスレッショルドレベルと
し、３値を検出する場合には、５を横切る位置で０から
１又は１から０への変移があった場合、或いは、ー５を
横切る位置で−１から０又は０から−１への変移がそれ
ぞれあった場合に、位相情報点があったものとして、１
が出力される〔信号（Ｃ）〕。この動作を行わせるため
のに、例えば、図６に示す参照テ−ブルが使用される。
この例では、縦方向にｘｋの絶対値をとり、横方向にｘ
ｋ−１の絶対値をとって所定のテ−ブルを形成している
ものである。

【００１６】また、信号ｘｋ，ｘｋ−１は演算器７０５
にも供給され、ここで、（ｘｋ−ＳＬ）／〔ｘｋ−（ｘ
ｋ−１）〕×Ｎ／２の演算が行われる（ただし、ＳＬは
スレッショルドレベルの大きを示す）。この演算結果は
スレッショルドレベルとの交差点からｘｋまでの距離を
表す〓〔信号（Ｄ）〕。そして、この出力信号が演算器
７０７に入力され、Ｎ／２発生器７０６より入来する数
値Ｎ／２が用いられ、（信号Ｄ）＋Ｎ／２−（加算器７
１２の出力）の演算が行われる。

【００１７】演算器７０７の出力は係数器７０８におい
てｋ倍（ただし、０≦Ｋ≦１）され、この出力が信号
（Ｃ）＝１の場合、即ち、ｘｋ−１からｘｋの間にスレ
ッショレベルと交差する点があった場合に、ゲ−ト回路
７０９がオ−プンされて、その出力が加算器７１０に加
えられる。この加算器７１０では加算器７１２の出力と
加算され、その結果、信号（Ｅ）が生成されてＤＦＦ７
１１に供給される。このＤＦＦ７１１では、クロックｃ
ｋ１より遅れたクロックｃｋ２でラッチされ、加算器７
１２に加えられる。そして、この加算器７１２では、Ｎ
／２発生器７１６より供給されるＮ／２値と加算される
が、この時の加算はＭＯＤ（Ｎ）の加算が行われる。

【００１８】即ち、前記演算器７０７、係数器７０８、
ゲート回路７０９、加算器７１０、ＤＦＦ７１１、及び
加算器７１２によりＰＬＬ回路が構成され、後述により
明らかになるが、前記加算器７１２の出力がｘｋの位置
の予測値となり、前記係数器７０８の出力がこの予測値
に対する補正値となっている。また、この係数器７０８
に乗じられるｋはル−プのゲインとなっている。

【００１９】前記ＰＬＬ回路からのクロックを入力位相
情報に同期したクロックとして出力するために、入力波
形から演算によって求めたスレッショルドレベルとの交
差点からの距離を示す信号（Ｄ）に、係数器７０８の出
力信号を補正値として加算器７１５で加算し、この出力
を係数器７１６においてｊ／Ｎ倍して、ＤＦＦ７１７に
供給する。そして、この信号をＡＮＤ回路７１４より供
給される信号によりラッチして、デ−タセレクタ７１８
に切り換え信号（Ｇ）として出力する。

【００２０】一方、このデ−タセレクタ７１８には、発
信器７１９から再生信号のビットレ−トと等しい周波数
のクロックがディレイライン（Ｄｅｌａｙｌｉｎｅ）
７２０を通じて、例えば、ｊ＝８とすると、図７に示す
ような所定時間ずつ遅延されたクロックΦ0 〜Φ7 が生
成されて供給されており、これらのクロックを前記切り
換え信号（Ｇ）により選択して端子７２１より出力する
構成としているものである。

【００２１】次に、これらの構成より成る位相検出回路
７の動作につき、図５を併せ参照して説明する。この動
作の例では、ｍ＝２，Ｎ＝１６，ｊ＝８，ｋ＝０．５と
する。同図において、再生デ−タはサンプリングクロッ
クｃｋ１のＡ／Ｄ変換器７０２において、Ｘ１＝１，Ｘ
２＝６，Ｘ３＝９……の離散値に変換される。また、ｃ
ｋ１を基準としたタイムスロットをｔ１，ｔ２，ｔ３，
……とする。この時、比較器７０４の出力（Ｃ）は図６
示した参照テ−ブルの判定値より、ｔ２，ｔ４，ｔ８，
ｔ１２でスレッショルドレベルと交差したと判断されて
１が出力され、それ以外は０が出力される。

【００２２】演算器７０５の出力（Ｄ）は、出力（Ｃ）
が１の時のみ意味を持ち、ｔ２で（６−５）／（６−１）×８＝約２ｔ４で（３−５）／（３−９）×８＝約３ｔ２で（−９＋５）／（−９＋１）×８＝約４となる。これは、ｘ２，ｘ４，ｘ７の直前のスレッショ
ルドレベルとの交差点からの距離を示している。

【００２３】これらの演算値が演算器７０７、係数器７
０８を順次経て、補正値として前の値から求めた予測値
と加算されるのであるが、例えば、ｘ１の位置ｄ１が４
であったとすると、タイムスロットｔ２において、ＤＦ
Ｆ７１２の出力（Ｆ）の出力が４、加算器７１２の出力
が４＋８＝１２となる。即ち、ｘ２の位置ｄ２の予測値
は１２となる。

【００２４】しかし、この時、係数器７０８の出力は−
１で、ゲ−ト回路７０９はオ−プン状態となり、加算器
７１０の出力（Ｅ）が１２−１＝１１となって、ｘ２の
位置ｄ２は１１と判断される。また、ｘ３の位置ｄ３が
ｔ３で、ゲ−ト回路７０９がクロ−ズ状態となるので１
１＋８＝１９のＭＯＤ（１６）の３となる。また、ｔ４
ではゲ−ト回路７０９がオ−プン状態となり、その補正
値が３＋８−１１＝０となってｄ４の位置は１１、また
更に、ｔ８については（４＋８−１１）×０．５＝約１
で、ｄ８の位置は１１＋１＝１２となる。即ち、スレッ
ショルドレベルとの交差点毎に補正ゲ−トがオ−プン状
態となり、ル−プゲインで決まる補正値によって位相の
調整がなされ、ゲ−ト回路７０９がクロ−ズ状態になっ
た場合にはフリ−ランでル−プが回ることになる。

【００２５】この場合において、再生クロックとクロッ
クｃｋ１との関係を図４に示すように決める。この時ｊ
＝８とする。ｔ２の時、前述のように信号Ｄは２、係数
器８の出力は−１であるので加算器７１５の出力は１、
係数器７１６の出力は１×８／１６＝約１となり、この
値がクロックｃｋ２でラッチされる。

【００２６】この値は、ビット中央からクロックｃｋ１
までの時間的なずれと考えられ、これを基にしてクロッ
クΦ0 〜Φj-1 を選べばビットの略中央にビットクロッ
クを発生させることができる。例えば、ｔ２からｔ４ま
ではクロックΦ１が再生クロックとして出力され、ｔ５
からｔ８まではクロックΦ２が、そして、ｔ９以降はク
ロックΦ３が順次出力されていくことになる。この場合
のクロックはいわゆるビットクロックであり、タイミン
グジッタ−もデータセレクタ７１８で選ぶクロックの数
で決まるから復号の方法から決まるジッタ−マ−ジンか
ら選択されるクロックの数を決定すれば良い。

【００２７】従って、本実施例によれば、３値の検出が
可能で、しかも、再生クロックをビット周期の略中央に
得るようにしているので、クロックジッターの小さな位
相検出回路を提供でき、ビタビ復調器等を具備した３値
波形を扱う符号化方式の磁気記録再生装置には好適な回
路である。

【００２８】

【発明の効果】本発明によれば、３値の検出が可能で、
再生クロックをビット周期の略中央に得るようにしてい
るので、クロックジッターの小さな位相検出回路を提供
できる。

【図面の簡単な説明】

【図１】本発明の位相検出回路を採用したディジタルＶ
ＴＲの再生処理系の一例を示す概略ブロック図である。

【図２】３値の位相同期ル−プ回路の基本ブロック図で
ある。

【図３】図２はの各出力点の波形図である。

【図４】本発明の一実施例に係る位相検出回路７のブロ
ック図である。

【図５】図４のタイミングチャ−ト図である。

【図６】比較器７０４にける参照テ−ブルを示す図であ
る。

【図７】デ−タセレクタ７１８から出力されるクロック
Φ0 〜Φ7 を示す図である。

【符号の説明】

１磁気テ−プ入射光２ａ，ｂ磁気ヘッド３再生増幅器４波形等化回路５，６、７０２Ａ／Ｄ（アナログ／ディジタル）変
換器７位相検出回路８ビタビ復調器１０〜１３比較器１２エッジ検出器１４ル−プフィルタ１５電圧制御発信器（ＶＣＯ）１６分周器７０３，７１１，７１７ＤＦＦ（Ｄ型フィリップ・
フロップ）７０４比較器７０５，７０７演算器７０６Ｎ／２発生器７０９ゲ−ト回路７１０，７１２，７１５加算器７１６係数器７１８デ−タセレクタ７１９発信器７２０ディレイライン（Ｄｅｌａｙｌｉｎｅ）

【手続補正書】

【提出日】平成５年１２月１４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】演算器７０５の出力（Ｄ）は、出力（Ｃ）
が１の時のみ意味を持ち、ｔ２で（６−５）／（６−１）×８＝約２ｔ４で（３−５）／（３−９）×８＝約３ｔ２で（−９＋５）／（−９＋１）×８＝約４となる。これは、ｘ２，ｘ４，ｘ８の直前のスレッショ
ルドレベルとの交差点からの距離を示している。 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年１２月１４日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図２】

【図３】

【図６】

【図７】

【図１】

【図５】

【図４】

Claims

【特許請求の範囲】

【請求項１】再生信号のチャネルビットレ−トのｍ
（ｍは１以上の整数）倍の周波数でサンプリングを行
い、サンプリング値系列におけるチャネルビット期間を
Ｎ等分して表すと共に、連続した２つのサンプリング値
に基づいて特定のレベルを交差する点を演算し、この交
差点の値をもとに、順次Ｎ／２を加えた点を演算すると
共に、次に特定のレベルを交差する点が現われたとき
に、誤差を演算し、この誤差をもとにして、チャネルビ
ットレ−トと等しい周波数で、位相が互いに異なる複数
のクロック信号の中から、１つのクロック信号を選択
し、再生信号のビット周期の略中央にデ−タ再生クロッ
クを出力する構成にしたことを特徴とする位相検出回
路。