JPH0897170A - 金属化層と半導体材料との間の低オーム接触の形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 金属化層とその表面上に絶縁層及び更にその
上に半導体層が配設されている第１の導電形の半導体材
料との間に低オームの接触を形成する。 【解決手段】 半導体材料の表面の上方に所定量のドー
パントを含有する絶縁層１１、１３、１４及びそれらの
間にある半導体層１２を施し、パターン化し、また異な
る導電形（ｐ、ｎ）のドーパントをパターン化された層
をマスクとして使用して注入する。所定の電流で接触面
の小さくまた接触抵抗の少ない接触が生じる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、金属化層と、表面
に絶縁層及び更にその上に半導体層が配設されている第
１の導電形の半導体材料との間に低オーム接触を形成す
るための方法に関する。

【０００２】

【従来の技術】この種の接触形成方法は例えば米国特許
第４８９８８３５号明細書から公知である。絶縁層及び
半導体層はＭＯＳパワートランジスタのゲート酸化物及
びゲートを通して規定される。この公知のパターンは主
として個別デバイスに適しているが、しかしパワー素子
を有する集積回路には適していない。

【０００３】

【発明が解決しようとする課題】本発明の課題は、接触
面を小さく、接触抵抗を低くするように冒頭に記載した
形式の方法を改良することにある。

【０００４】

【課題を解決するための手段】この課題は本発明によれ
ば、 −半導体層上に所定量のドーパントを含有する第１の絶
縁層を施し、異方性エッチングにより第１及び第２の開
口の形成下にこの絶縁層をパターン化し、 −マスクとして第１の絶縁層を使用して半導体層を異方
性にエッチングし、 −第２の導電形（ｐ）の第１のドーパントを第１のフォ
ト技術により第１の開口を通して半導体材料中に注入及
びドライブインし、その際第１の領域が半導体材料中に
形成され、 −第１の導電形（ｎ）の第２のドーパントを第２のフォ
ト技術により第２の開口を通して半導体材料中に注入
し、 −全面的に第２のドープされた絶縁層を施し、 −第２の絶縁層を異方性に半導体表面上まで再エッチン
グし、その際第１の開口内に縁側絶縁ウェブが残るよう
にし、 −半導体材料を自己整合的にマスクとして第２の絶縁層
の使用下に異方性に第１の領域内までエッチングし、 −第２の導電形の高ドーピングの第３のドーパントをマ
スクとして第２の絶縁層の使用下に第１の領域内に注入
し、 −金属化層を施すことにより解決される。

【０００５】本発明は、多くの調整準備を配慮する必要
なしに、比較的小さな接触開口が生じるという利点を有
する。接触領域面が比較的小さいことによってターンオ
ン抵抗が少なくなり、そのため損失熱又はスイッチング
熱は僅かな冷却経費で除去することができる。更に本発
明は寄生効果を減少させることができ、そのためパター
ン化された半導体層又はゲートに関して臨界ケースでも
スイッチグ特性を制御することができる。接触領域とチ
ャネル領域との間の抵抗が減らされることによって装置
の破壊挙動がより安定化される。本発明に関与する全て
の拡散はパターン化された半導体層上で自己整合されて
いる。

【０００６】

【実施例】本発明を実施例及び図面に基づき以下に詳述
する。

【０００７】本発明は図１に基づく構造から出発する。
ホウ素をドープされ任意に配向されている半導体材料１
の上方に、ｎドープされたウェル３が例えばエピタキシ
ャルに配設されている。このウェル３は高導電率の領域
２を介して低オームに接触化される。ウェル３はそれぞ
れ高導電率のｐドープされた領域４ａ、４ｂ並びに５ａ
及び５ｂにより隔離されている。低オームのウェル接続
領域２は高導電率の深拡散領域７によってウェル３の表
面と接続されている。深拡散領域７は、装置の表面を覆
う例えば酸化シリコンからなる絶縁層６をまずパターン
化し、その後例えば炉に入れることにより高導電率のｎ
ドープされた層をウェル内に形成し、引続きこの層をド
ライブインすることにより形成される。その際パターン
化された表面上に熱的に形成される酸化物層８が生じ
る。

【０００８】同様にして半導体装置の他の領域にｐウェ
ルを形成する。

【０００９】図１を出発点として能動的デバイス領域が
形成される。そのため図２に示すようにまず酸化物層６
が標準フォト技術及び湿式化学エッチングによりパター
ン化され、その際低分量の予備注入で酸化物の角度を調
整することができる。この予備注入は例えば全面的なア
ルゴンの注入であってもよい。それに続いてそれ自体は
公知の別の工程が行われる。ＣＭＯＳトランジスタの場
合トランジスタのカットオフ電圧は低分量の適切なドー
ピングにより調整することができる。

【００１０】次の工程で例えば熱的に形成される酸化シ
リコンのような絶縁層１１の形成が行われる。ＭＯＳト
ランジスタの場合この層がゲート絶縁物の機能を果た
す。その後半導体層１２、例えばポリシリコン層が施さ
れる。この層１２は炉に入れることによって高導電率に
ドープされる。この層からＭＯＳトランジスタのゲー
ト、抵抗体又は導体路が形成される。

【００１１】次の工程で半導体層１２上に所定量のドー
パントを含有する第１の絶縁層（１３、１４）が施され
る。この第１の絶縁層はゲッタリング層の役割をする。
ドーパントの含有量はゲッタリング作用が生じるように
選択され、その際この第１の絶縁層は若干のリフロー特
性を有している。例えば第１の絶縁層はホウリンケイ酸
ガラス層（ＢＰＳＧ）であってもよい。また有利には下
方層１３がリン又はホウ素をドープされており、一方上
方層１４がドープされていない層１３及び１４からなる
サンドイッチ構造層であってもよい。また極端な場合に
は後に施される第２の絶縁層がドープされている場合に
は第１の絶縁層はドープされていなくてもよい。ドープ
された酸化物層１３と未ドープの酸化物層１４とからな
る、典型的にはＴＥＯＳからなる二重層は引続き標準フ
ォト技術によりパターン化され、異方性にエッチングさ
れる。

【００１２】その後マスクとして第１の絶縁層（１３、
１４）を使用して半導体層１２を異方性にエッチングす
る。引続き露出する絶縁層１１を異方性又は等方性エッ
チングにより散乱酸化物層１１ａに薄層化することがで
きる。

【００１３】次の工程で平均的な導電率のｐドープされ
たドーパント１５の注入が半導体材料中に行われる。形
成された装置は図２に示されている。

【００１４】ｐドープされた層１５のドライブイン後こ
の領域は本実施例においてはＤＭＯＳトランジスタの本
体の機能を果たす。他の装置の場合この領域はｎｐｎト
ランジスタのベースの機能、ＰＭＯＳトランジスタのソ
ース又はドレイン、ｐｎｐトランジスタのエミッタ又は
拡散抵抗体の機能を果たす。注入用に使用されるフォト
技術は標準フォト技術である。

【００１５】もう１つの標準レジストフォト技術により
半導体材料中に高導電率のｎドープされた領域１６が注
入及びドライブインされる。この領域はＤＭＯＳトラン
ジスタのソースの機能、場合によってはｎｐｎトランジ
スタのエミッタ又はＮＭＯＳトランジスタのソース及び
ドレインの機能を備えることも可能である。ｎドープさ
れた層１６のドライブインに続いて第２の絶縁層１７が
施される（図３参照）。第２の絶縁層１７は有利にはリ
ン又はホウ素含有酸化物層であり、第１の絶縁層（サン
ドイッチ層１３及び１４）と同様の層厚を有している。
第２の絶縁層１７も例えばホウリンケイ酸ガラス層であ
ってもよい。引続き層１７は炉内処理で圧縮することが
できるが、その際層は強くはリフローされていない。

【００１６】次の処理工程で第２の絶縁層のパターン化
がもう１つのフォト技術及び異方性エッチングにより半
導体表面まで行われる。即ちエッチング処理は半導体表
面上で停止されることになる。こうして形成された層１
７のパターンを形成すべき接触領域内においてマスクと
して使用して引続き半導体材料をエッチングする（図４
参照）。これにより生じるトレンチ１０は層１７により
形成されたスペーサ１８によりパターン化された半導体
層１２に対し、即ちポリシリコン層エッジに対し確実な
間隔をもつことになる。

【００１７】その後第３の絶縁物質として高分量のｐド
ーピング材２５が半導体材料、即ち形成されたシリコン
トレンチ１０の底部に注入される。この工程の作用は接
触抵抗の減少又は他の装置の場合ｐｎｐトランジスタの
エミッタとしての機能である。この工程におけるマスキ
ングは再び第２の絶縁層１７により行われる。図５に示
す次の工程で例えばアルミニウムからなる金属化層１９
が全面的に施される。この層の作用は半導体材料の接触
化又は導体路としての機能である。

【００１８】半導体パターンを形成するためのその後の
工程は従来技術から公知の工程に相当する。例えば酸化
物層１７は金属化層１９を施す前に標準フォト技術及び
湿式化学又は異方性エッチングにより接触を形成するの
にシリコントレンチ１０を使用せずにパターン化しても
よい（図５参照）。金属化層の被着後この層はパターン
化され、特にＴＥＯＳの絶縁層２０が析出され、パター
ン化され、装置の表面の平坦化が行われる。次に第２の
導電性層２１の被着及びパターン化が第１と第２の導電
性層間に接触を形成して行われる。その後もう１つの絶
縁層２２が析出され、パターン化される。更にもう１つ
の絶縁層２３が、特にその上方にパッシベーション層と
して窒化シリコン層２４を備えているリン含有酸化物層
が施される。

【００１９】図１〜６により説明された工程は種々の形
式のデバイスを有する集積回路の製造に適している。図
１〜６は半導体ウェハの上側にドレイン又はソース接触
を有するｎチャネルＤＭＯＳトランジスタの製造を示し
ているのに対し、図７〜１０は同じ符号を使用して他の
形式のデバイスを示すものである。

【００２０】図７によるｎｐｎトランジスタでは領域１
６ａはコレクタ接触であり、これは埋め込まれた領域２
に対するコレクタ深拡散部を介してコレクタ３を接触化
する。領域１５はベースであり、１６ｂはエミッタであ
る。

【００２１】図８及び９は低ボルトＣＭＯＳトランジス
タを示しており、その際図８のＰＭＯＳトランジスタの
領域１５又は図９のＮＭＯＳトランジスタの領域１６は
ソース又はドレイン領域である。図９では領域１５はＮ
ＭＯＳトランジスタ用のｐウェルとして設けられてい
る。

【００２２】更に本発明方法により高遮断性ｐチャネル
トランジスタ、抵抗体、キャパシタンス及びダイオード
が実現可能である。全てのデバイスは互いにｐｎ接合に
より分離されている。

【００２３】ＤＭＯＳトランジスタを有する集積回路の
製造にはそのドレイン接触がウェハの裏側にある場合、
当業者に周知の能動的デバイス領域を形成する前の個々
の工程は省略可能である。基本材料としては一定の配向
を有する高導電率のｎ導電形シリコンを使用する。全製
造工程の終了時にウェハの裏側に導電性層の被着が設け
られる。図１０にはその結果生じる高遮断性、絶縁性、
横型ｎチャネルＤＭＯＳトランジスタが示されている。

【００２４】本発明方法はＤＭＯＳ個別トランジスタの
製造にも適しており、その際図１〜６に記載されている
製造工程で本発明により特許請求されている要旨を変更
しないで個々の工程は変更又は省略可能である。基本材
料としてはこの場合も所定の配向を有する高導電率のｎ
導電性シリコンが使用され、処理工程の最後に導電性層
がウェハの裏側に施されなければならない。

【図面の簡単な説明】

【図１】本発明方法の第１の実施例の一工程を示す概略
断面図。

【図２】本発明方法の第１の実施例の一工程を示す概略
断面図。

【図３】本発明方法の第１の実施例の一工程を示す概略
断面図。

【図４】本発明方法の第１の実施例の一工程を示す概略
断面図。

【図５】本発明方法の第１の実施例の一工程を示す概略
断面図。

【図６】図１〜５に基づくＤＭＯＳトランジスタの集積
された接触領域の概略断面図。

【図７】本発明方法の第２の実施例の一工程を示す概略
断面図。

【図８】本発明方法の第２の実施例の一工程を示す概略
断面図。

【図９】本発明方法の第２の実施例の一工程を示す概略
断面図。

【図１０】図７〜９に基づくＤＭＯＳトランジスタの概
略断面図。

【符号の説明】

１ 半導体材料 ２ ウェル接続領域 ３ ウェル ４ａ、４ｂ、５ａ、５ｂ ｐドープウェル ６ カバー絶縁層 ７ 深拡散領域 ８ 酸化物層 １０ シリコントレンチ １１ 絶縁層 １１ａ 散乱酸化物層 １２ 半導体層 １３、１４ 第１の絶縁層 １５ 第１のドーパント １６ 第２のドーパント １７ 第２のドープされた絶縁層（酸化物層） １８ 絶縁ウェブ（スペーサ） １９ 金属化層 ２０ 絶縁層（ＴＥＯＳ） ２１ 第２の導電性層 ２２ 絶縁層 ２３ 絶縁層（リン含有） ２４ 窒化ケイ素層（パッシベーション層） ２５ ｐドーピング材

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレアス プロイスガー ドイツ連邦共和国 85591 フアーターシ ユテツテン ローベルト‐シユトルツ‐シ ユトラーセ 30

Claims (8)

【特許請求の範囲】
1. 【請求項１】 金属化層と、表面に絶縁層及び更にその
   上に半導体層が配設されている第１の導電形（ｎ）の半
   導体材料との間に低オーム接触を形成するための方法に
   おいて、 −半導体層（１２）上に所定量のドーパントを含有する
   第１の絶縁層（１３、１４）を施し、異方性エッチング
   により第１及び第２の開口の形成下にこの絶縁層をパタ
   ーン化し、 −マスクとして第１の絶縁層（１３、１４）を使用して
   半導体層（１２）を異方性にエッチングし、 −第２の導電形（ｐ）の第１のドーパント（１５）を第
   １のフォト技術により第１の開口を通して半導体材料中
   に注入及びドライブインし、その際第１の領域（１５）
   が半導体材料（３）中に形成され、 −第１の導電形（ｎ）の第２のドーパント（１６）を第
   ２のフォト技術により第２の開口を通して半導体材料
   （３）中に注入し、 −全面的に第２のドープされた絶縁層（１７）を施し、 −第２の絶縁層（１７）を異方性に半導体表面上まで再
   エッチングし、その際第１の開口内に縁側絶縁ウェブ
   （１８）が残るようにし、 −半導体材料（３）を自己整合的にマスクとして第２の
   絶縁層（１７、１８）の使用下に異方性に第１の領域
   （１５）内までエッチングし、 −第２の導電形（ｐ）の高ドーピングの第３のドーパン
   ト（２５）をマスクとして第２の絶縁層（１７、１８）
   の使用下に第１の領域（１５）内に注入し、 −金属化層（１９）を施すことを特徴とする低オーム接
   触の形成方法。
2. 【請求項２】 第１の絶縁層（１３）に補助的にもう１
   つの絶縁層（１４）を施し、この両層をほぼ等しくパタ
   ーン化することを特徴とする請求項１記載の方法。
3. 【請求項３】 絶縁層（１１）を第１のドーパント（１
   ５）を注入する前に薄層化することを特徴とする請求項
   １又は２記載の方法。
4. 【請求項４】 第１のドーパント（１５）により平均的
   な導電率の注入領域を、また第２及び第３のドーパント
   によりそれぞれ高導電率の注入領域を形成することを特
   徴とする請求項１ないし３の１つに記載の方法。
5. 【請求項５】 第２のドープ絶縁層（１７）が第１のド
   ープ絶縁層（１３、１４）とほぼ同じ厚さを有している
   ことを特徴とする請求項１ないし４の１つに記載の方
   法。
6. 【請求項６】 第２のドープ絶縁層（１７）を、側方で
   絶縁層（１１）、半導体層（１２）及び第１の絶縁層
   （１３、１４）に接する絶縁ウェブ（１８）の形成下に
   パターン化することを特徴とする請求項１ないし５の１
   つに記載の方法。
7. 【請求項７】 第２のドープ絶縁層（１７）をそのパタ
   ーン化の前に薄層化することを特徴とする請求項１ない
   し６の１つに記載の方法。
8. 【請求項８】 第１及び第２の開口が同形であることを
   特徴とする請求項１ないし７の１つに記載の方法。