JPH0620995A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0620995A JPH0620995A JP17222492A JP17222492A JPH0620995A JP H0620995 A JPH0620995 A JP H0620995A JP 17222492 A JP17222492 A JP 17222492A JP 17222492 A JP17222492 A JP 17222492A JP H0620995 A JPH0620995 A JP H0620995A
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Landscapes
- Electrodes Of Semiconductors (AREA)
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- Weting (AREA)
Abstract
(57)【要約】
【目的】接続孔の側面の段差による配線の断線による保
留り、信頼性の低下を防ぎ、かつ、接続孔での接触面積
を大きくすることにより半導体装置の特性を向上させ
る。 【構成】シリコン基板１に形成された拡散層２Ａと配線
層との接続のための接続孔６を第２ＢＰＳＧ膜３Ｂ、Ｃ
ＶＤ酸化膜５及び第１ＢＰＳＧ膜３Ａに形成し、その接
続孔の側面に多結晶シリコン膜のサイドウォール７を形
成する。次で、上層配線としてＴｉ−ＴｉＮ膜８及びＡ
ｌ膜９を形成する。
留り、信頼性の低下を防ぎ、かつ、接続孔での接触面積
を大きくすることにより半導体装置の特性を向上させ
る。 【構成】シリコン基板１に形成された拡散層２Ａと配線
層との接続のための接続孔６を第２ＢＰＳＧ膜３Ｂ、Ｃ
ＶＤ酸化膜５及び第１ＢＰＳＧ膜３Ａに形成し、その接
続孔の側面に多結晶シリコン膜のサイドウォール７を形
成する。次で、上層配線としてＴｉ−ＴｉＮ膜８及びＡ
ｌ膜９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に拡散層と配線とを接続する接続孔
に関する。
製造方法に関し、特に拡散層と配線とを接続する接続孔
に関する。
【０００２】
【従来の技術】半導体装置においては、近年の高集積化
に伴ない、素子や配線等の微細化が急速に進んでいる。
素子や配線の微細化が進むにつれ半導体基板の拡散層と
配線との接続を行なう接続孔の面積は、縮小率の２乗に
比例して急速に小さくなってきている。
に伴ない、素子や配線等の微細化が急速に進んでいる。
素子や配線の微細化が進むにつれ半導体基板の拡散層と
配線との接続を行なう接続孔の面積は、縮小率の２乗に
比例して急速に小さくなってきている。
【０００３】現在一般的に用いられている接続孔は図２
に示す様な断面構造となっている。まずＰ型シリコン基
板１上にホトリソグラフィー技術とイオン注入技術を用
いＮ型拡散層２を形成する。その後層間絶縁膜となる第
１ＢＰＳＧ膜３ＡをＣＶＤ法により形成し、その上に多
結晶シリコン膜または高融点金属シリサイド膜より成る
下層配線４を、ＣＶＤ技術またはスパッタリング技術、
ホトリソグラフィー技術、エッチング技術を用いて形成
する。その後第２のＢＰＳＧ膜３Ｂよりリンやボロンの
外向拡散を防止するためのＣＶＤ法による酸化膜（ＣＶ
Ｄ酸化膜）５を堆積したのち、その上に第２ＢＰＳＧ膜
３ＢをＣＶＤ法により堆積する。
に示す様な断面構造となっている。まずＰ型シリコン基
板１上にホトリソグラフィー技術とイオン注入技術を用
いＮ型拡散層２を形成する。その後層間絶縁膜となる第
１ＢＰＳＧ膜３ＡをＣＶＤ法により形成し、その上に多
結晶シリコン膜または高融点金属シリサイド膜より成る
下層配線４を、ＣＶＤ技術またはスパッタリング技術、
ホトリソグラフィー技術、エッチング技術を用いて形成
する。その後第２のＢＰＳＧ膜３Ｂよりリンやボロンの
外向拡散を防止するためのＣＶＤ法による酸化膜（ＣＶ
Ｄ酸化膜）５を堆積したのち、その上に第２ＢＰＳＧ膜
３ＢをＣＶＤ法により堆積する。
【０００４】この後上層配線とＮ型拡散層２との接続の
ためウェットエッチングと異方性のドライエッチングに
て接続孔６Ａを形成する。次に、接続抵抗の低抵抗化ま
たリーク電流防止のために接続孔内部に不純物をイオン
注入するが、この時の接続孔内部の基板表面へのダメー
ジ防止のため、また注入されたイオンの活性化のための
熱処理時の、第１、第２ＢＰＳＧ膜３Ａ、３Ｂからのリ
ンやボロンの外向拡散防止のため、ＣＶＤ技術により薄
い酸化膜（図示せず）を形成する。その後、前記目的に
より、イオン注入、熱処理を行なう。
ためウェットエッチングと異方性のドライエッチングに
て接続孔６Ａを形成する。次に、接続抵抗の低抵抗化ま
たリーク電流防止のために接続孔内部に不純物をイオン
注入するが、この時の接続孔内部の基板表面へのダメー
ジ防止のため、また注入されたイオンの活性化のための
熱処理時の、第１、第２ＢＰＳＧ膜３Ａ、３Ｂからのリ
ンやボロンの外向拡散防止のため、ＣＶＤ技術により薄
い酸化膜（図示せず）を形成する。その後、前記目的に
より、イオン注入、熱処理を行なう。
【０００５】次にこの薄い酸化膜を取り除くためにフッ
素系のエッチング液によりウェットエッチングを行な
う。その後上層の金属配線膜としてＴｉ−ＴｉＮ膜８と
ＳｉとＣｕを含むＡｌ膜９をスパッタ技術、ホトリソグ
ラフィー技術、エッチング技術により形成する。
素系のエッチング液によりウェットエッチングを行な
う。その後上層の金属配線膜としてＴｉ−ＴｉＮ膜８と
ＳｉとＣｕを含むＡｌ膜９をスパッタ技術、ホトリソグ
ラフィー技術、エッチング技術により形成する。
【０００６】
【発明が解決しようとする課題】この従来の接続孔の製
造方法では、接続孔内部へのイオン注入を行なう前に堆
積した薄い酸化膜をウェットエッチングにて除去する際
に接続孔の側壁も同時にエッチングされてしまう。この
時接続孔の側壁は層間絶縁膜としての第１ＢＰＳＧ膜３
Ａ、ＣＶＤ酸化膜５及び第２ＢＰＳＧ膜３Ｂが形成され
ているが、ウェットエッチング液での各膜のエッチング
速度が異なるため、ウェットエッチング終了時には、接
続孔の側壁に段差が生じる。そのため、上層配線用の金
属材料、すなわちＴｉ−ＴｉＮ膜８とＡｌ膜９が接続孔
の内部で切断され、半導体装置の歩留り低下又は信頼性
の悪化が起るという問題点があった。また接続孔の面積
が小さいことによる接続孔内の導体の抵抗増大による電
圧降下により、電源電圧マージンの悪化、スピード派性
の悪化という問題も生じている。
造方法では、接続孔内部へのイオン注入を行なう前に堆
積した薄い酸化膜をウェットエッチングにて除去する際
に接続孔の側壁も同時にエッチングされてしまう。この
時接続孔の側壁は層間絶縁膜としての第１ＢＰＳＧ膜３
Ａ、ＣＶＤ酸化膜５及び第２ＢＰＳＧ膜３Ｂが形成され
ているが、ウェットエッチング液での各膜のエッチング
速度が異なるため、ウェットエッチング終了時には、接
続孔の側壁に段差が生じる。そのため、上層配線用の金
属材料、すなわちＴｉ−ＴｉＮ膜８とＡｌ膜９が接続孔
の内部で切断され、半導体装置の歩留り低下又は信頼性
の悪化が起るという問題点があった。また接続孔の面積
が小さいことによる接続孔内の導体の抵抗増大による電
圧降下により、電源電圧マージンの悪化、スピード派性
の悪化という問題も生じている。
【０００７】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板表面に形成された拡散層と、この拡散層
上に形成されたエッチングレートの異なる複数の層間絶
縁膜と、この層間絶縁膜と前記拡散層の一部を掘り下げ
て形成された接続孔と、この接続孔の側面に形成された
多結晶シリコン膜からなるサイドウオールとを含むもの
である。
は、半導体基板表面に形成された拡散層と、この拡散層
上に形成されたエッチングレートの異なる複数の層間絶
縁膜と、この層間絶縁膜と前記拡散層の一部を掘り下げ
て形成された接続孔と、この接続孔の側面に形成された
多結晶シリコン膜からなるサイドウオールとを含むもの
である。
【０００８】第２の発明の半導体装置の製造方法は、半
導体基板の表面に拡散層を形成する工程と、この拡散層
を含む全面にエッチングレートの異なる複数の層間絶縁
膜を形成する工程と、この層間絶縁膜と前記拡散層の表
面をエッチングし接続孔を形成する工程と、全面に多結
晶シリコン膜を形成したのちエッチングし前記接続孔の
側面に多結晶シリコン膜からなるサイドウオールを形成
する工程とを含むものである。
導体基板の表面に拡散層を形成する工程と、この拡散層
を含む全面にエッチングレートの異なる複数の層間絶縁
膜を形成する工程と、この層間絶縁膜と前記拡散層の表
面をエッチングし接続孔を形成する工程と、全面に多結
晶シリコン膜を形成したのちエッチングし前記接続孔の
側面に多結晶シリコン膜からなるサイドウオールを形成
する工程とを含むものである。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は本発明の一実施例を説明する
ための半導体チップの断面図である。
る。図１（ａ）〜（ｃ）は本発明の一実施例を説明する
ための半導体チップの断面図である。
【００１０】まず図１（ａ）に示すように、Ｐ型のシリ
コン基板１上にホトリソグラフィ技術とイオン注入技術
により第１のＮ型拡散層２Ａを形成する。その後層間絶
縁膜として第１ＢＰＳＧ膜をＣＶＤ法を用いて４００ｎ
ｍの厚さに形成したのち、その上に多結晶シリコン膜ま
たは高融点金属シリサイド膜等より成る下層配線４を形
成する。その後第２のＢＰＳＧ膜よりのリンやボロンの
外向拡散防止用としてＣＶＤ酸化膜５を１００ｎｍ堆積
し、次に第２のＢＰＳＧ膜３ＢをＣＶＤ法により形成す
る。
コン基板１上にホトリソグラフィ技術とイオン注入技術
により第１のＮ型拡散層２Ａを形成する。その後層間絶
縁膜として第１ＢＰＳＧ膜をＣＶＤ法を用いて４００ｎ
ｍの厚さに形成したのち、その上に多結晶シリコン膜ま
たは高融点金属シリサイド膜等より成る下層配線４を形
成する。その後第２のＢＰＳＧ膜よりのリンやボロンの
外向拡散防止用としてＣＶＤ酸化膜５を１００ｎｍ堆積
し、次に第２のＢＰＳＧ膜３ＢをＣＶＤ法により形成す
る。
【００１１】この後ホトリソグラフィー技術により接続
孔６を形成する。この場合、まずフッ酸系のエッチング
液により２００ｎｍウェットエッチング後、ＣＦ4 系の
エッチングガスによる異方性のエッチングで半導体基板
まで酸化膜のエッチングを行なう。その後シリコン基板
を掘り下げるためにＳＦ6 ／Ｃｌ2 系のエッチングガス
により異方性のドライエッチングを行ない深さ２００ｎ
ｍの溝１０を形成する。
孔６を形成する。この場合、まずフッ酸系のエッチング
液により２００ｎｍウェットエッチング後、ＣＦ4 系の
エッチングガスによる異方性のエッチングで半導体基板
まで酸化膜のエッチングを行なう。その後シリコン基板
を掘り下げるためにＳＦ6 ／Ｃｌ2 系のエッチングガス
により異方性のドライエッチングを行ない深さ２００ｎ
ｍの溝１０を形成する。
【００１２】次に図１（ｂ）に示すように、接続抵抗の
抵抗低減、およびリーク電流の減少のためＰをイオン注
入により、セルファラインで６０ｋｅｖ、ドーズ量５×
１０15／ｍ2 、７°と１５°の傾きでシリコン基板の接
続孔の側壁にも注入される様に注入し、第２のＮ型拡散
層３Ｂを形成する。その後ＣＶＤ法により多結晶シリコ
ンを２００ｎｍの厚さに形成したのち、ＨＢｒ／Ｃｌ2
系のエッチングガスにより異方性のドライエッチバック
処理をおこない、接続孔６の側面に多結晶シリコン膜の
サイドウォール７を形成する。この後接続孔の形状改善
のため、窒素雰囲気中で９００℃１５分の熱処理を行な
う。この時に若干の酸化膜が成長するためフッ酸系のエ
ッチング液で１５秒のウェットエッチングを行なう。
抵抗低減、およびリーク電流の減少のためＰをイオン注
入により、セルファラインで６０ｋｅｖ、ドーズ量５×
１０15／ｍ2 、７°と１５°の傾きでシリコン基板の接
続孔の側壁にも注入される様に注入し、第２のＮ型拡散
層３Ｂを形成する。その後ＣＶＤ法により多結晶シリコ
ンを２００ｎｍの厚さに形成したのち、ＨＢｒ／Ｃｌ2
系のエッチングガスにより異方性のドライエッチバック
処理をおこない、接続孔６の側面に多結晶シリコン膜の
サイドウォール７を形成する。この後接続孔の形状改善
のため、窒素雰囲気中で９００℃１５分の熱処理を行な
う。この時に若干の酸化膜が成長するためフッ酸系のエ
ッチング液で１５秒のウェットエッチングを行なう。
【００１３】次に図１（ｃ）に示すように、上層の配線
となるＴｉ−ＴｉＮ膜８（Ｔｉ膜を６０ｎｍ、ＴｉＮ膜
を１００ｎｍ）をスパッタ法により堆積し、高速熱処理
を行ないＴｉ膜をシリサイド化する。次にＳｉとＣｕを
含むＡｌ膜９を６００ｎｍ堆積したのち、ホトリソグラ
フィー技術を用いてパターニングを行なう。
となるＴｉ−ＴｉＮ膜８（Ｔｉ膜を６０ｎｍ、ＴｉＮ膜
を１００ｎｍ）をスパッタ法により堆積し、高速熱処理
を行ないＴｉ膜をシリサイド化する。次にＳｉとＣｕを
含むＡｌ膜９を６００ｎｍ堆積したのち、ホトリソグラ
フィー技術を用いてパターニングを行なう。
【００１４】このように本実施例によれば、接続孔の側
面にサイドウォールを形成したのち熱処理し、形成され
た酸化膜をウエットエッチング法で除去しているため、
接続孔の側面に段差が形成されることはなくなる。従っ
て上層配線が切断されることはなくなる。
面にサイドウォールを形成したのち熱処理し、形成され
た酸化膜をウエットエッチング法で除去しているため、
接続孔の側面に段差が形成されることはなくなる。従っ
て上層配線が切断されることはなくなる。
【００１５】尚、上記実施例においてはＰをイオン注入
したのち多結晶シリコン膜からなるサイドウォール７を
形成したが、サイドウォール７を形成したのちのイオン
注入を行ってもよい。この場合、イオン注入によりサイ
ドウォール７がより導体化するため、接続抵抗をより小
さくすることができる。
したのち多結晶シリコン膜からなるサイドウォール７を
形成したが、サイドウォール７を形成したのちのイオン
注入を行ってもよい。この場合、イオン注入によりサイ
ドウォール７がより導体化するため、接続抵抗をより小
さくすることができる。
【００１６】
【発明の効果】以上説明した様に本発明は、接続孔の側
面に多結晶シリコン膜のサイドウォールを形成後に接続
孔の形状改善の熱処理を行なう様にしたため、その後の
フッ酸系のウエットエッチング時にエッチングレートの
異なる複数の層間絶縁膜に形成した接続孔の側璧に段差
が生じることはなくなる。また、その他の洗浄などで生
じた接続孔の側璧の段差部でも、サイドウォールを形成
して、上層の配線が接続孔の内部で断切れすることを防
止する様にしたため、半導体装置の歩留り及び信頼性が
向上するという効果を有する。
面に多結晶シリコン膜のサイドウォールを形成後に接続
孔の形状改善の熱処理を行なう様にしたため、その後の
フッ酸系のウエットエッチング時にエッチングレートの
異なる複数の層間絶縁膜に形成した接続孔の側璧に段差
が生じることはなくなる。また、その他の洗浄などで生
じた接続孔の側璧の段差部でも、サイドウォールを形成
して、上層の配線が接続孔の内部で断切れすることを防
止する様にしたため、半導体装置の歩留り及び信頼性が
向上するという効果を有する。
【００１７】また接続孔を半導体基板表面にまで掘り下
げて形成するため、接続部の接触面積が大きくなり、同
じサイズの接続孔に比べ接続抵抗を小さくすることが可
能となり、電源電圧マージンの向上、スピード派生の向
上という効果も有する。
げて形成するため、接続部の接触面積が大きくなり、同
じサイズの接続孔に比べ接続抵抗を小さくすることが可
能となり、電源電圧マージンの向上、スピード派生の向
上という効果も有する。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
１ シリコン基板 ２Ａ，２Ｂ Ｎ型拡散層 ３Ａ，３Ｂ ＢＰＳＧ膜 ４ 下層配線 ５ ＣＶＤ酸化膜 ６，６Ａ 接続孔 ７ サイドウォール ８ Ｔｉ−ＴｉＮ膜 ９ Ａｌ膜 １０ 溝
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/306 Ｓ 9278−4Ｍ 21/3205 21/90 Ｃ 7514−4Ｍ
Claims (2)
- 【請求項１】 半導体基板表面に形成された拡散層と、
この拡散層上に形成されたエッチングレートの異なる複
数の層間絶縁膜と、この層間絶縁膜と前記拡散層の一部
を掘り下げて形成された接続孔と、この接続孔の側面に
形成された多結晶シリコン膜からなるサイドウオールと
を含むことを特徴とする半導体装置。 - 【請求項２】 半導体基板の表面に拡散層を形成する工
程と、この拡散層を含む全面にエッチングレートの異な
る複数の層間絶縁膜を形成する工程と、この層間絶縁膜
と前記拡散層の表面をエッチングし接続孔を形成する工
程と、全面に多結晶シリコン膜を形成したのちエッチン
グし前記接続孔の側面に多結晶シリコン膜からなるサイ
ドウオールを形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17222492A JPH0620995A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17222492A JPH0620995A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620995A true JPH0620995A (ja) | 1994-01-28 |
Family
ID=15937903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17222492A Withdrawn JPH0620995A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620995A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6146982A (en) * | 1994-09-23 | 2000-11-14 | Infineon Technologies Ag | Method for producing a low-impedance contact between a metallizing layer and a semiconductor material |
-
1992
- 1992-06-30 JP JP17222492A patent/JPH0620995A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6146982A (en) * | 1994-09-23 | 2000-11-14 | Infineon Technologies Ag | Method for producing a low-impedance contact between a metallizing layer and a semiconductor material |
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