JPH0897229A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ヘテロ接合型バイポーラトランジスタを含む半
導体装置の製造方法に関し、製造工程を簡略化するこ
と。 【構成】コレクタ層４と同じエッチャントでエッチング
される材料によりエミッタ層６上にダミーエミッタ層９
を形成し、エミッタ層６とダミーエミッタ層９とをパタ
ーニングしてベース層５の一部を露出し、エミッタ層６
とダミーエミッタ層９の側部にサイドウォール１３ａを
形成し、全体に導電体層１４を形成し、ダミーエミッタ
層９の周囲のサイドウォール１３ａからその周辺にかけ
た領域を覆うレジスト１５を形成し、レジスト１５をマ
スクにして導電体層１４をエッチングしてレジスト１５
の下にベース電極を形成し、続いて、レジスト１５をマ
スクにしてベース層をパターニングしてベース層の周囲
からコレクタ層を露出するとともにダミーエミッタ層９
を除去してエミッタ層を露出する工程を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳細には、ヘテロ接合型バイポーラトラン
ジスタを有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】ガリウム砒素などの高移動度化合物半導
体を用いたヘテロ接合型バイポーラトランジスタ（以
後、ＨＢＴ素子と言う）は、シリコンのバイポーラトラ
ンジスタよりも高速でしかも高周波まで使用可能である
ことから、次世代の超高速デバイスとして期待されてい
る。

【０００３】図６(c) は、メサ型のＨＢＴ素子の構造を
概略的に示した断面図である。半絶縁性基板５１の上に
順に、ｎ⁺ 型GaAsのサブコレクタ層５２、ｎ型GaAsのコ
レクタ層５３ａ、ｐ型GaAsのベース層５４ａ、ｎ型AlGa
Asのエミッタ層５５ａおよびｎ⁺ 型GaAsのサブエミッタ
層５６ａが積層されている。コレクタ層５３ａとベース
層５４ａ、およびエミッタ層５５ａとサブエミッタ層５
６ａはそれぞれ階段状に形成されている。この中で、サ
ブコレクタ層５２とサブエミッタ層５６ａは、それぞれ
コレクタ層５３ａとエミッタ層５５ａに電極を付ける際
の接触抵抗を低くするためのコンタクト層である。

【０００４】サブエミッタ層５５ａ上にはエミッタ電極
６２が形成されている。エミッタ電極６２、サブエミッ
タ層５６ａ、エミッタ層５５ａの側面にはSiO₂のからな
るサイドウォール膜５８が形成されている。ベース層５
４ａ上にはベース電極５９ｃが形成されており、サイド
ウォール膜５８によってエミッタ層５５ａとベース電極
５９ｃは互いに絶縁されている。また、サブコレクタ層
５２にはコレクタ電極６０が形成されている。また、Ｈ
ＢＴ素子の周囲には素子分離層６１が形成され、隣接素
子と絶縁分離されている。

【０００５】このようなメサ型ＨＢＴ素子の性能を十分
に発揮するためには、ベース電極５９ｃをエミッタ層５
５ａの出来るだけ近くに配置する必要がある。そのため
の微細加工を可能にするため、エミッタ部分をマスクと
するセルフアライメント方式によってＨＢＴ素子を製造
する方法が採用されている。図５及び図６は、メサ型Ｈ
ＢＴ素子を、エミッタ部分をマスクとするセルフアライ
メント方式により製造する工程を概略的に示した断面図
である。

【０００６】まず、図５(a) に示すように、半絶縁性の
GaAsの基板５１上に、ＭＢＥ法やＭＯＣＶＤ法により、
ｎ⁺ 型GaAsのサブコレクタ層５２、ｎ型GaAsのコレクタ
層５３、ｐ型GaAsのベース層５４、ｎ型AlGaAsのエミッ
タ層５５およびｎ⁺ 型InGaAsのサブエミッタ層５６を順
に積層する。次に、図５(b) に示すように、ＨＢＴ素子
形成領域の両側にイオン注入などにより素子分離層６１
を形成し、その素子分離層６１のほぼ中間のサブエミッ
タ層６１上にエミッタ電極６２を形成する。このエミッ
タ電極６２は通常、WSi, TiWをスパッタ法などで成長さ
せてパターニングして形成する。

【０００７】この後に、図５(c) に示すように、エミッ
タ電極６２をマスクとしてエッチングを行い、サブエミ
ッタ層５６とエミッタ層５５を凸状にパターニングして
エミッタ部分５５ａ，５６ａとし、さらにその凸状のエ
ミッタ部分５５ａ，５６ａの側壁に、SiO₂など絶縁体材
料によりサイドウォール膜５８を形成する。次に、図６
(a) に示すように、エミッタ電極６２とベース層５４の
上にそれぞれ、Cr/Au, Au/Zn/Au などのベース電極層５
９を蒸着し、続いてサイドウォール膜５８の周囲のベー
ス電極層５９を覆うようにレジスト６４を形成する。

【０００８】次に、図６(b) に示すように、レジスト６
４をマスクに使用してベース電極層５９を部分的にエッ
チング除去してサイドウォール５８の周囲にベース電極
５９ｃを形成するとともに、併せてベース層５４ａとコ
レクタ層５３ａとをパターニングする。そして、図６
(c) に示すように、サブコレクタ層５２の上にコレクタ
電極６０を形成し、メサ型ＨＢＴ素子が完成する。

【０００９】以上の工程中、ベース電極５９ｃの形成や
レジスト塗布等の際に、サブエミッタ層５６ａの熱によ
るダメージはエミッタ電極６２の存在により防止され
る。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のメサ型ＨＢＴ素子の製造方法において、半導
体層をエピタキシャル成長した後に、エミッタ電極６２
となる金属を積層し、さらにレジストパターンを用いる
フォトリソグラフィーによってその金属をパターニング
し、これによりエミッタ電極６２が形成される。さら
に、同じような方法を経てベース電極５９ｃ、コレクタ
電極６２を別々に形成するという複雑な電極工程が必要
になるという問題があった。

【００１１】本発明はこのような問題点に鑑みてなされ
たものであって、製造工程を簡略化することができる半
導体装置の製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記した課題は、図１〜
図４に例示するように、基板上にコレクタ層４、ベース
層５、エミッタ層６を順に成長し、さらに該コレクタ層
４と同じエッチャントでエッチングされる材料によりダ
ミーエミッタ層９を該エミッタ層６上に直接又はサブエ
ミッタ層７を介して成長させる工程と、前記エミッタ層
６から前記ダミーエミッタ層９までをパターニングして
凸状に突出させかつ前記ベース層５を露出させる工程
と、凸状に形成された前記エミッタ層６から前記ダミー
エミッタ層９までの側部に絶縁性サイドウォール膜１３
ａを形成する工程と、全体に第１の導電体層１４を形成
する工程と、前記ダミーエミッタ層９の周囲の前記絶縁
性サイドウォール膜１３ａの上からその周辺にかけた領
域を覆うレジスト１５を形成する工程と、前記レジスト
１５をマスクにして前記第１の導電体層１４をエッチン
グし、前記レジスト１５の下にのみ前記第１の導電体層
１４を残してこれによりベース電極１４ａを形成する工
程と、前記レジスト１５をマスクにして前記ベース層５
をパターニングして前記ベース層５の周囲から前記コレ
クタ層４を露出するとともに前記ダミーエミッタ層９を
除去して前記エミッタ層６又は前記サブエミッタ層７を
露出する工程と、第２の導電体層からなるエミッタ電極
１８を前記エミッタ層６又はサブエミッタ層７の上に形
成するとともに、該第２の導電体層からなるコレクタ電
極１７を前記コレクタ層４に接続する工程とを有するこ
とを特徴とする半導体装置の製造方法により解決する。

【００１３】前記エミッタ層と前記ダミーエミッタ層の
間にはサブエミッタ層が形成され、前記コレクタ層の下
にはサブコレクタ層が形成され、前記ダミーエミッタ層
を除去する際には前記エミッタ層を露出させずに前記サ
ブエミッタ層を露出し、前記ベース層をパターニングす
る際には、前記コレクタ層も連続してパターニングされ
てサブコレクタ層が露出されることを特徴とする半導体
装置の製造方法により解決する。

【００１４】または、前記エミッタ層、前記ダミーエミ
ッタ層、前記コレクタ層及び前記ベース層と異なる材料
よりなるエッチングストップ層が前記ダミーエミッタ層
の下面と前記コレクタ層の下面にそれぞれ接して形成さ
れ、それらのエッチングストップ層は前記コレクタ層を
パターニングした後に同時に除去されることを特徴とす
る半導体装置の製造方法により解決する。

【００１５】また、前記レジストパターンが、前記凸状
に突出したエミッタ層とダミーエミッタ層の周囲にのみ
形成された薄いレジスト膜であることを特徴とする半導
体装置の製造方法により解決する。また、前記ベース層
と前記ダミーエミッタ層がGaAsからなることを特徴とす
る半導体装置の製造方法により解決する。

【００１６】また、前記エミッタ層がInGaP 、InP 又は
AlGaAsからなることを特徴とする半導体装置の製造方法
により解決する。

【００１７】

【作 用】本発明によれば、AlGaAsなどのエミッタ層上
に、GaAsなどのベース層と同じエッチャントでエッチン
グされるGaAsなどからなるダミーエミッタ層を形成し、
ベース電極を形成した後で、ベース層をエッチングする
際に同時にダミーエミッタ層をエッチング除去する。こ
れにより、エミッタ部分をマスクとするセルフアライメ
ント方式の製造方法において、ダミーエミッタ層により
エミッタ層を金属イオンなどの汚染から防ぐことができ
る。また、ダミーエミッタ層の形成は、ベース層などの
半導体層と同じ工程で行うことができ、また最終的にダ
ミーエミッタ層を除去する際にはベース層などと同じエ
ッチング工程で除去することができる。したがって、エ
ミッタ層の保護層を形成、除去するための特別な工程が
必要なくなる。また、ダミーエミッタ層を除去した後
に、エミッタ層に接続する電極とコレクタ層に接続する
電極を同時に形成するようにしたので、電極形成の工程
が短縮する。以上によりＨＢＴ素子の製造工程は簡略化
する。

【００１８】また、ダミーエミッタ層とエミッタ層の間
にエッチングストップ層を介在させることにより、ダミ
ーエミッタ層のエッチングの際にダミーエミッタ層だけ
を確実に除去することができ、その下のエミッタ層の損
傷による素子特性の低下を回避できる。また、ベース電
極をパターニングするためのレジストを、凸状に突出さ
せたエミッタ部分の周囲にのみ薄く形成することによ
り、ダミーエミッタ層上に形成されたベース電極層を、
ベース層上に形成されたベース電極層と同時に除去する
ことができ、工程が簡素化される。

【００１９】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１から図４はそれぞれ、本発明の一実
施例に係る半導体装置の製造方法によるＨＢＴ素子を製
造する工程を概略的に示した断面図である。まず、図１
(a) に示すように、GaAsからなる半絶縁性の基板１上
に、ＭＢＥ法またはＭＯＣＶＤ法により、ｎ⁺ 型GaAsの
サブコレクタ層２、ｎ形AlGaAsの第１のエッチングスト
ップ層３、ｎ型GaAsのコレクタ層４、ｐ型GaAsのベース
層５、ｎ型AlGaAsのエミッタ層６、ｎ⁺ 型InGaAsのサブ
エミッタ層７、AlGaAsの第２のエッチングストップ層８
およびGaAsのダミーエミッタ層９をそれぞれ成長させて
積層する。

【００２０】それぞれの層の厚さは、サブコレクタ層２
が５００nm、コレクタ層４が５００nm、ベース層５が７
０nm、エミッタ層６が１８０nm、サブエミッタ層７が１
１０nm、ダミーエミッタ層９が４００nmである。次に、
図１(b) に示すように、ダミーエミッタ層９の素子形成
領域を第１のレジスト１０で覆った後に、第１のレジス
ト層１０をマスクとして素子形成領域の周囲に水素をイ
オン注入して、基板１の深さまで達する素子分離層１１
を形成する。素子分離層１１を形成した後に、第１のレ
ジスト１０を除去する。

【００２１】次に、図１(c) に示すように、ダミーエミ
ッタ層９上に第２のレジスト層１２を塗布してこれを露
光、現像し、ダミーエミッタ層９のほぼ中間のエミッタ
領域のみを覆うパターンを形成する。続いて図２(a) に
示すように、第２のレジスト層１２をマスクにして、ダ
ミーエミッタ層９、エッチングストップ層８、サブエミ
ッタ層７及びエミッタ層６をエッチングし、これらを凸
状に突出させる（この凸状の部分を以下にエミッタ部分
という）。

【００２２】ダミーエミッタ層９、サブエミッタ層７
は、CCl₂とF₂の混合ガス又はSiCl₄ とSF₆ の混合ガスを
使用するリアティブイオンエッチング（以下、ＲＩＥと
言う）によりエッチングされる。そのエッチング条件に
よってはAlGaAsの第２のエッチングストップ層８はエッ
チングされないのでフッ酸を使用してエッチングする。
エミッタ層６は、フッ酸を使用してエッチングしてもよ
いし、エッチング条件を変えてサブエミッタ層７から連
続的にＲＩＥによりエッチングしてもよい。

【００２３】第２のレジスト層１２を除去した後に、図
２(b) に示すように、ＣＶＤ法によりSiO₂よりなる絶縁
膜１３を全面に形成する。続いて、図２(c) に示すよう
に、ＲＩＥにより絶縁膜１３がエミッタ部分の側壁だけ
に残る条件で垂直方向に異方性エッチングを行う。エミ
ッタ部分の側壁の絶縁膜１３はサイドウォール膜１３ａ
となる。

【００２４】次に、図３(a) に示すように、ｐ形オーミ
ック電極１４を真空蒸着によりベース層５の表面とダミ
ーエミッタ層９の上に形成する。ｐ形オーミック電極１
４はサイドウォール膜１３ａの側壁を境に分離される。
サイドウォール膜１３ａは、ベース層５に対して凸部と
なっているからである。続いて、第３のレジスト１５を
塗布するが、スピンコーティング法で塗布する際に回転
数を上げるかまたは回転時間を長くすることによって、
ダミーエミッタ層９上のｐ形オーミック電極１４を露出
し、エミッタ部分の周囲にだけ薄いレジスト層を形成す
る。そして、第３のレジスト１５を露光、現像すること
により、図３(b) に示すように、サイドウォール膜１３
ａの側壁からその周囲にかけて平面がドーナッツ状とな
るようにパターニングする。

【００２５】この後に、図３(c) に示すように、第３の
レジスト層１５をマスクに使用してイオンミリングを行
い、第３のレジスト層１５に覆われないダミーエミッタ
層９及びベース層５の上のｐ形オーミック電極１４をエ
ッチング除去し、これにより第３のレジスト層１５の下
にドーナッツ状に残ったｐ形オーミック電極１４をベー
ス電極１４ａとし、これによりベース領域が決まる。続
いてCCl₂とF₂の混合ガス又はSiCl₄ とSF₆ の混合ガスを
使用するＲＩＥにより第３のレジスト１５に覆われない
ベース層５をエッチングしてベース層５をパターニング
する。その際、ダミーエミッタ層９は薄くなる。

【００２６】これにより、ベース電極１４ａとベース層
５はコレクタ層４に対して段を形成し、またエミッタ層
６はベース層５に対して段を形成する。第３のレジスト
層１５を除去した後に第４のレジストを塗布し、これを
露光、現像して図４(a) に示すような断面形状にする。
即ち、第４のレジスト１６は、サイドウォール膜１３ａ
からベース電極１４ａ、ベース層５及びベース層５近傍
のコレクタ層４までを覆う。同時に、素子分離層１１を
第４のレジスト１６で覆ってもよい。

【００２７】そして、第４のレジスト１６をマスクに使
用してコレクタ層４をパターニングするとともに、ダミ
ーエミッタ層９を除去する。この場合、CCl₂とF₂の混合
ガス又はSiCl₄ とSF₆ の混合ガスを使用するＲＩＥによ
りエッチングするが、ダミーエミッタ層９とコレクタ層
４の下には、それぞれ第１と第２のエッチングストップ
層３，８があるためそのＲＩＥによりエッチングされ
ず、エッチングの深さを確実に制御することができる。
なお、ダミーエミッタ層９は、ベース層５をエッチング
する際に除去してもよいが、この場合コレクタ層４が薄
層化する。

【００２８】次いで図４(b) に示すように、この第４の
レジスト層１６をマスクとしてフッ酸によりウェットエ
ッチングを行って第１のエッチングストップ層３をパタ
ーニングするとともに、サブエミッタ層７上のエッチン
グストップ層３を除去して、サブエミッタ層７の上面と
サブコレクタ層２の周面を露出させる。最後に、金属層
（不図示）を蒸着により形成した後に、第４のレジスト
１６を溶剤によって除去すると、図４(c) に示すよう
に、リフトオフ法によってサブコレクタ層２とサブエミ
ッタ層７の露出部分にだけ金属層が残る。サブコレクタ
層２の上の金属層をコレクタ電極１７とし、サブエミッ
タ層７の上の金属層をエミッタ電極１８とする。

【００２９】以上の工程によって、メサ型のＨＢＴ素子
が完成する。以上のように、サブエミッタ層７上に第２
のエッチングストップ層８を介してGaAsでダミーエミッ
タ層９を形成することにより、サブエミッタ層７を電極
形成工程やレジスト塗布工程の際の汚染などから保護さ
れる。しかも、ダミーエミッタ層９の成長、除去を素子
を構成する半導体層の成長に別な装置を用いることなく
同時に行うことができるので、成膜に手間がかかること
はない。

【００３０】また、サブエミッタ層７とサブコレクタ層
２に接続されるエミッタ電極１８とコレクタ電極１７は
同じ材料により同時に形成しているので、製造工程が簡
略化される。なお、本実施例では、エミッタ層の材料と
してAlGaAsを使用しているが、InP,InGaP を使用するこ
ともできる。また、サイドウォール膜の材料としては、
SiO₂だけでなくSiONなどでもよい。さらに、ダミーエミ
ッタ層は、少なくともコレクタ層と同じ材料で形成して
コレクタ層をパターニングする際に除去する。

【００３１】

【発明の効果】以上のように、本発明によれば、ベース
層などと同じGaAsなどの材料からなるダミーエミッタ層
をエミッタ層又はサブエミッタ層上に形成するので、エ
ミッタ層又はサブエミッタ層を汚染等から保護すること
ができる。この場合、ダミーエミッタ層をベース層など
の素子を構成する半導体層の成長と同じ工程で形成する
ことができ、また除去する際にも半導体材料と同じエッ
チング工程で除去することができ、ＨＢＴ素子の製造工
程を増加することはない。

【００３２】また、ダミーエミッタ層を除去した後に、
エミッタ層に接続する電極とコレクタ層に接続する電極
を同時に形成するようにしたので、電極形成の工程を短
縮できる。また、エミッタ層とダミーエミッタ層の間
に、エッチングストップ層を介在させることによって、
ダミーエミッタ層をエッチング除去する際にダミーエミ
ッタ層だけを確実に除去することができ、エッチングに
よりエミッタ層を不必要に損傷して素子特性を低下させ
ることが回避できる。

【００３３】また、ベース電極とエミッタ層とコレクタ
層をパターンニングする際に、凸状のエミッタ部分の周
囲にのみ薄いレジストパターンを形成しているので、ベ
ース電極の蒸着の際に凸状エミッタ部分の上に形成され
た金属層をベース層上に形成された金属層と一緒に除去
することができ、工程が簡略化される。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体装置の製造工程を
示す断面図（その１）である。

【図２】本発明の実施例に係る半導体装置の製造工程を
示す断面図（その２）である。

【図３】本発明の実施例に係る半導体装置の製造工程を
示す断面図（その３）である。

【図４】本発明の実施例に係る半導体装置の製造工程を
示す断面図（その４）である。

【図５】従来のＨＢＴ素子の製造工程の一例を示す概略
的な断面図（その１）である。

【図６】従来のＨＢＴ素子の製造工程の一例を示す概略
的な断面図（その２）である。

【符号の説明】

１ 基板 ２ サブコレクタ層 ３ 第１のエッチングストップ層 ４ コレクタ層 ５ ベース層 ６ エミッタ層 ７ サブエミッタ層 ８ 第２のエッチングストップ層 ９ ダミーエミッタ層 １０ 第１のレジスト １１ 素子分離層 １２ 第２のレジスト １３ａ サイドウォール膜 １４ａ ベース電極 １５ 第３のレジスト １６ 第４のレジスト １７ コレクタ電極 １８ エミッタ電極

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基板上にコレクタ層、ベース層、エミッ
   タ層を順に成長し、さらに該コレクタ層と同じエッチャ
   ントでエッチングされる材料によりダミーエミッタ層を
   該エミッタ層上に直接又はサブエミッタ層を介して成長
   させる工程と、 前記エミッタ層から前記ダミーエミッタ層までをパター
   ニングして凸状に突出させかつ前記ベース層を露出させ
   る工程と、 凸状に形成された前記エミッタ層から前記ダミーエミッ
   タ層までの側部に絶縁性サイドウォール膜を形成する工
   程と、 全体に第１の導電体層を形成する工程と、 前記ダミーエミッタ層の周囲の前記絶縁性サイドウォー
   ル膜の上からその周辺にかけた領域を覆うレジストを形
   成する工程と、 前記レジストをマスクにして前記第１の導電体層をエッ
   チングし、前記レジストの下にのみ前記第１の導電体層
   を残してこれによりベース電極を形成する工程と、 前記レジストをマスクにして前記ベース層をパターニン
   グして前記ベース層の周囲から前記コレクタ層を露出す
   るとともに前記ダミーエミッタ層を除去して前記エミッ
   タ層又は前記サブエミッタ層を露出する工程と、 第２の導電体層からなるエミッタ電極を前記エミッタ層
   又はサブエミッタ層の上に形成するとともに、該第２の
   導電体層からなるコレクタ電極を前記コレクタ層に接続
   する工程とを有することを特徴とする半導体装置の製造
   方法。
2. 【請求項２】 前記エミッタ層と前記ダミーエミッタ層
   の間にはサブエミッタ層が形成され、前記コレクタ層の
   下にはサブコレクタ層が形成され、前記ダミーエミッタ
   層を除去する際には前記エミッタ層を露出させずに前記
   サブエミッタ層を露出し、前記ベース層をパターニング
   する際には、前記コレクタ層も連続してパターニングさ
   れてサブコレクタ層が露出されることを特徴とする請求
   項１記載の半導体装置。
3. 【請求項３】 前記エミッタ層、前記ダミーエミッタ
   層、前記コレクタ層及び前記ベース層と異なる材料より
   なるエッチングストップ層が前記ダミーエミッタ層の下
   面と前記コレクタ層の下面にそれぞれ接して形成され、
   それらのエッチングストップ層は前記コレクタ層をパタ
   ーニングした後に同時に除去されることを特徴とする請
   求項１又は２記載の半導体装置の製造方法。
4. 【請求項４】 前記レジストパターンが、前記凸状に突
   出したエミッタ層とダミーエミッタ層の周囲にのみ形成
   された薄いレジスト膜であることを特徴とする請求項１
   又は２に記載の半導体装置の製造方法。
5. 【請求項５】 前記ベース層と前記ダミーエミッタ層が
   GaAsからなることを特徴とする請求項１から３のいずれ
   か１項に記載の半導体装置の製造方法。
6. 【請求項６】 前記エミッタ層がInGaP 、InP 又はAlGa
   Asからなることを特徴とする請求項１から３のいずれか
   １項に記載の半導体装置の製造方法。