JPH0897290A - 半導体集積回路チップのレイアウト設計方法及び半導体集積回路チップ - Google Patents

Abstract

(57)【要約】 【目的】 ビア不良やコンタクト不良を低減する。 【構成】 半導体集積回路上のビアやコンタクトの数が
少ないと、ＳＯＧ層からのガス放出が少なくなり、ビア
不良やコンタクト不良が増加する。このため、ステップ
１１２でビアやコンタクトの総占有面積を求め、ステッ
プ１１４で開口率（＝総占有面積／チップ面積）を求め
る。ステップ１１６で前記開口率が基準値以下であれ
ば、ダミービアやダミーコンタクトのレイアウト設計す
ることで、開口率を向上する。ダミービア及びダミーコ
ンタクトは、作り込む電子回路とは無関係のものであ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、作り込む電子回路に拘
らずに基本セルの少なくとも一部レイアウトパターンが
共通化された半導体集積回路チップでの、少なくとも一
部の配線や、該配線に係るビアやコンタクトを、作り込
む電子回路に応じてレイアウト設計する際の半導体集積
回路チップのレイアウト設計方法に係り、及び、このよ
うな半導体集積回路チップのレイアウト設計方法にて設
計された半導体集積回路チップに係り、特に、半導体集
積回路チップのビア不良やコンタクト不良等の製造上の
不良を低減することができる半導体集積回路チップのレ
イアウト設計方法及び半導体集積回路チップに関する。

【０００２】

【従来の技術】電子機器の半導体集積回路化は、その全
体の小型化や、信頼性の向上、消費電力の低減等の多く
の利点を有している。又、今日では半導体集積回路の様
々な設計方法があり、半導体集積回路の設計に係る設計
工数やＴＡＴ（turn around time）、又設計コストや製
造コストの低減等が図られている。例えば、設計工程や
製造工程中の少なくとも一部を共通化して予め準備して
おき、これ以外の工程をカスタム化するという設計方法
及び製造方法がある。

【０００３】これには、セミカスタム方式と称するもの
で、例えばスタンダードセル方式やゲートアレイ方式が
ある。まず、前記スタンダードセル方式では、登録済み
のセル（機能ブロック）を半導体集積回路に組み込む回
路に従って配置し、相互配線するというものである。一
方、前記ゲートアレイ方式は、配線工程以前で加工され
る行列状に配置された基本セル群を共通化し、その半導
体集積回路に実際に組み込む電子回路に従って、これ以
降の配線工程を行うというものである。このようなセミ
カスタム方式によれば、設計時や生産時のＴＡＴの低減
や、コストの低減を図りながら、顧客に合わせた設計の
半導体集積回路を提供することができる。

【０００４】一方、半導体集積回路の製造上の不良を低
減するための様々な技術が開示されている。

【０００５】例えば特開平６−８５０８０では、半導体
集積回路チップにおける製造時のビアやコンタクトの形
成の不均一を低減し、これを原因とする半導体集積回路
の不良を抑えるという技術が開示されている。この特開
平６−８５０８０では、１つのチップ内でコンタクト孔
の配置が不均一となってしまった場合に、コンタクト孔
の分布が密な部分と疎な部分とでタングステン膜のエッ
チング速度が変わるために生じるローディング効果に着
目している。このため、該特開平６−８５０８０では、
半導体集積回路チップ内で、実コンタクトの分布が疎な
部分に適当数のダミーコンタクトを配置することで、コ
ンタクト孔の配置分布の不均一を解消するようにしてい
る。これによって、コンタクトの形成不良等を低減する
ようにしている。

【０００６】

【発明が達成しようとする課題】しかしながら、半導体
集積回路チップのビア不良やコンタクト不良は、前記特
開平６−８５０８０で言及するような単なるビアやコン
タクトの配置分布の不均一を要因とするものだけではな
いことが見出された。即ち、本願発明の発明者らの調査
では、その半導体集積回路チップ上に配置されるビアや
コンタクトの数が少ない場合、その配置分布の均一や不
均一に関する要素以外で、ビア不良やコンタクト不良等
の製造上の不良がより多くなるという傾向が見出されて
いる。

【０００７】例えば、前記セミカスタム方式にてレイア
ウト設計された半導体集積回路チップでは、論理ゲート
等が配置されていない未使用のレイアウト領域が広くな
る場合がある。例えば、前記ゲートアレイ方式では、作
り込む論理回路の回路規模（ゲート数）によっては、未
使用の基本セルが異常に多くなってしまう場合がある。
このような場合に、前記ビア不良や前記コンタクト不良
等が比較的多くなる傾向があることが見出されている。

【０００８】本発明は、前記従来の問題点を解決するべ
くなされたもので、ビア不良やコンタクト不良等の製造
上の不良をより効果的に低減することができる半導体集
積回路チップのレイアウト設計方法及び半導体集積回路
を提供することを目的とする。

【０００９】

【課題を達成するための手段】本願の第１発明の半導体
集積回路チップのレイアウト設計方法は、作り込む電子
回路に拘らずに基本セルの少なくとも一部レイアウトパ
ターンが共通化された半導体集積回路チップでの、少な
くとも一部の配線や、該配線に係るビアやコンタクト
を、作り込む電子回路に応じてレイアウト設計する際の
半導体集積回路チップのレイアウト設計方法において、
前記ビア及び前記コンタクトのレイアウト設計の後に、
前記半導体集積回路チップへ配置された前記ビアあるい
は前記コンタクトの総占有面積を求め、次に、該総占有
面積の、前記半導体集積回路チップの電子回路を作り込
む平面のチップ面積に対する比率を、開口率として求
め、又、該開口率が、所定の開口率基準値以下であるか
判定し、該開口率基準値以下であれば、ダミーセルと称
し、未使用の前記基本セルへ、作り込む電子回路とは無
関係の前記ビアあるいは前記コンタクトを、ダミービア
あるいはダミーコンタクトとして配置するようにレイア
ウト設計し、更に、少なくとも２個以上の前記ダミービ
アあるいは前記ダミーコンタクトを相互に接続するよう
に、全てのこれらダミービア及びダミーコンタクトに対
して行われる配線を、ダミー配線としてレイアウト設計
するようにしたことにより、前記課題を達成することが
できる半導体集積回路チップのレイアウト設計方法を提
供したものである。

【００１０】又、前記第１発明において、前記ダミービ
ア及び前記ダミーコンタクト、又、これらダミービア及
びダミーコンタクトに関する前記ダミー配線のレイアウ
ト設計を、最小デザインルールによって行うことによ
り、前記課題を達成すると共に、配置された前記ダミー
ビアや前記ダミーコンタクトが大き過ぎて、この中央部
に凹み部が生じてしまったり、逆に小さ過ぎてビアやコ
ンタクトの形成が不完全になってしまうこと等を防止し
たものである。

【００１１】又、前記第１発明において、デザインルー
ルで許される範囲で、前記ダミーセルへと、より多くの
前記ダミービアあるいはより多くの前記ダミーコンタク
トを配置するようレイアウト設計することにより、前記
課題を達成すると共に、前記開口率が前記開口率基準値
以下である場合、前記開口率をより効果的に向上できる
ようにしたものである。

【００１２】又、前記第１発明において、前記ダミービ
アあるいは前記ダミーコンタクト、及び前記ダミー配線
のレイアウトパターンが、１つ分の前記ダミーセルのマ
クロパターンとして予めレイアウト設計されていること
により、前記課題を達成すると共に、前記ダミービアあ
るいは前記ダミーコンタクト、及び前記ダミー配線のレ
イアウト設計を、前記ダミーセル単位でより能率良く行
えるようにしたものである。

【００１３】又、本願の第２発明の半導体集積回路チッ
プは、作り込む電子回路に拘らずに基本セルの少なくと
も一部レイアウトパターンが共通化された、又、作り込
む電子回路に応じて、少なくとも一部の配線や、該配線
に係るビアやコンタクトがレイアウト設計された半導体
集積回路チップにおいて、当該半導体集積回路チップヘ
配置された前記ビアや前記コンタクトの総占有面積の、
当該半導体集積回路チップの電子回路を作り込む平面の
チップ面積に対する比率として求められる開口率が、所
定の開口率基準値以下であって、前記開口率が前記開口
率基準値以下であることにより、ダミーセルと称し、未
使用の前記基本セルへ、作り込む電子回路とは無関係の
前記ビアあるいは前記コンタクトである、ダミービアあ
るいはダミーコンタクトを備えると共に、更に、少なく
とも２個以上の前記ダミービアあるいは前記ダミーコン
タクトを相互に接続するように、全てのこれらダミービ
ア及びダミーコンタクトに対して行われる配線であるダ
ミー配線を備えたことにより、前記課題を達成すること
ができる半導体集積回路チップを提供したものである。

【００１４】

【作用】ここで、まず、前記ゲートアレイ方式を前提と
する。即ち、作り込む電子回路に拘らずに基本セルの少
なくとも一部レイアウトパターンが共通化された半導体
集積回路チップを前提とし、又、少なくとも一部の配線
や該配線に係るビアやコンタクトを、作り込む電子回路
に応じてレイアウト設計する半導体集積回路チップを前
提とする。

【００１５】本発明では、まず、前記ビア及び前記コン
タクトのレイアウト設計の後に、前記半導体集積回路チ
ップへ配置された前記ビア、あるいは前記コンタクトの
総占有面積を定義する。前記ビアや前記コンタクトは、
いずれも、所定のレイアウト面積を占有するものであ
る。従って、前記総占有面積は、前記ビア及び前記コン
タクトのレイアウト設計後に、実際にその半導体集積回
路チップへ配置された前記ビアのレイアウト上の占有面
積の合計であり、あるいは、前記コンタクトのレイアウ
ト上での占有面積の合計である。

【００１６】次に、該総占有面積の、その半導体集積回
路チップの電子回路を作り込む平面のチップ面積に対す
る比率、即ち開口率（＝（前記総占有面積／前記チップ
面積））を定義する。

【００１７】ここで、発明者らの調査によれば、前記開
口率が低下すると、前記ビア不良や前記コンタクト不良
が増加する傾向が確認されている。このような傾向は、
前記ビアの配置分布の均一あるいは不均一の相違、ある
いは、前記コンタクトの配置分布の均一あるいは不均一
の相違以外の要素となっている。

【００１８】例えば、ゲートアレイ方式のある半導体集
積回路チップの標準的な製品では、前記開口率が０．５
％程度であった。この製品において、前記開口率が０．
３％以上では、前記ビア不良や前記コンタクト不良を要
因とする製品不良が極僅かであった。一方、前記開口率
が０．２％以下の製品では、前記ビア不良や前記コンタ
クト不良を要因とする製品不良が発生している。

【００１９】このような点に着目し、本発明において
は、前記開口率が所定の開口率基準値以下となるスタン
ダード方式の半導体集積回路チップについては、意図的
にその開口率を増加させるようにしている。

【００２０】具体的には、前記開口率が前記開口率基準
値以下であれば、未使用の前記基本セルへダミービアあ
るいはダミーコンタクトを配置する。これらダミービア
あるいはダミーコンタクトは、作り込む電子回路とは無
関係のものであり、作り込む電子回路に対して電気的に
未接続のものである。又、本発明においては、このよう
に未使用の基本セルであって、これらダミービアあるい
はダミーコンタクトを配置したものを、ダミーセルと称
している。

【００２１】このように、本発明においては、前記開口
率が前記開口率基準値以下である場合、前記ダミービア
あるいは前記ダミーコンタクトを配置することで、その
開口率を前記開口率基準値以上まで向上させるようにし
ている。従って、本発明によれば、前記開口率が低いこ
とによる、前記ビア不良や前記コンタクト不良をより低
減することが可能である。

【００２２】なお、本発明においては、前記ダミービア
あるいは前記ダミーコンタクトの構造について、特に配
慮している。本発明においては、前記ダミービアあるい
は前記ダミーコンタクトに関して、半導体集積回路チッ
プの製造時に障害を生じてしまうことがあることを見出
し、このための対策を行っている。

【００２３】前述のように、前記ビア及び前記ダミーコ
ンタクトは、作り込む電子回路とは無関係であるため、
個々の前記ダミービア、あるいは個々の前記ダミーコン
タクトを、それぞれ孤立して作り込むことも考えられ
る。しかしながら、このようにどの配線にも接続されな
い孤立した前記ダミービアあるいはダミーコンタクトで
は、その製造過程において、そのプラグを覆う（上層側
の）島状の小さな独立した配線が欠落してしまったり、
そのプラグの下敷き（下層側）の島状の小さな独立した
配線が該プラグ形成以前の工程中で欠落してしまうこと
が、発明者らにより見い出されている。このように前記
ダミービアや前記ダミーコンタクトに関する配線等の一
部乃至は全部が欠落すると、製造時のその半導体集積回
路チップに悪影響を及ぼし、製品不良を生じてしまう。

【００２４】このため、本発明においては、前記ダミー
ビアあるいは前記ダミーコンタクトについて、少なくと
も２個以上を相互に接続するように、全てのこれらダミ
ービア及びダミーコンタクトに対してダミー配線を行う
ようにしている。このようなダミー配線によって、前記
ダミービア自体や前記ダミーコンタクト自体、又これら
に関する配線等はその半導体集積回路チップへより確実
に密着されるため、その一部が欠落してしまうことが低
減される。

【００２５】図１は、本発明の半導体集積回路チップの
レイアウト設計方法の要旨を示すフローチャートであ
る。

【００２６】この図１に示されるレイアウト設計方法
は、まず、前記ゲートアレイ方式の半導体集積回路を前
提としている。即ち、作り込む電子回路に拘らずに基本
セルの少なくとも一部レイアウトパターンが共通化され
た半導体集積回路チップを前提とし、又、少なくとも一
部の配線や該配線に係るビアやコンタクトを、作り込む
電子回路に応じてレイアウト設計するレイアウト設計方
法を前提としている。

【００２７】この図１において、まずステップ１１２で
は、ユーザの電子回路をその半導体集積回路チップへ作
り込むよう、前記ビア及び前記コンタクトのレイアウト
設計を行った後に、半導体集積回路チップへ実際に配置
された前記ビアあるいは前記コンタクトの総占有面積を
求める。次に、ステップ１１４では、前記ステップ１１
２で求めた前記総占有面積の、その半導体集積回路チッ
プの電子回路を作り込む平面のチップ面積に対する比率
を、開口率として求める。

【００２８】このようにして前記開口率が求められる
と、続いてステップ１１６では、該開口率が所定の開口
率基準値以下であるか判定する。該開口率が前記開口率
基準値以下であると判定されれば、続くステップ１１８
で、前記ダミービアあるいは前記ダミーコンタクトを配
置するようレイアウト設計する。又、該ステップ１１８
では、前記ダミー配線のレイアウト設計を行う。一方、
前記ステップ１１６で前記開口率が前記開口率基準値よ
り大きいと判定された場合、このような前記ダミービア
や前記ダミーコンタクトの配置や、前記ダミー配線のレ
イアウト設計を特に行わない。

【００２９】なお、発明者らは、前記ダミービア及び前
記ダミーコンタクトに関するレイアウト設計の容易化に
ついても検討している。本発明はこれに限定されるもの
ではないが、前記ダミービアや前記ダミーコンタクトは
前記ダミーセル単位でレイアウト設計されるため、前記
ダミービアあるいは前記ダミーコンタクト及び前記ダミ
ー配線のレイアウトパターンを、１つ分の前記ダミーセ
ルのマクロパターンとして予めレイアウト設計しておく
こともできる。このようにマクロパターンとして予めレ
イアウト設計しておけば、前記ダミービアあるいは前記
ダミーコンタクト及び前記ダミー配線等を配置する際に
は、該ダミーセル単位で設計することができ、該ダミー
セルに関する前記ダミービアや前記ダミーコンタクトや
前記ダミー配線のレイアウト設計を即座に行うことが可
能である。

【００３０】なお、前記ダミービアや前記ダミーコンタ
クトの大きさ、又前記ダミー配線の幅等について、本発
明は具体的に限定するものではない。しかしながら、前
記ダミービアや前記ダミーコンタクトが大き過ぎると、
製造工程時に例えばエッチング工程でその中央部に凹み
部が生じてしまう恐れがある。逆に、小さ過ぎても、作
り込んだダミービアやダミーコンタクトが一部欠落して
しまう等の問題を生じてしまう。従って、これらダミー
ビア、ダミーコンタクトのレイアウト設計、又、これら
ダミービアやダミーコンタクトに関する前記ダミー配線
のレイアウト設計については、最小デザインルールによ
って行うことが望ましい。

【００３１】なお、本発明は、前記ダミーセルへ設ける
前記ダミービアの個数や、前記ダミーコンタクトの個数
を限定するものではない。しかしながら、半導体集積回
路チップのレイアウト設計の際、未使用の前記基本セル
の数が十分でないことも考えられる。従って、１つの前
記ダミーセルには、より多くの前記ダミービアや、より
多くの前記ダミーコンタクトを配置することが好まし
い。従って、本発明においては、デザインルールで許さ
れる範囲で、前記ダミーセルへと、より多くの前記ダミ
ービア、あるいはより多くの前記ダミーコンタクトを配
置するようレイアウト設計することが好ましいものであ
る。

【００３２】なお、本発明は、前記開口率が低い場合に
前記ビア不良や前記コンタクト不良が増加するという点
に着目しなされたものである。ここで、まず、前記開口
率が低下すると前記ビア不良や前記コンタクト不良が増
加する原因は、次のように考えることができる。

【００３３】図２は、半導体集積回路チップに設けられ
るダミービア等のビアの断面図である。

【００３４】この図２において、半導体集積回路チップ
上の絶縁膜、即ちＬＯＣＯＳ（local oxidation of sil
icon）層１１上には、第１金属配線層による配線１２
（例えば、ダミー配線）が形成される。又、前記ＬＯＣ
ＯＳ層１１上には、第１ＣＶＤ膜１５、ＳＯＧ（spin o
n glass ）層１７及び第２ＣＶＤ（chenical vapor dep
osition ）膜が、この順に積層される。

【００３５】又、前記第１ＣＶＤ膜１５及び前記第２Ｃ
ＶＤ膜を貫通するように、ビアホール５ａが設けられて
いる。該ビアホール５ａは、前記第２ＣＶＤ膜１６上に
設けられる第２金属配線層による配線と前記第１金属配
線層による配線１２とを接続するビアを形成するための
ものである。

【００３６】ここで、前記ＳＯＧ層１７は、形成後にガ
スを発生する。このガスは、前記第１ＣＶＤ膜１５と前
記第２ＣＶＤ膜１６との界面７を経て、前記ビアホール
５ａの壁面５ｂの符号５ｃで示される箇所から放出され
る。

【００３７】ここで、レイアウト設計されたビアやコン
タクトが少なく、前記開口率が低い場合、結果として、
前記ＳＯＧ層１７から放出されるガスの放出経路が減少
してしまう。又、このようにガスの放出経路が減少して
しまうと、前記ＳＯＧ層１７へガスが残留してしまい、
前記ビアホール５ａへはより長期間、より高濃度のガス
が放出され続ける。このように前記開口率が低下し、よ
り長期間、より高濃度のガス放出がなされると、前記ビ
ア不良や前記コンタクト不良が増加してしまうと考えら
れる。

【００３８】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３９】図３は、本発明が適用された半導体集積回
路チップの３つの基本セルを中心とした集積回路レイア
ウト図である。

【００４０】この図３においては、前記第１発明の半導
体集積回路チップのレイアウト設計方法にて設計された
半導体集積回路チップの、３つの基本セルを中心とした
集積回路レイアウト図が示される。あるいは、この図３
においては、前記第２発明の半導体集積回路チップが適
用された実施例の、３つの基本セルを中心とした集積回
路レイアウトが示される。

【００４１】この図３に示される如く、本実施例の半導
体集積回路チップにおいて、符号３あるいは符号３Ａで
示される基本セルは、縦横にマトリックス状に隙間無く
配置されている。又、このような基本セル内には、作り
込む電子回路に拘らずに共通化されたパターンで、複数
のＭＯＳ（metal oxide semiconductor ）トランジスタ
等が作り込まれている。

【００４２】又、当該半導体集積回路チップへ作り込む
電子回路に応じ、各基本セル内の配線や該配線に係るビ
アやコンタクトに関するレイアウト設計を行うことで、
その基本セル内で、例えばＮＡＮＤ論理ゲートやＯＲ論
理ゲート、あるいはインバータゲート等を構成する。
又、このように所定の機能（論理ゲート）を作り込んだ
基本セルは、作り込む電子回路に応じて、配線や、ビア
やコンタクトに関するレイアウト設計をすることで、相
互に配線接続する。

【００４３】ここで、この図３に示される前記基本セル
３Ａは、作り込む電子回路とは無関係の、未使用のもの
である。本実施例においては、この未使用の前記基本セ
ル３Ａを、前記ダミーセルとしている。

【００４４】即ち、該ダミーセル３Ａに対し、作り込む
電子回路とは無関係のビア５Ａを、ダミービアとして配
置するようにレイアウト設計している。又、少なくとも
２個以上の前記ダミービア５Ａを相互に接続するよう
に、全てのこれらダミービア５Ａに対して行われる配線
を、ダミー配線としてレイアウト設計するようにしてい
る。

【００４５】この図３では、具体的にはダミー配線９Ａ
〜９Ｆがなされている。例えば、前記ダミー配線９Ａ
は、合計３個の前記ダミービア５Ａを相互に接続する。
前記ダミー配線９Ｂ〜９Ｅは、それぞれ、合計５個の前
記ダミービア５Ａを相互に接続する。前記ダミー配線９
Ｅ、９Ｆは、それぞれ、合計３個の前記ダミービア５Ａ
を相互に接続する。

【００４６】又、本実施例において、この図３に示され
る複数の前記ダミービア５Ａ、及び前記ダミー配線９Ａ
〜９Ｆは、いずれも、最小デザインルールに従ってレイ
アウト設計されている。即ち、複数の前記ダミービア５
Ａの正方形のレイアウト形状の一辺の長さは、レイアウ
ト設計時の最小設計単位となっている。又、前記ダミー
配線９Ａ〜９Ｆの幅はレイアウト設計の最小単位であ
り、長さはレイアウト設計の最小単位の倍数となってい
る。

【００４７】又、本実施例においては、前記ダミービア
５Ａは、デザインルールで許される範囲で、前記ダミー
セル３Ａにおいて、より多く配置するようにされてい
る。この図３では、前記電源配線９Ｖ及び前記グランド
配線９Ｇの部分を除いて、前記ダミービア５Ａは合計２
８個配置されている。

【００４８】なお、符号９Ｖは電源配線であり、符号９
Ｇはグランド配線である。これら電源配線９Ｖ及びグラ
ンド配線９Ｇは、前述のように縦横にマトリックス状に
配置された前記基本セル３あるいは３Ａに対して、該図
３で横方向に平行に配置されている。一対のこれら電源
配線９Ｖ及びグランド配線９Ｇによって、それぞれの前
記基本セル３あるいは３Ａそれぞれへと、電源が供給さ
れる。

【００４９】なお、この図３に示される前記基本セル３
や前記ダミーセル３Ａそれぞれについて、集積回路レイ
アウト上での長辺の長さは例えば２４μｍであり、短辺
は７．２μｍである。又、正方形の前記ダミービア５Ａ
の一辺は、例えば０．８μｍである。又、この図３の前
記ダミーセル３Ａ１つ分については、その開口率（＝
（ダミーセル１つでのビアの総占有面積／ダミーセル１
つ分のチップ面積））は、約７％となっている。

【００５０】図４は、本実施例に用いられる前記ダミー
セルの断面図である。

【００５１】この図４の断面図には、前記図３に示され
るＡ−Ａ断面のものである。

【００５２】この図４に示されるように、半導体基板上
の絶縁層、即ちＬＯＣＯＳ層１１の上方には、第１金属
配線層によるダミー配線１２がなされている。又、該Ｌ
ＯＣＯＳ層１１の上方には第１ＣＶＤ膜１５及び第２Ｃ
ＶＤ膜１６が形成されている。これらＣＶＤ膜１５及び
１６には、ビアホールが設けられ、ビア５が形成されて
いる。又、前記ＣＶＤ膜１５、１６及び前記ビア５の上
方には、第２金属配線層によるダミー配線１３が形成さ
れている。複数の前記ビア５によって、前記第１金属配
線層による１つのダミー配線１２と、前記第２金属配線
層による他の１つのダミー配線１３とが接続されてい
る。

【００５３】この図４に示すように、あるいは前記図３
に示したように、本実施例においては、作り込む電子回
路には未使用の基本セルを前記ダミーセル３Ａとし、該
ダミーセル３Ａ１つ当りに合計２８個の前記ダミービア
５Ａを配置することで、前記開口率を向上させている。
従って、該開口率が前記開口率基準値以下であったとし
ても、このようなダミーセル３Ａを用いることで、その
半導体集積回路チップの開口率を向上することができ
る。これによって、前記ビア不良や前記コンタクト不良
等の製造上の不良を低減することができる。

【００５４】更に、本実施例において、少なくとも２個
以上の前記ダミービア５Ａが、前記第１金属配線層によ
るダミー配線１２と、更に前記第２金属配線層によるダ
ミー配線１３とにより、相互に接続されている。例えば
前記図４では、合計３個の前記ダミービア５Ａがダミー
配線１２及び１３にて相互に接続されている。このた
め、製造工程中で前記ダミービア５Ａや、該ダミービア
５Ａに関する配線等が欠落してしまう恐れが低減されて
いる。

【００５５】特に、本実施例においては、前記第１金属
配線層によるダミー配線１２にて、上方から複数の前記
ダミービア５Ａを連結し、このような前記ダミービア５
Ａの欠落を防止している。更に、本実施例においては、
これらダミービア５Ａの下層には、前記第２金属配線層
によるダミー配線１３がなされているため、前記ダミー
ビア５Ａの下部の接続密着度が向上されている。

【００５６】一般に、金属と金属との接合力は、金属と
シリコン基板との接合力よりも良好である。従って、前
記第２金属配線層１３によるダミー配線１３上に前記ダ
ミービア５Ａを形成することで、該ダミービア５Ａの欠
落をより効果的に防止することが可能である。

【００５７】更に、本実施例においては、前記図３に示
したような前記ダミーセル３Ａにおける、前記ダミービ
ア５Ａの配置のレイアウトパターン、又前記ダミー配線
９Ａ〜９Ｆのレイアウトパターンが、当該ダミーセル３
Ａ単位で予め登録されている。従って、未使用セルに対
して、当該ダミーセル３Ａの登録されたレイアウトパタ
ーンを配置すれば、該ダミーセル３Ａ内の前記ダミービ
ア５Ａや前記ダミー配線９Ａ〜９Ｆのレイアウト設計を
一度に行うことができる。従って、このような前記ダミ
ーセル３Ａに関するレイアウト設計をより容易に行うこ
とが可能となっている。

【００５８】なお、このようなダミーセル３Ａのパター
ンは、この図３に示されるようなものに限定されるもの
ではない。例えば、図５に示すように、（Ａ）のような
前記ダミービア５Ａや前記ダミー配線のレイアウトパタ
ーンであってもよい。あるいは、この図５の（Ｂ）や
（Ｃ）それぞれに示されるような、前記ダミーセル３Ａ
のレイアウトパターンであってもよい。これら（Ａ）〜
（Ｃ）に示されるようなレイアウトパターンについて
も、予め登録することも可能である。

【００５９】なお、前記図３や前記図５の（Ａ）〜
（Ｃ）で示されるような前記ダミーセル３Ａのレイアウ
トパターンについて、前記電源配線９Ｖあるいは前記グ
ランド配線９Ｇの部分では、前記ダミービア５Ａの配置
を行わないようにしている。ここで、前記電源配線９Ｖ
や前記グランド配線９Ｇの配置経路が異なる場合があ
る。このような場合には、デフォルト等で設定されるこ
れら電源配線９Ｖやグランド配線９Ｇに対して、前記ダ
ミービア５Ａや、該ダミービア５Ａに係る前記ダミー配
線の配置を自動的に対応させるようにしてもよい。

【００６０】以下、図６〜図１４を用い、本実施例の半
導体集積回路チップの製造工程を説明する。

【００６１】まず、図６に示される如く、半導体基板上
のＬＯＣＯＳ層１１上に、第１金属配線層１２にて、ダ
ミー配線１２を形成する。図７では、該ダミー配線１２
上に、第１ＣＶＤ膜１５を形成している。該第１ＣＶＤ
膜１５は、プラズマＣＶＤにて、シリコン酸化膜を８０
００オングストローム堆積させたものである。このプラ
ズマＣＶＤで使用する原料ガスには、ＳｉＨ₄ （シラ
ン）とＯ₂ の混合ガスを用いる。又、このＳｉＨ₄ の代
わりに、ＴＥＯＳ（有機オキシシラン）を用いてもよ
い。

【００６２】続いて図８では、ＳＯＧ層１７を形成す
る。該ＳＯＧ層１７は、ＳＯＧを１００００オングスト
ロームだけスピンコートした後、ベーキングを行って形
成したものである。続いて図９では、前記ＳＯＧ層１７
及び前記第１ＣＶＤ膜１５のエッチバックを行う。この
エッチバックは、酸化膜ドライエッチング装置で行うも
のであり、（ＣＦ₄ ／ＣＨＦ₃ ）にて前記ＳＯＧ層１７
及び前記第１ＣＶＤ膜１５をエッチバックするものであ
る。この（ＣＦ₄ ／ＣＨＦ₃ ）は、エッチングに用いる
一般的な混合ガスである。

【００６３】続いて、図１０では、「キャップ」となる
第２ＣＶＤ膜１６を形成する。これは、プラズマＣＶＤ
にて、シリコン酸化膜を６０００オングストローム堆積
するというものである。続いて図１１では、ビアホール
５ａを形成する。該ビアホール５ａは、例えばダミービ
アのためのものである。又、このようなビアホール５ａ
の形成は、フォトリソグラフィ・エッチング技術によ
る。なお、このように前記ビアホール５ａが形成される
と、該ビアホール５ａを経て前記ＳＯＧ層１７からガス
の放出がなされ始める。

【００６４】続いて図１２では、タングステン膜１４の
形成を行う。該タングステン膜１４は、ダミービアや一
般的なビアに用いる、タングステンプラグを形成するた
めのものである。このタングステン膜１４の形成は、Ｃ
ＶＤにて約８０００オングストロームだけタングステン
を堆積するというものである（ＷＦ₆ ／Ｈ₂ ）。即ち、
このタングステン膜１４は、ＷＦ₆ ガスのＨ₂ やＳｉＨ
₄ による還元反応を利用して形成する。

【００６５】続いて図１３では、前記ビアホール５ａの
部分のみ残して、前記タングステン膜１４をエッチバッ
クする。これによって、前記ダミービア５Ａとなるタン
グステンプラグが形成される。図１４では、前記第２金
属配線層によるダミー配線１３を形成する（ＳＦ₆ ）。
このダミー配線１３の形成は、ＳＦ₆ をエッチング用ガ
スとして用い、堆積されているタングステン膜をエッチ
ングして行う。なお、このエッチング用ガスとしては、
一般にＳＦ₆ を用いるが、ＮＦ₃ を用いてもよい。しか
し、一般にＮＦ₃ は高価である。

【００６６】本実施例においては、前記ダミービア５Ａ
を設けることで、半導体集積回路チップの前記開口率を
向上することができている。従って、前記図１１に示さ
れる段階等で、前記ＳＯＧ層１７からのガスをより多く
放出することが可能となっている。従って、該図１１以
降、特に前記第２金属配線層による前記ダミー配線１３
が設けられ、ガス放出がより困難となる以前に、前記Ｓ
ＯＧ層１７からのガス放出を効果的に行うことができ
る。これによって、前記ビア不良や前記コンタクト不良
等の製造上の不良をより低減することが可能となってい
る。

【００６７】以上説明したように、本実施例において
は、基本セルを用いてユーザが作り込む電子回路のレイ
アウト設計をする際、その前記開口率が所定の開口率基
準値以下である場合、前記ダミーセル３Ａを用い、その
開口率を向上させることができる。本実施例において、
前記開口率基準値は０．４％としている。これは、経験
的に、前記開口率が０．５％以上の場合、前記ビア不良
や前記コンタクト不良が少なくなり、前記開口率が０．
３％以下の場合これらビア不良やコンタクト不良が増加
することが確認されているためである。

【００６８】又、本実施例においては、このように前記
開口率が前記開口率基準値以下である場合、前述のよう
に、前記ダミーセル３Ａの１つ当りの前記開口率が７％
の当該ダミーセル３Ａを配置することで、その半導体集
積回路チップ全体の前記開口率を向上させることが可能
となっている。又、このように前記ダミーセル３Ａを配
置する設計作業は、予め前記ダミーセル５Ａや前記ダミ
ー配線９Ａ〜９Ｆが設計され、登録されている該ダミー
セル３Ａの１つ分のレイアウトパターンを用いるため、
より容易に行うことが可能である。

【００６９】又、本実施例において、前記ダミービア５
Ａは、その上面の又下面の、少なくとも２個以上で、前
述のように相互に前記ダミー配線にて接続されているた
め、該ダミービア５Ａのタングステンプラグや、該ダミ
ービア５Ａに関する配線等の脱落が少なくされている。
このため、脱落物による製造上の不良がより低減されて
いる。

【００７０】なお、本実施例については、以上説明した
ように、前記ダミービア５Ａに関するものである。しか
しながら、同様に、本発明をダミーコンタクトに適用す
ることも可能である。

【００７１】

【発明の効果】以上説明したとおり、本発明によれば、
半導体集積回路チップのビア不良やコンタクト不良等の
製造上の不良をより効果的に低減することができるとい
う優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本願の第１発明の半導体集積回路チップのレイ
アウト設計方法の要旨を示すフローチャート

【図２】前記第１発明又本願の第２発明の半導体集積回
路チップにおけるビア不良やコンタクト不良の原因を示
す断面図

【図３】前記第１発明及び前記第２発明が適用された半
導体集積回路チップのダミーセルを中心とした集積回路
レイアウト図

【図４】前記実施例の前記ダミーセルの断面図

【図５】前記ダミーセルのレイアウトパターン例を示す
集積回路レイアウト図

【図６】前記実施例の第１金属配線層の配線形成後の断
面図

【図７】前記実施例の第１ＣＶＤ膜形成後の断面図

【図８】前記実施例のＳＯＧ層の形成後の断面図

【図９】前記実施例の前記ＳＯＧ層エッチバック後の断
面図

【図１０】前記実施例の第２ＣＶＤ膜形成後の断面図

【図１１】前記実施例のビアホール形成後の断面図

【図１２】前記実施例のタングステン膜形成後の断面図

【図１３】前記実施例の前記タングステン膜エッチバッ
ク後の断面図

【図１４】前記実施例の第２金属配線層の配線形成後の
断面図

【符号の説明】

１…半導体集積回路チップ ２…半導体基板 ３…基本セル ３Ａ…ダミーセル ５…ビア ５Ａ…ダミービア ５ａ…ビアホール ５ｂ…ビアの壁面 ７…膜の界面 ９Ａ〜９Ｆ…ダミー配線 ９Ｇ…グランド配線 ９Ｖ…電源配線 １１…ＬＯＣＯＳ層 １２…第１金属配線層によるダミー配線 １３…第２金属配線層によるダミー配線 １４…タングステン膜 １５…第１ＣＶＤ膜 １６…第２ＣＶＤ膜 １７…ＳＯＧ層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｚ (72)発明者 九十九 敏樹 東京都千代田区内幸町二丁目２番３号 川 崎製鉄株式会社東京本社内 (72)発明者 高橋 俊哉 東京都千代田区内幸町二丁目２番３号 川 崎製鉄株式会社東京本社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】作り込む電子回路に拘らずに基本セルの少
   なくとも一部レイアウトパターンが共通化された半導体
   集積回路チップでの、少なくとも一部の配線や、該配線
   に係るビアやコンタクトを、作り込む電子回路に応じて
   レイアウト設計する際の半導体集積回路チップのレイア
   ウト設計方法において、 前記ビア及び前記コンタクトのレイアウト設計の後に、
   前記半導体集積回路チップへ配置された前記ビアあるい
   は前記コンタクトの総占有面積を求め、 次に、該総占有面積の、前記半導体集積回路チップの電
   子回路を作り込む平面のチップ面積に対する比率を、開
   口率として求め、 又、該開口率が、所定の開口率基準値以下であるか判定
   し、 該開口率基準値以下であれば、ダミーセルと称し、未使
   用の前記基本セルへ、作り込む電子回路とは無関係の前
   記ビアあるいは前記コンタクトを、ダミービアあるいは
   ダミーコンタクトとして配置するようにレイアウト設計
   し、 更に、少なくとも２個以上の前記ダミービアあるいは前
   記ダミーコンタクトを相互に接続するように、全てのこ
   れらダミービア及びダミーコンタクトに対して行われる
   配線を、ダミー配線としてレイアウト設計するようにし
   たことを特徴とする半導体集積回路チップのレイアウト
   設計方法。
2. 【請求項２】請求項１において、 前記ダミービア及び前記ダミーコンタクト、又、これら
   ダミービア及びダミーコンタクトに関する前記ダミー配
   線のレイアウト設計を、最小デザインルールによって行
   うことを特徴とする半導体集積回路チップのレイアウト
   設計方法。
3. 【請求項３】請求項１又は２において、 デザインルールで許される範囲で、前記ダミーセルへ
   と、より多くの前記ダミービアあるいはより多くの前記
   ダミーコンタクトを配置するようレイアウト設計するこ
   とを特徴とする半導体集積回路チップのレイアウト設計
   方法。
4. 【請求項４】請求項１乃至は３のいずれか１つにおい
   て、 前記ダミービアあるいは前記ダミーコンタクト、及び前
   記ダミー配線のレイアウトパターンが、１つ分の前記ダ
   ミーセルのマクロパターンとして予めレイアウト設計さ
   れていることを特徴とする半導体集積回路チップのレイ
   アウト設計方法。
5. 【請求項５】作り込む電子回路に拘らずに基本セルの少
   なくとも一部レイアウトパターンが共通化された、又、
   作り込む電子回路に応じて、少なくとも一部の配線や、
   該配線に係るビアやコンタクトがレイアウト設計された
   半導体集積回路チップにおいて、 当該半導体集積回路チップヘ配置された前記ビアや前記
   コンタクトの総占有面積の、当該半導体集積回路チップ
   の電子回路を作り込む平面のチップ面積に対する比率と
   して求められる開口率が、所定の開口率基準値以下であ
   って、 前記開口率が前記開口率基準値以下であることにより、
   ダミーセルと称し、未使用の前記基本セルへ、作り込む
   電子回路とは無関係の前記ビアあるいは前記コンタクト
   である、ダミービアあるいはダミーコンタクトを備える
   と共に、 更に、少なくとも２個以上の前記ダミービアあるいは前
   記ダミーコンタクトを相互に接続するように、全てのこ
   れらダミービア及びダミーコンタクトに対して行われる
   配線であるダミー配線を備えたことを特徴とする半導体
   集積回路チップ。