JPH0666366B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH0666366B2 JPH0666366B2 JP56096639A JP9663981A JPH0666366B2 JP H0666366 B2 JPH0666366 B2 JP H0666366B2 JP 56096639 A JP56096639 A JP 56096639A JP 9663981 A JP9663981 A JP 9663981A JP H0666366 B2 JPH0666366 B2 JP H0666366B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、特に、ＣＡＤ（Computer Aidcd Design）又
はＤＡ（Design Automation）等の設計技術によりレイ
アウト設計がなされた大規模集積回路装置（以下、ＬＳ
Ｉと称する場合がある）に好適な半導体装置に関するも
のである。
はＤＡ（Design Automation）等の設計技術によりレイ
アウト設計がなされた大規模集積回路装置（以下、ＬＳ
Ｉと称する場合がある）に好適な半導体装置に関するも
のである。
この種のレイアウト設計は、多種類ＬＳＩの設計、設計
期間の短縮、設計工数の削減及び設計品質の向上という
観点から特に電子計算機を用いて行なわれているが、こ
のために、半導体ウエハ上に予め仮想的な座標を決め、
所定の座標位置に相互配線層、スルーホール、コンタク
トホール、各回路素子等を形成する設計自動化の手法が
導入されている。この仮想座標のピツチを本明細書では
特に「システム配線ピツチ」と称し、また半導体ウエハ
に設けた多数のユニツトセル内を走る配線のピツチを
「セル配線ピツチ」と称する。
期間の短縮、設計工数の削減及び設計品質の向上という
観点から特に電子計算機を用いて行なわれているが、こ
のために、半導体ウエハ上に予め仮想的な座標を決め、
所定の座標位置に相互配線層、スルーホール、コンタク
トホール、各回路素子等を形成する設計自動化の手法が
導入されている。この仮想座標のピツチを本明細書では
特に「システム配線ピツチ」と称し、また半導体ウエハ
に設けた多数のユニツトセル内を走る配線のピツチを
「セル配線ピツチ」と称する。
本発明者等は、ＤＡ設計の一手法としてＣＭＯＳＬＳＩ
において半導体ウエハ（半導体ペレツト）のユニツトセ
ル用回路素子形成領域内に、仮想座標に沿つて、縦横
に、又は一方向に延在する多層又は単層導線と、さら
に、ユニツトセル相互間に、仮想座標に沿つて、縦横に
延在する多層導線とを設け、一つの論理回路機能を与え
るためのユニツトセル内およびユニツトセル間の相互配
線を、スルーホールおよびコンタクトホールの選択によ
つて行なう方法を検討した。
において半導体ウエハ（半導体ペレツト）のユニツトセ
ル用回路素子形成領域内に、仮想座標に沿つて、縦横
に、又は一方向に延在する多層又は単層導線と、さら
に、ユニツトセル相互間に、仮想座標に沿つて、縦横に
延在する多層導線とを設け、一つの論理回路機能を与え
るためのユニツトセル内およびユニツトセル間の相互配
線を、スルーホールおよびコンタクトホールの選択によ
つて行なう方法を検討した。
しかしながら、ＣＭＯＳ論理回路等のＭＯＳＬＳＩにお
いて、回路素子上の配線が１層のアルミニウム配線から
形成されている場合には、このアルミニウム配線を解し
て内部の信号観測を行なうことは特に困難ではない。と
ころが、集積度の増大に従つてアルミニウムの多層配線
構造が必要となるが、下層のアルミニウム配線に対して
は測定用のプローブを直接当てることができないため
に、製品のデバツギングや不良解析時に内部の信号波形
を正確に観測できないことが判明した。従つて、製造プ
ロセス中に製品の不良要因を正確にとらえ、これをプロ
セスの初期段階へフイードバツクさせて早期に正常な製
造条件に設定することが困難となり、いわゆるＴＡＴ
（Turn Around Time）が長くなつてしまう。一方、低加
速ＳＥＭによる間接的な電位観測手段を用いて内部の電
気的状態を検査しようとしても、層間絶縁膜の膜厚等が
一様でないために検出信号の振幅が一定でない上に、検
査時の操作が容易でないことも判明している。
いて、回路素子上の配線が１層のアルミニウム配線から
形成されている場合には、このアルミニウム配線を解し
て内部の信号観測を行なうことは特に困難ではない。と
ころが、集積度の増大に従つてアルミニウムの多層配線
構造が必要となるが、下層のアルミニウム配線に対して
は測定用のプローブを直接当てることができないため
に、製品のデバツギングや不良解析時に内部の信号波形
を正確に観測できないことが判明した。従つて、製造プ
ロセス中に製品の不良要因を正確にとらえ、これをプロ
セスの初期段階へフイードバツクさせて早期に正常な製
造条件に設定することが困難となり、いわゆるＴＡＴ
（Turn Around Time）が長くなつてしまう。一方、低加
速ＳＥＭによる間接的な電位観測手段を用いて内部の電
気的状態を検査しようとしても、層間絶縁膜の膜厚等が
一様でないために検出信号の振幅が一定でない上に、検
査時の操作が容易でないことも判明している。
従つて、本発明の目的は、多層配線が施されたＩＣ内部
の信号観測を容易かつ正確に行ない、ＴＡＴを大幅に短
縮することができる半導体集積回路装置の製造方法を提
供することにある。このために、本発明によれば、半導
体基板上に仮想座標を決め、所定の仮想座標位置に配線
層、スルーホール、回路素子等を設ける自動設計法によ
り多層配線構造の半導体集積回路装置を形成する半導体
集積回路装置の製造方法において、前記自動設計時、所
定回路素子の特性を測定するための観測端子の位置を前
記仮想座標の交点に位置するように設ける工程、前記自
動設計法により設けられた多層配線の各配線層形成時、
前記観測端子形成個所に前記各配線層を形成する導体層
と同一材料の導体層を積層させて多層構造の観測端子を
形成する工程を有することを特徴とする半導体集積回路
装置の製造方法、とするものである。
の信号観測を容易かつ正確に行ない、ＴＡＴを大幅に短
縮することができる半導体集積回路装置の製造方法を提
供することにある。このために、本発明によれば、半導
体基板上に仮想座標を決め、所定の仮想座標位置に配線
層、スルーホール、回路素子等を設ける自動設計法によ
り多層配線構造の半導体集積回路装置を形成する半導体
集積回路装置の製造方法において、前記自動設計時、所
定回路素子の特性を測定するための観測端子の位置を前
記仮想座標の交点に位置するように設ける工程、前記自
動設計法により設けられた多層配線の各配線層形成時、
前記観測端子形成個所に前記各配線層を形成する導体層
と同一材料の導体層を積層させて多層構造の観測端子を
形成する工程を有することを特徴とする半導体集積回路
装置の製造方法、とするものである。
以下、本発明をＣＭＯＳ論理回路からなるＶＬＳＩに適
用した実施例を図面参照下で詳細に述べる。
用した実施例を図面参照下で詳細に述べる。
第１図では、中規模の論理機能を有する各論理ブロツク
１が半導体チツプ２に設けられ、各論理ブロツク間は多
層配線のＡ２（２層目のＡ配線）、Ａ１（１層目
のＡ配線）等を介して互いに接続されていて、全体と
して１つの大規模な論理機能を有するシステムを構成し
ている。論理ブロツク１自体は、第２図に示すように両
端の電源端子３及び４間に多数設けられたユニツトセル
５の各列からなつており、各ユニツトセルの列間又は行
間はポリシリコン配線ＰＳ及びＡ１で接続され、また
例えば１つの列を飛び越えた配線はＡ２で行なわれて
いる。ユニツトセル５は例えば、ＮＯＲ、ＯＲ、ＡＮ
Ｄ、ＮＡＮＤ、フリツプフロツプ等の論理回路の如く、
小規模の単位論理機能を有するセルからなつている。
１が半導体チツプ２に設けられ、各論理ブロツク間は多
層配線のＡ２（２層目のＡ配線）、Ａ１（１層目
のＡ配線）等を介して互いに接続されていて、全体と
して１つの大規模な論理機能を有するシステムを構成し
ている。論理ブロツク１自体は、第２図に示すように両
端の電源端子３及び４間に多数設けられたユニツトセル
５の各列からなつており、各ユニツトセルの列間又は行
間はポリシリコン配線ＰＳ及びＡ１で接続され、また
例えば１つの列を飛び越えた配線はＡ２で行なわれて
いる。ユニツトセル５は例えば、ＮＯＲ、ＯＲ、ＡＮ
Ｄ、ＮＡＮＤ、フリツプフロツプ等の論理回路の如く、
小規模の単位論理機能を有するセルからなつている。
こうしたＶＬＳＩを作成するに当つては、設計期間の短
縮、設計工数の削減及び設計品質の向上という観点か
ら、特にＣＡＤにより電子計算機を用いて配置配線設計
又はレイアウト設計が行なわれるが、この関係上、半導
体ウエハ上に予め仮想座標を決め、所定の座標位置に相
互配線層、スルーホール、コンタクトホール、各回路素
子等を形成する設計自動化の手法を導入する。
縮、設計工数の削減及び設計品質の向上という観点か
ら、特にＣＡＤにより電子計算機を用いて配置配線設計
又はレイアウト設計が行なわれるが、この関係上、半導
体ウエハ上に予め仮想座標を決め、所定の座標位置に相
互配線層、スルーホール、コンタクトホール、各回路素
子等を形成する設計自動化の手法を導入する。
このレイアウト設計においては、第３図に示すように半
導体ウエハ又はチツプ上にＸＹ方向に予め規則的な格子
状座標を仮想的に設け、所定の座標位置に相互配線が位
置し、その格子点に相互接続用のスルーホール又はコン
タクトホールがくるようにプログラミングが行なわれ
る。すなわち、上記したＡ１は横方向に、Ａ２はＰ
Ｓ間にて共に縦方向において、夫々等間隔の仮想座標上
に存在するように配置され、全体として規則的なＸ−Ｙ
座標を形成している。第３図では、各ユニツトセル５の
領域を斜線で示したが、隣接するセル間を多層配線とし
てのＡ１２−Ａ２−Ａ１−ＰＳによつて接続する
場合もある。なお、Ａ２上には更に３層目のＡ破線
Ａ３を設けることができるが、このＡ３も含めた各
層のＡ配線やＰＳ配線は、段差を減らして配線の段切
れを防ぐために、互いに重なり合わないように他の配線
の間に位置せしめられている。
導体ウエハ又はチツプ上にＸＹ方向に予め規則的な格子
状座標を仮想的に設け、所定の座標位置に相互配線が位
置し、その格子点に相互接続用のスルーホール又はコン
タクトホールがくるようにプログラミングが行なわれ
る。すなわち、上記したＡ１は横方向に、Ａ２はＰ
Ｓ間にて共に縦方向において、夫々等間隔の仮想座標上
に存在するように配置され、全体として規則的なＸ−Ｙ
座標を形成している。第３図では、各ユニツトセル５の
領域を斜線で示したが、隣接するセル間を多層配線とし
てのＡ１２−Ａ２−Ａ１−ＰＳによつて接続する
場合もある。なお、Ａ２上には更に３層目のＡ破線
Ａ３を設けることができるが、このＡ３も含めた各
層のＡ配線やＰＳ配線は、段差を減らして配線の段切
れを防ぐために、互いに重なり合わないように他の配線
の間に位置せしめられている。
第３図に示したように、各配線は予め決められた規定の
座標のピツチ、即ちシステム配線ピツチに沿う如くに設
けられるが、本例で重要なことは、このシステム配線ピ
ツチを可能な限り小さくしてレイアウト上の素子占有面
積を縮小している一方、既述した多層配線構造における
内部信号観測を行なうための観測パツドＰ１又はＰ２が
一方のユニツトセル例の例えばインバータの出力引出し
線上に（或いは他方のユニツトセル列の例えばＮＡＮＤ
の入力引込み線上に）設けられていることである。
座標のピツチ、即ちシステム配線ピツチに沿う如くに設
けられるが、本例で重要なことは、このシステム配線ピ
ツチを可能な限り小さくしてレイアウト上の素子占有面
積を縮小している一方、既述した多層配線構造における
内部信号観測を行なうための観測パツドＰ１又はＰ２が
一方のユニツトセル例の例えばインバータの出力引出し
線上に（或いは他方のユニツトセル列の例えばＮＡＮＤ
の入力引込み線上に）設けられていることである。
観測パツドＰ１においては、第４図及び第５図に示すよ
うに、一方のユニツトセルの素子の出力引出し線である
厚さ0.35μｍの最下層のポリシリコン配線ＰＳがＮ型シ
リコン基板ＳのフイールドＳｉＯ２膜Ｉ上に導びかれ、
上記した座標の所定の交点（格子点）上において厚さ0.
8μｍのリンシリケートガラス膜ＰＳＧ１に形成された
スルーホールＴＨ１を介して厚さ0.8μｍの上層のアル
ミニウム配線Ａ１と接続されている。そして、同格子
点上には更に、厚さ0.8μｍのリンシリケートガラス膜
ＰＳＧ２に形成されたスルーホールＴＨ２には２層目の
Ａ配線と同時に形成されたアルミニウム膜Ａ２が設
けられ、このＡ２はリンシリケートガラス膜ＰＳＧ３
に形成されたスルーホールＴＨ３に３層目のＡ配線時
に設けたアルミニウム膜Ａ３に接続されている。こう
して、最下層のポリシリコン配線ＰＳが、同じ格子点位
置に設けた各スルーホールＴＨ１〜ＴＨ３を介して最上
のＡ３に接続されていて、ここで内部素子の出力を外
部へ引出した観測パツドＰ１を構成しているのである。
うに、一方のユニツトセルの素子の出力引出し線である
厚さ0.35μｍの最下層のポリシリコン配線ＰＳがＮ型シ
リコン基板ＳのフイールドＳｉＯ２膜Ｉ上に導びかれ、
上記した座標の所定の交点（格子点）上において厚さ0.
8μｍのリンシリケートガラス膜ＰＳＧ１に形成された
スルーホールＴＨ１を介して厚さ0.8μｍの上層のアル
ミニウム配線Ａ１と接続されている。そして、同格子
点上には更に、厚さ0.8μｍのリンシリケートガラス膜
ＰＳＧ２に形成されたスルーホールＴＨ２には２層目の
Ａ配線と同時に形成されたアルミニウム膜Ａ２が設
けられ、このＡ２はリンシリケートガラス膜ＰＳＧ３
に形成されたスルーホールＴＨ３に３層目のＡ配線時
に設けたアルミニウム膜Ａ３に接続されている。こう
して、最下層のポリシリコン配線ＰＳが、同じ格子点位
置に設けた各スルーホールＴＨ１〜ＴＨ３を介して最上
のＡ３に接続されていて、ここで内部素子の出力を外
部へ引出した観測パツドＰ１を構成しているのである。
上記パツドＰ１とは別に設けることのできる観測パツド
Ｐ２によれば、第６図及び第７図に示すように、上記の
Ａ２の下側において他方のユニツトセルの素子に対す
る入力を与えるＡ１が設けられ、かつＡ２の上面は
ガラス膜ＰＳＧ３のスルーホールＴＨ３を介して上記と
同様にアルミニウム膜Ａ３に接続されている。
Ｐ２によれば、第６図及び第７図に示すように、上記の
Ａ２の下側において他方のユニツトセルの素子に対す
る入力を与えるＡ１が設けられ、かつＡ２の上面は
ガラス膜ＰＳＧ３のスルーホールＴＨ３を介して上記と
同様にアルミニウム膜Ａ３に接続されている。
上記の各観測パツドＰ１、Ｐ２共に、出力引出し線とし
てのＰＳ又はＡ２が、システム配線ピツチ上に乗つた
同じ座標格子点上にて最上のＡ３にまで引出された縦
型パツド構造しているので、Ａ３に対して電位観測用
のプローブを当てることによつて、内部の信号波形又は
内部信号を直接測定することができ、しかもその観測が
極めて容易かつ正確となる。従つて、この測定値に基い
てユニツトセルの良、不良を判別し、不良原因をすぐに
製造プロセスへフイードバツクして正規の条件に設定で
きるから、製品の歩留りの向上は勿論、ＴＡＴの効果的
な短縮を実現することができる。また、各パツドＰ１、
Ｐ２の形成位置、特にスルーホールＴＨ１〜ＴＨ３はＣ
ＡＤによるレイアウト設計にとつて都合のよい格子点上
に存在するから、その位置設定は非常に作業性良く行な
うことができる。なお、上記の例はアルミニウムの３層
配線の場合であるが、２層配線の場合にはスルーホール
ＴＨ３及びアルミニウム膜Ａ３は省略されるので、測
定プローブはＡ２に対して直接又は間接的に接触させ
ることになる。
てのＰＳ又はＡ２が、システム配線ピツチ上に乗つた
同じ座標格子点上にて最上のＡ３にまで引出された縦
型パツド構造しているので、Ａ３に対して電位観測用
のプローブを当てることによつて、内部の信号波形又は
内部信号を直接測定することができ、しかもその観測が
極めて容易かつ正確となる。従つて、この測定値に基い
てユニツトセルの良、不良を判別し、不良原因をすぐに
製造プロセスへフイードバツクして正規の条件に設定で
きるから、製品の歩留りの向上は勿論、ＴＡＴの効果的
な短縮を実現することができる。また、各パツドＰ１、
Ｐ２の形成位置、特にスルーホールＴＨ１〜ＴＨ３はＣ
ＡＤによるレイアウト設計にとつて都合のよい格子点上
に存在するから、その位置設定は非常に作業性良く行な
うことができる。なお、上記の例はアルミニウムの３層
配線の場合であるが、２層配線の場合にはスルーホール
ＴＨ３及びアルミニウム膜Ａ３は省略されるので、測
定プローブはＡ２に対して直接又は間接的に接触させ
ることになる。
次に、上述した観測パツドを出力点に有するユニツトセ
ルの具体的な例を第８図〜第１３図について説明する。
ルの具体的な例を第８図〜第１３図について説明する。
ユニツトセル５を構成するＣＭＯＳ論理回路において
は、特に第８図に明示するように、Ｎ型シリコン基板６
にＰチヤンネルＭＯＳＦＥＴ部７とＮチヤンネルＭＯＳ
ＦＥＴ部８とが設けられ、これら両ＦＥＴ部に亘つて共
通の各ポリシリコンゲート電極ＰＳ１、ＰＳ２、Ｐ
Ｓ３、ＰＳ４、ＰＳ５が並行してセル周辺部にまで延び
ていて、両端側にて端子Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ａ′、
Ｂ′、Ｃ′、Ｄ′、Ｅ′を夫々形成している。ここで重
要なことは、これらの各端子が第３図で示したポリシリ
コン配線ＰＳと同一のピツチを以つて配置されているこ
とである。このピツチは第８図の横方向において１、
３、５、７、９を奇数番号で示されるシステム配線ピツ
チに対応している。この対応をとるために本例では、ゲ
ート電極ＰＳ１〜ＰＳ５の形状に次に述べる独得の工夫
がなされている。各ゲート電極をマスクとしてイオン注
入法又は拡散法で形成されたＦＥＴ７側の各Ｐ＋型領域
９とＦＥＴ８側の各Ｎ＋型領域１０とに対し、適宜位置
にてＡ配線１１、１２、１３、１４、１５がオーミツ
クコンタクトで接するコンタクトホール１６、１７、１
８、１９、２０、２１、２２、２３、２４、２５が夫々
形成されている。ここで注目すべきことは、各コンタク
トホール１６〜２０、２１〜２５は夫々横方向に並置さ
れていて各コンタクトホール間をゲート電極を走るとい
う形態ではなく、各コンタクトホールを第８図の如く一
定の規則性を以つて上下に配しており、必要に応じて所
定のコンタクトホール付近でほぼ４５°の角度に屈曲さ
せていることである。
は、特に第８図に明示するように、Ｎ型シリコン基板６
にＰチヤンネルＭＯＳＦＥＴ部７とＮチヤンネルＭＯＳ
ＦＥＴ部８とが設けられ、これら両ＦＥＴ部に亘つて共
通の各ポリシリコンゲート電極ＰＳ１、ＰＳ２、Ｐ
Ｓ３、ＰＳ４、ＰＳ５が並行してセル周辺部にまで延び
ていて、両端側にて端子Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ａ′、
Ｂ′、Ｃ′、Ｄ′、Ｅ′を夫々形成している。ここで重
要なことは、これらの各端子が第３図で示したポリシリ
コン配線ＰＳと同一のピツチを以つて配置されているこ
とである。このピツチは第８図の横方向において１、
３、５、７、９を奇数番号で示されるシステム配線ピツ
チに対応している。この対応をとるために本例では、ゲ
ート電極ＰＳ１〜ＰＳ５の形状に次に述べる独得の工夫
がなされている。各ゲート電極をマスクとしてイオン注
入法又は拡散法で形成されたＦＥＴ７側の各Ｐ＋型領域
９とＦＥＴ８側の各Ｎ＋型領域１０とに対し、適宜位置
にてＡ配線１１、１２、１３、１４、１５がオーミツ
クコンタクトで接するコンタクトホール１６、１７、１
８、１９、２０、２１、２２、２３、２４、２５が夫々
形成されている。ここで注目すべきことは、各コンタク
トホール１６〜２０、２１〜２５は夫々横方向に並置さ
れていて各コンタクトホール間をゲート電極を走るとい
う形態ではなく、各コンタクトホールを第８図の如く一
定の規則性を以つて上下に配しており、必要に応じて所
定のコンタクトホール付近でほぼ４５°の角度に屈曲さ
せていることである。
このように、必要な箇所でゲート電極を屈曲させること
によつて、各コンタクトホール、例えばホール１７、２
０、１８を横方向に並置した場合に比べて、図示の如く
上下に交互に配して相互の間隔をより狭めても各ホール
と所定の距離を保持しつつゲート電極ＰＳ４、ＰＳ５を
設けることができる。つまり、例えばコンタクトホール
１７、２０横に並べた場合のホール間の間隔Ｄは、本例
に従つてコンタクトホール１７、２０を上下斜め方向に
配すると、より小さな間隔Ｄ′に縮小することができ
る。例えば、Ｄが約１０μｍであるのに、Ｄ′を約８μ
ｍとすることができる。このようなコンタクトホールと
ゲート電極との位置関係を各所に適宜形成することによ
つて、全体としてコンタクトホール間（ひいてはゲート
電極間）の間隔を縮小しながら、各ゲート電極の両端に
存在する端子Ａ〜Ｅ、Ａ′〜Ｅ′を目的とするシステム
配線ピツチに一致する座標上に位置せしめることができ
るのである。
によつて、各コンタクトホール、例えばホール１７、２
０、１８を横方向に並置した場合に比べて、図示の如く
上下に交互に配して相互の間隔をより狭めても各ホール
と所定の距離を保持しつつゲート電極ＰＳ４、ＰＳ５を
設けることができる。つまり、例えばコンタクトホール
１７、２０横に並べた場合のホール間の間隔Ｄは、本例
に従つてコンタクトホール１７、２０を上下斜め方向に
配すると、より小さな間隔Ｄ′に縮小することができ
る。例えば、Ｄが約１０μｍであるのに、Ｄ′を約８μ
ｍとすることができる。このようなコンタクトホールと
ゲート電極との位置関係を各所に適宜形成することによ
つて、全体としてコンタクトホール間（ひいてはゲート
電極間）の間隔を縮小しながら、各ゲート電極の両端に
存在する端子Ａ〜Ｅ、Ａ′〜Ｅ′を目的とするシステム
配線ピツチに一致する座標上に位置せしめることができ
るのである。
なお、ゲート端子ＡとＤ、Ｂ′とＥ′は、Ａ配線１１
〜１５と同様、１層目のＡ配線２６、２７によつて互
いに接続されている。これらセル内部の１層目のＡ配
線は所望の単位論理機能に従つて各種のパターンに予め
設定できるのが、ＬＳＩ全体の設計上はこの１層目のＡ
配線は第３図のシステム配線ピツチ（第８図では縦方
向に表示した偶数番号の座標）に従つて配置される。Ａ
配線１１は、Ｐ＋型領域９に隣接して形成されたＮ＋
型領域２８を介して基板６に電源電圧ＶＤＤを供給する
ための電源ラインである。またＡ配線１２は、Ｎ＋型
領域１０に隣接した状態でＰ−型ウエハ２９内に３箇所
形成されたＰ＋型領域３０を介してウエハ２９に電圧Ｖ
ＳＳを供給するためのラインである。第８図のXI−XI線
に沿う断面を示す第９図、第８図のＸ−Ｘ線に沿う断面
を示す第１０図において、３１はフイールドＳｉＯ
２膜、３２はゲート酸化膜、３３は１層目のリンシリゲ
ートガラス膜である。図示省略したが、リンシリゲート
ガラス膜は層間絶縁膜として更に１層目のＡ配線上、
２層目のＡ配線上にも被着され、また３層目のＡ配
線上にはシラン膜がパツシベーシヨン膜として被せられ
てよい。
〜１５と同様、１層目のＡ配線２６、２７によつて互
いに接続されている。これらセル内部の１層目のＡ配
線は所望の単位論理機能に従つて各種のパターンに予め
設定できるのが、ＬＳＩ全体の設計上はこの１層目のＡ
配線は第３図のシステム配線ピツチ（第８図では縦方
向に表示した偶数番号の座標）に従つて配置される。Ａ
配線１１は、Ｐ＋型領域９に隣接して形成されたＮ＋
型領域２８を介して基板６に電源電圧ＶＤＤを供給する
ための電源ラインである。またＡ配線１２は、Ｎ＋型
領域１０に隣接した状態でＰ−型ウエハ２９内に３箇所
形成されたＰ＋型領域３０を介してウエハ２９に電圧Ｖ
ＳＳを供給するためのラインである。第８図のXI−XI線
に沿う断面を示す第９図、第８図のＸ−Ｘ線に沿う断面
を示す第１０図において、３１はフイールドＳｉＯ
２膜、３２はゲート酸化膜、３３は１層目のリンシリゲ
ートガラス膜である。図示省略したが、リンシリゲート
ガラス膜は層間絶縁膜として更に１層目のＡ配線上、
２層目のＡ配線上にも被着され、また３層目のＡ配
線上にはシラン膜がパツシベーシヨン膜として被せられ
てよい。
第８図のように各配線を施すことによつて、各領域９を
ソース又はドレイン領域とするＰチヤンネルＭＯＳＦＥ
ＴＱ１、Ｑ２、Ｑ５、Ｑ７、Ｑ８が構成され、かつ各領
域１０をソース又はドレイン領域とするＮチヤンネルＭ
ＯＳＦＥＴＱ３、Ｑ４、Ｑ６、Ｑ９、Ｑ１０が構成さ
れ、これらのＦＥＴが第１１図のように結線されて１つ
の排他的論理和（Exclusive ＯＲ）を形成している。
このExclusive ＯＲにおいて、複数のＦＥＴが回路的
に並列に接続されている箇所では第８図のコンタクトホ
ールは上下に交互に存在する必要があり、このためには
各領域９、１０はそのようにコンタクトホールを形成し
得るに充分な長さ（チヤンネル幅）を有していることが
望ましい。また、複数のＦＥＴが直列に接続されている
箇所ではコンタクトホールは必ずしも必要としないが、
それらのＦＥＴが並列に使用できる場合も考慮して上記
と同様に上下にコンタクトホールを形成できるチヤンネ
ル幅を確保しておくのがよい。なお、第８図では、各Ｆ
ＥＴ部の夫々にＦＥＴが５素子ずつ設けるようにした
が、素子数を増加させたい場合には同様の構造を同図の
横方向に並置すればよい。
ソース又はドレイン領域とするＰチヤンネルＭＯＳＦＥ
ＴＱ１、Ｑ２、Ｑ５、Ｑ７、Ｑ８が構成され、かつ各領
域１０をソース又はドレイン領域とするＮチヤンネルＭ
ＯＳＦＥＴＱ３、Ｑ４、Ｑ６、Ｑ９、Ｑ１０が構成さ
れ、これらのＦＥＴが第１１図のように結線されて１つ
の排他的論理和（Exclusive ＯＲ）を形成している。
このExclusive ＯＲにおいて、複数のＦＥＴが回路的
に並列に接続されている箇所では第８図のコンタクトホ
ールは上下に交互に存在する必要があり、このためには
各領域９、１０はそのようにコンタクトホールを形成し
得るに充分な長さ（チヤンネル幅）を有していることが
望ましい。また、複数のＦＥＴが直列に接続されている
箇所ではコンタクトホールは必ずしも必要としないが、
それらのＦＥＴが並列に使用できる場合も考慮して上記
と同様に上下にコンタクトホールを形成できるチヤンネ
ル幅を確保しておくのがよい。なお、第８図では、各Ｆ
ＥＴ部の夫々にＦＥＴが５素子ずつ設けるようにした
が、素子数を増加させたい場合には同様の構造を同図の
横方向に並置すればよい。
第８図はＣＭＯＳにおいては、特にその出力点に上述し
たと同様の観測パツドＰを設けており、その位置をやは
り上述した座標の格子点上にとつている。第１２図及び
第１３図に詳しく示すように、このパツドＰにおいて
は、フイールドＳｉＯ３膜３１上にまずポリシリコン配
線３４が走つており、この上にリンシリケートガラス膜
３３のスルーホール３５を介して上記のＡ配線１５が
被着され、更にこのＡ配線上にリンシリケートガラス
膜３６が被せられ、これに形成したスルーホール３７に
上層のアルミニウム配線材料層３８が設けられている。
この配線材料層３８には仮想線の如くに測定用プローブ
３９を充分に当てがえるように、パツシベーシヨン用プ
ラズマ析出法で被着したシリコン窒化膜４０に広めの開
口４１が形成されている。
たと同様の観測パツドＰを設けており、その位置をやは
り上述した座標の格子点上にとつている。第１２図及び
第１３図に詳しく示すように、このパツドＰにおいて
は、フイールドＳｉＯ３膜３１上にまずポリシリコン配
線３４が走つており、この上にリンシリケートガラス膜
３３のスルーホール３５を介して上記のＡ配線１５が
被着され、更にこのＡ配線上にリンシリケートガラス
膜３６が被せられ、これに形成したスルーホール３７に
上層のアルミニウム配線材料層３８が設けられている。
この配線材料層３８には仮想線の如くに測定用プローブ
３９を充分に当てがえるように、パツシベーシヨン用プ
ラズマ析出法で被着したシリコン窒化膜４０に広めの開
口４１が形成されている。
このように構成された観測用パツドＰを用いてプロービ
ングを行なえば、ユニツトセル内の論理回路の特性を容
易にしかも正確に測定することができるので、この種の
ＣＭＯＳ型ＶＬＳＩの如く多層配線構造の複雑なデバイ
スであつても、その不良解析を充二分に行なうことがで
きることになる。
ングを行なえば、ユニツトセル内の論理回路の特性を容
易にしかも正確に測定することができるので、この種の
ＣＭＯＳ型ＶＬＳＩの如く多層配線構造の複雑なデバイ
スであつても、その不良解析を充二分に行なうことがで
きることになる。
また、本例では、セル内配線としてのポリシリコンゲー
ト電極を必要なコンタクトホール付近で屈曲せしめるこ
とにより、そのピツチを小さくして最小のシステム配線
ピツチに合せることができるから、ＣＡＤによるレイア
ウト設計時にシステム配線ピツチ及びセルサイズを共に
小さくできる。この結果、ユニツトセルの密度を増大さ
せ得ると共に、ユニツトセル間の配線チヤンネル部にお
ける配線チヤンネル数を大幅に増加させることが可能で
あり、ひいてはピツチサイズ自体を著しく縮小できるこ
とになる。
ト電極を必要なコンタクトホール付近で屈曲せしめるこ
とにより、そのピツチを小さくして最小のシステム配線
ピツチに合せることができるから、ＣＡＤによるレイア
ウト設計時にシステム配線ピツチ及びセルサイズを共に
小さくできる。この結果、ユニツトセルの密度を増大さ
せ得ると共に、ユニツトセル間の配線チヤンネル部にお
ける配線チヤンネル数を大幅に増加させることが可能で
あり、ひいてはピツチサイズ自体を著しく縮小できるこ
とになる。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。例えば、上述
のプロービングに当つては、プローブを接触させる配線
材料層（パツド）は多層配線構造によつては２層目のア
ルミニウムであつたり、３層目のアルミニウムであつて
もよい。また、使用する配線及び層間絶縁膜、パツシベ
ーシヨン膜の材料は様々であつてよい。また、ポリシリ
コンゲート電極の上述した屈曲角度や形状は上記のもの
に限ることなく、種々変更することができる。またゲー
ト電極はポリシリコン以外の例えばＭｏＳｉ２−ポリシ
リコンからなるメタルゲートや、Ａゲートでも差支え
ない。なお、上述のユニツトセル構造はExclusive Ｎ
ＯＲにも適用できる他、種々の論理回路用に変形でき
る。
術的思想に基いて更に変形が可能である。例えば、上述
のプロービングに当つては、プローブを接触させる配線
材料層（パツド）は多層配線構造によつては２層目のア
ルミニウムであつたり、３層目のアルミニウムであつて
もよい。また、使用する配線及び層間絶縁膜、パツシベ
ーシヨン膜の材料は様々であつてよい。また、ポリシリ
コンゲート電極の上述した屈曲角度や形状は上記のもの
に限ることなく、種々変更することができる。またゲー
ト電極はポリシリコン以外の例えばＭｏＳｉ２−ポリシ
リコンからなるメタルゲートや、Ａゲートでも差支え
ない。なお、上述のユニツトセル構造はExclusive Ｎ
ＯＲにも適用できる他、種々の論理回路用に変形でき
る。
本発明は、上述した如く、下層配線の所定箇所上に形成
したスルーホールを介して上層配線に接続し、これを観
測パツドとして用いているので、多層配線構造の複雑な
装置でもその内部の信号観測を容易かつ正確に行なうこ
とができる。このため、この観測結果に基く不良要因に
よりデバイス製造条件を早期に修正することができる。
したスルーホールを介して上層配線に接続し、これを観
測パツドとして用いているので、多層配線構造の複雑な
装置でもその内部の信号観測を容易かつ正確に行なうこ
とができる。このため、この観測結果に基く不良要因に
よりデバイス製造条件を早期に修正することができる。
また、観測パツドが、仮想座標の交点であって３層以上
の配線層のうち最上層以外の２つの層に設けられる配線
層が相互に接続される接続点（スルーホール）上に設け
られるため、自動設計法による観測端子の位置設定が容
易にできるとともに、観測端子用に新たにスルーホール
を設けたり導体層を形成する工程を付加する必要がな
く、そのため観測端子を設けることによる半導体集積回
路装置の面積の増大や製造工程数の増加がない。しかも
本願発明によれば、観測端子にプローブを接触させたと
きその圧力が多少大きくても、下の配線層やスルーホー
ル内の導電体が緩衝材となって配線切れ等の損傷を防止
できるという効果がある。
の配線層のうち最上層以外の２つの層に設けられる配線
層が相互に接続される接続点（スルーホール）上に設け
られるため、自動設計法による観測端子の位置設定が容
易にできるとともに、観測端子用に新たにスルーホール
を設けたり導体層を形成する工程を付加する必要がな
く、そのため観測端子を設けることによる半導体集積回
路装置の面積の増大や製造工程数の増加がない。しかも
本願発明によれば、観測端子にプローブを接触させたと
きその圧力が多少大きくても、下の配線層やスルーホー
ル内の導電体が緩衝材となって配線切れ等の損傷を防止
できるという効果がある。
図面は本発明の実施例を示すものであつて、第１図は第
１の実施例による半導体チツプの概略平面図、第２図は
その論理ブロツクの１つの概略平面図、第３図は論理配
線ピツチを示す座標と相互配線上の観測パツドの位置と
を示す概略図、第４図は観測パツド位置を示す拡大平面
図、第５図はその構造を示す第４図のＶ−Ｖ線断面図、
第６図は他の観測パツド位置を示す拡大平面図、第７図
はその構造を示す第５図のVII−VII線断面図、第８図は
論理ブロツクを構成するユニツトセル（ＣＭＯＳ論理回
路）の拡大平面図、第９図は第８図のXI−XI線に沿う縦
断面図、第１０図は第８図のＸ−Ｘ線に沿う縦断面図、
第１１図は第８図のユニツトセルを構成するExclusive
ＯＲの等価回路図、第１２図は第８図における観測パ
ツド部分の拡大平面図、第１３図は第１２図のXIII−XI
II線に沿う断面図である。 なお、図面に用いられている符号において、１は論理ブ
ロツク、５はユニツトセル、７はＰチヤンネルＭＯＳＦ
ＥＴ部、８はＮチヤンネルＭＯＳＦＥＴ部、９はＰ＋型
領域、１０はＮ＋型領域、１１〜１５はＡ配線、１６
〜２５はコンタクトホール、２８はＮ＋型給電領域、３
０はＰ＋型給電領域、３４はポリシリコン配線、３８は
Ａ配線材料層、３９はプローブ、４０はシリコン窒化
膜、Ａ１は１層目のＡ配線、Ａ２は２層目のＡ
配線、ＰＳ及びＰＳ１〜ＰＳ５はポリシリコンゲート電
極、Ａ〜Ｅ及びＡ′〜Ｅ′は端子、Ｐ、Ｐ１及びＰ２は
観測パツド、ＰＳＧ１〜ＰＳＧ３及び３３、３６はリン
シリケートガラス膜、ＴＨ１〜ＴＨ３及び３５、３７は
スルーホールである。
１の実施例による半導体チツプの概略平面図、第２図は
その論理ブロツクの１つの概略平面図、第３図は論理配
線ピツチを示す座標と相互配線上の観測パツドの位置と
を示す概略図、第４図は観測パツド位置を示す拡大平面
図、第５図はその構造を示す第４図のＶ−Ｖ線断面図、
第６図は他の観測パツド位置を示す拡大平面図、第７図
はその構造を示す第５図のVII−VII線断面図、第８図は
論理ブロツクを構成するユニツトセル（ＣＭＯＳ論理回
路）の拡大平面図、第９図は第８図のXI−XI線に沿う縦
断面図、第１０図は第８図のＸ−Ｘ線に沿う縦断面図、
第１１図は第８図のユニツトセルを構成するExclusive
ＯＲの等価回路図、第１２図は第８図における観測パ
ツド部分の拡大平面図、第１３図は第１２図のXIII−XI
II線に沿う断面図である。 なお、図面に用いられている符号において、１は論理ブ
ロツク、５はユニツトセル、７はＰチヤンネルＭＯＳＦ
ＥＴ部、８はＮチヤンネルＭＯＳＦＥＴ部、９はＰ＋型
領域、１０はＮ＋型領域、１１〜１５はＡ配線、１６
〜２５はコンタクトホール、２８はＮ＋型給電領域、３
０はＰ＋型給電領域、３４はポリシリコン配線、３８は
Ａ配線材料層、３９はプローブ、４０はシリコン窒化
膜、Ａ１は１層目のＡ配線、Ａ２は２層目のＡ
配線、ＰＳ及びＰＳ１〜ＰＳ５はポリシリコンゲート電
極、Ａ〜Ｅ及びＡ′〜Ｅ′は端子、Ｐ、Ｐ１及びＰ２は
観測パツド、ＰＳＧ１〜ＰＳＧ３及び３３、３６はリン
シリケートガラス膜、ＴＨ１〜ＴＨ３及び３５、３７は
スルーホールである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上遠野 臣司 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 加藤 正男 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭56−19634（ＪＰ，Ａ) 特開 昭53−23570（ＪＰ，Ａ) 特開 昭53−101980（ＪＰ，Ａ) 特開 昭53−25382（ＪＰ，Ａ) 特開 昭57−192062（ＪＰ，Ａ) 実開 昭53−66074（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】半導体基板上の互いに直交するＸ，Ｙ方向
に仮想座標を決め、自動設計法により所定の仮想座標位
置に配線層、スルーホール、回路素子等を設け、該自動
設計法により得られたデータに基づいて３層以上の配線
層を有する多層配線構造の半導体集積回路装置を製造す
る半導体集積回路装置の製造方法において、 上記自動設計時に、 所定の回路もしくは素子の特性を測定するための観測端
子を、上記３層以上の配線層のうち最上層以外の２つの
層に設けられる配線層が相互に接続される箇所で、かつ
上記仮想座標の交点である所定の箇所に設ける工程と、 上記自動設計法により設定された各配線層を形成すると
きに、上記観測端子を、上記自動設計法により設定され
た所定の箇所に、上記相互に接続される最上層以外の２
つの配線層よりも上層の配線層を構成する導体層と同時
に堆積された導体層にて形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56096639A JPH0666366B2 (ja) | 1981-06-24 | 1981-06-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56096639A JPH0666366B2 (ja) | 1981-06-24 | 1981-06-24 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211744A JPS57211744A (en) | 1982-12-25 |
| JPH0666366B2 true JPH0666366B2 (ja) | 1994-08-24 |
Family
ID=14170394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56096639A Expired - Lifetime JPH0666366B2 (ja) | 1981-06-24 | 1981-06-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666366B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100444A (ja) * | 1983-11-07 | 1985-06-04 | Hitachi Ltd | 半導体集積回路の試験方法 |
| JPS60177640A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60189240A (ja) * | 1984-03-08 | 1985-09-26 | Toshiba Corp | 半導体集積回路装置 |
| JPH0673363B2 (ja) * | 1984-07-02 | 1994-09-14 | 株式会社東芝 | システムｌｓｉの設計方法 |
| JPH0691156B2 (ja) * | 1984-08-09 | 1994-11-14 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| JP2782804B2 (ja) * | 1989-06-29 | 1998-08-06 | 日本電気株式会社 | 半導体装置 |
| JP4426166B2 (ja) | 2002-11-01 | 2010-03-03 | ユー・エム・シー・ジャパン株式会社 | 半導体装置の設計方法、半導体装置設計用プログラム、及び半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845811B2 (ja) * | 1976-08-18 | 1983-10-12 | 三菱電機株式会社 | 半導体素子チツプ面への微小導電領域の形成法 |
| JPS6041726Y2 (ja) * | 1976-10-29 | 1985-12-19 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5923111B2 (ja) * | 1977-02-17 | 1984-05-30 | 富士通株式会社 | 半導体装置 |
| JPS5619634A (en) * | 1979-07-27 | 1981-02-24 | Hitachi Ltd | Semiconductor device |
| JPS57192062A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-06-24 JP JP56096639A patent/JPH0666366B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211744A (en) | 1982-12-25 |
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