JPH0897292A - Ｍｏｓトランジスタ及び相補型ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタ及び相補型ｍｏｓトランジスタの製造方法Info
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- JPH0897292A JPH0897292A JP6228529A JP22852994A JPH0897292A JP H0897292 A JPH0897292 A JP H0897292A JP 6228529 A JP6228529 A JP 6228529A JP 22852994 A JP22852994 A JP 22852994A JP H0897292 A JPH0897292 A JP H0897292A
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- mos transistor
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Abstract
(57)【要約】
【目的】 製造工程を削減することによりその製造コス
トを低減しうるＭＯＳトランジスタ及び相補型ＭＯＳト
ランジスタの製造方法を提供する。 【構成】 半導体基板の活性領域上に絶縁膜を介して導
電膜を形成する工程、導電膜をエッチングしてゲート電
極を形成する工程、第１導電型の不純物をゲート電極を
含む半導体基板全面に注入し第１導電型ウエルを形成す
る工程、活性領域上に開口をもつ第１レジストパターン
を形成する工程、第１レジストパターン及びゲート電極
をマスクとして第２導電型の不純物を注入してソース／
ドレイン領域を形成する工程により第２導電型ＭＯＳト
ランジスタを製造する。更に、導電型を逆にすること以
外は、第２導電型ＭＯＳトランジスタの製造と同様にし
て、第１導電型ＭＯＳトランジスタを製造することによ
り相補型ＭＯＳトランジスタを製造する。
トを低減しうるＭＯＳトランジスタ及び相補型ＭＯＳト
ランジスタの製造方法を提供する。 【構成】 半導体基板の活性領域上に絶縁膜を介して導
電膜を形成する工程、導電膜をエッチングしてゲート電
極を形成する工程、第１導電型の不純物をゲート電極を
含む半導体基板全面に注入し第１導電型ウエルを形成す
る工程、活性領域上に開口をもつ第１レジストパターン
を形成する工程、第１レジストパターン及びゲート電極
をマスクとして第２導電型の不純物を注入してソース／
ドレイン領域を形成する工程により第２導電型ＭＯＳト
ランジスタを製造する。更に、導電型を逆にすること以
外は、第２導電型ＭＯＳトランジスタの製造と同様にし
て、第１導電型ＭＯＳトランジスタを製造することによ
り相補型ＭＯＳトランジスタを製造する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタ及び
相補型ＭＯＳトランジスタの製造方法に関する。更に詳
しくは、本発明は製造工程を削減することによりその製
造コストを低減しうるＭＯＳトランジスタ及び相補型Ｍ
ＯＳトランジスタの製造方法に関する。
相補型ＭＯＳトランジスタの製造方法に関する。更に詳
しくは、本発明は製造工程を削減することによりその製
造コストを低減しうるＭＯＳトランジスタ及び相補型Ｍ
ＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】１枚のチップ上でｎチャネル型とｐチャ
ネル型の両方のＭＯＳトランジスタと使用する相補型Ｍ
ＯＳ（ＣＭＯＳ）トランジスタは、ＶＬＳＩ応用の主要
な技術である。従来、ＣＭＯＳトランジスタの作成は、
図２５〜３６に示すように製造されている。以下図２５
〜３６を説明する。
ネル型の両方のＭＯＳトランジスタと使用する相補型Ｍ
ＯＳ（ＣＭＯＳ）トランジスタは、ＶＬＳＩ応用の主要
な技術である。従来、ＣＭＯＳトランジスタの作成は、
図２５〜３６に示すように製造されている。以下図２５
〜３６を説明する。
【０００３】すなわち、基板２１の表面に酸化膜２２及
び窒化膜２３をこの順で堆積する。この後、ウエル形成
用フォトレジストパターン２４を窒化膜２３上に形成
し、これをマスクとしてＮウエル領域の窒化膜２３を除
去し酸化膜２２が露出するまで開口する。更に、ウエル
形成用フォトレジストパターン２４をマスクとして、Ｎ
型不純物（Ｐ+，Ａｓ+ など）を注入する（図２５参
照）。
び窒化膜２３をこの順で堆積する。この後、ウエル形成
用フォトレジストパターン２４を窒化膜２３上に形成
し、これをマスクとしてＮウエル領域の窒化膜２３を除
去し酸化膜２２が露出するまで開口する。更に、ウエル
形成用フォトレジストパターン２４をマスクとして、Ｎ
型不純物（Ｐ+，Ａｓ+ など）を注入する（図２５参
照）。
【０００４】次に、ウエル形成用フォトレジストパター
ン２４を除去した後、選択酸化を行いＮウエル領域を酸
化し酸化膜２５を形成する（図２６参照）。次に、窒化
膜２３を除去し、酸化膜２５をマスクとしてＰウエル領
域にＰ型の不純物注入（Ｂ+ など）を行い、熱処理をほ
どこし２重ウエル（ツインウエル）を形成する（図２７
参照）。
ン２４を除去した後、選択酸化を行いＮウエル領域を酸
化し酸化膜２５を形成する（図２６参照）。次に、窒化
膜２３を除去し、酸化膜２５をマスクとしてＰウエル領
域にＰ型の不純物注入（Ｂ+ など）を行い、熱処理をほ
どこし２重ウエル（ツインウエル）を形成する（図２７
参照）。
【０００５】次に、基板２１上の酸化膜２２及び２５を
除去し、酸化膜２６及び窒化膜２７をこの順で全面に形
成する。この後、活性領域形成用フォトレジストパター
ン２８を窒化膜２７上に形成し、これをマスクに素子分
離領域の酸化膜２６及び窒化膜２７を異方性エッチング
により除去する（図２８参照）。次に、活性領域形成用
フォトレジストパターン２８を除去した後、選択酸化を
行い素子分離用酸化膜（いわゆるＬＯＣＯＳ酸化膜）２
９を形成する（図２９参照）。
除去し、酸化膜２６及び窒化膜２７をこの順で全面に形
成する。この後、活性領域形成用フォトレジストパター
ン２８を窒化膜２７上に形成し、これをマスクに素子分
離領域の酸化膜２６及び窒化膜２７を異方性エッチング
により除去する（図２８参照）。次に、活性領域形成用
フォトレジストパターン２８を除去した後、選択酸化を
行い素子分離用酸化膜（いわゆるＬＯＣＯＳ酸化膜）２
９を形成する（図２９参照）。
【０００６】次に、酸化膜２６及び窒化膜２７を除去し
た後、犠牲酸化膜（注入前酸化膜）３０を形成する。こ
の後、ＮＭＯＳ及びＰＭＯＳに必要な閾値合わせ、パン
チスルーストッパー及び反転防止のために活性領域に不
純物注入を行う。その際、ＮＭＯＳ及びＰＭＯＳの活性
領域を打ち分けるため最低２回のフォトリソグラフィー
工程が必要である（図３０及び３１参照）。
た後、犠牲酸化膜（注入前酸化膜）３０を形成する。こ
の後、ＮＭＯＳ及びＰＭＯＳに必要な閾値合わせ、パン
チスルーストッパー及び反転防止のために活性領域に不
純物注入を行う。その際、ＮＭＯＳ及びＰＭＯＳの活性
領域を打ち分けるため最低２回のフォトリソグラフィー
工程が必要である（図３０及び３１参照）。
【０００７】次に、犠牲酸化膜３０を除去し、ゲート酸
化膜３１及びポリシリコンをこの順で積層する。この
後、ポリシリコン上にゲート電極形成用フォトレジスト
パターン３３を形成し、それをマスクとしてポリシリコ
ンを加工し、ゲート電極３２を形成する（図３２参
照）。次に、ＮＭＯＳ及びＰＭＯＳに必要な高濃度領域
３４（ソース・ドレイン）形成の為の注入を行う。その
際、ＮＭＯＳ及びＰＭＯＳの活性領域を打ち分けるため
最低２回のフォトリソグラフィー工程が必要である（図
３３及び３４参照）。
化膜３１及びポリシリコンをこの順で積層する。この
後、ポリシリコン上にゲート電極形成用フォトレジスト
パターン３３を形成し、それをマスクとしてポリシリコ
ンを加工し、ゲート電極３２を形成する（図３２参
照）。次に、ＮＭＯＳ及びＰＭＯＳに必要な高濃度領域
３４（ソース・ドレイン）形成の為の注入を行う。その
際、ＮＭＯＳ及びＰＭＯＳの活性領域を打ち分けるため
最低２回のフォトリソグラフィー工程が必要である（図
３３及び３４参照）。
【０００８】次に、層間絶縁膜３５を形成し、更に活性
化熱処理を施す（図３５参照）。次に、既知のコンタク
ト開口、配線工程を行い配線３６を施せばＣＭＯＳトラ
ンジスタが完成する（図３６参照）。
化熱処理を施す（図３５参照）。次に、既知のコンタク
ト開口、配線工程を行い配線３６を施せばＣＭＯＳトラ
ンジスタが完成する（図３６参照）。
【０００９】
【発明が解決しようとする課題】上記のＣＭＯＳトラン
ジスタの製造方法は、９枚のマスク（ウエル形成、活性
領域形成、ＮＭＯＳ閾値注入、ＰＭＯＳ閾値注入、ゲー
ト電極形成、ＮＭＯＳ高濃度領域注入、ＰＭＯＳ高濃度
領域注入、コンタクト開口、配線加工用）が必要とな
る。更に、２回の選択酸化（Ｎウエル酸化、ＬＯＣＯＳ
酸化）も必要となり、工程が非常に複雑である。
ジスタの製造方法は、９枚のマスク（ウエル形成、活性
領域形成、ＮＭＯＳ閾値注入、ＰＭＯＳ閾値注入、ゲー
ト電極形成、ＮＭＯＳ高濃度領域注入、ＰＭＯＳ高濃度
領域注入、コンタクト開口、配線加工用）が必要とな
る。更に、２回の選択酸化（Ｎウエル酸化、ＬＯＣＯＳ
酸化）も必要となり、工程が非常に複雑である。
【００１０】また、素子分離法として選択酸化を用いて
いるため、酸化時にはバーズビークと呼ばれる酸化膜の
食い込みが生じるので、パターンがシフトしてしまい所
望のパターンを得ることが困難である。一方、特開昭６
０−１３０１３７号には、素子分離形成用の選択酸化を
使わない方法が報告されている。この方法を図３７〜３
９により簡単に説明する。
いるため、酸化時にはバーズビークと呼ばれる酸化膜の
食い込みが生じるので、パターンがシフトしてしまい所
望のパターンを得ることが困難である。一方、特開昭６
０−１３０１３７号には、素子分離形成用の選択酸化を
使わない方法が報告されている。この方法を図３７〜３
９により簡単に説明する。
【００１１】まず、基板４１上に酸化膜４２を形成した
後、ホウ素イオンを注入し基板４１表面に反転防止層４
３を形成する（図３７参照）。次に、フォトレジスト４
４をマスクとして、活性領域上の酸化膜４２を除去する
ことにより基板４１を露出させる。この後、ゲート酸化
を行いゲート酸化膜４５を形成する（図３８参照）。
後、ホウ素イオンを注入し基板４１表面に反転防止層４
３を形成する（図３７参照）。次に、フォトレジスト４
４をマスクとして、活性領域上の酸化膜４２を除去する
ことにより基板４１を露出させる。この後、ゲート酸化
を行いゲート酸化膜４５を形成する（図３８参照）。
【００１２】次に、ポリシリコンを堆積し、加工してゲ
ート電極４６を形成する。この後、閾値合わせの注入を
行う（図３９参照）。しかし、この方法では、反転防止
の注入を全面に行い、注入イオンの一部を酸化膜４２に
残し、その後の工程で素子分離領域に残存イオンを拡散
させることにより分離領域の濃度を上げている。従っ
て、拡散により分離領域を形成する場合、濃度のコント
ロールが難しい。また、この方法をＣＭＯＳに適用する
場合でも、Ｎ型反転防止注入、Ｐ型反転防止注入、活性
領域形成、ゲート電極形成、ＮＭＯＳ閾値注入、ＰＭＯ
Ｓ閾値注入、コンタクト開口、配線加工用の８枚のマス
クが必要とされ、工程が非常に複雑である。
ート電極４６を形成する。この後、閾値合わせの注入を
行う（図３９参照）。しかし、この方法では、反転防止
の注入を全面に行い、注入イオンの一部を酸化膜４２に
残し、その後の工程で素子分離領域に残存イオンを拡散
させることにより分離領域の濃度を上げている。従っ
て、拡散により分離領域を形成する場合、濃度のコント
ロールが難しい。また、この方法をＣＭＯＳに適用する
場合でも、Ｎ型反転防止注入、Ｐ型反転防止注入、活性
領域形成、ゲート電極形成、ＮＭＯＳ閾値注入、ＰＭＯ
Ｓ閾値注入、コンタクト開口、配線加工用の８枚のマス
クが必要とされ、工程が非常に複雑である。
【００１３】
【課題を解決するための手段】かくして本発明によれ
ば、半導体基板の活性領域上に絶縁膜を介して導電膜を
形成する工程、導電膜をエッチングしてゲート電極を形
成する工程、第１導電型の不純物をゲート電極を含む半
導体基板全面に注入し第１導電型ウエルを形成する工
程、活性領域上に開口をもつ第１レジストパターンを形
成する工程、第１レジストパターン及びゲート電極をマ
スクとして第２導電型の不純物を注入してソース／ドレ
イン領域を形成する工程からなることを特徴とするＭＯ
Ｓトランジスタの製造方法が提供される。
ば、半導体基板の活性領域上に絶縁膜を介して導電膜を
形成する工程、導電膜をエッチングしてゲート電極を形
成する工程、第１導電型の不純物をゲート電極を含む半
導体基板全面に注入し第１導電型ウエルを形成する工
程、活性領域上に開口をもつ第１レジストパターンを形
成する工程、第１レジストパターン及びゲート電極をマ
スクとして第２導電型の不純物を注入してソース／ドレ
イン領域を形成する工程からなることを特徴とするＭＯ
Ｓトランジスタの製造方法が提供される。
【００１４】更に本発明によれば、半導体基板の第１導
電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジ
スタの形成領域並びに第１導電型及び第２導電型ＭＯＳ
トランジスタの形成領域周辺の素子分離領域の形成領域
上に絶縁膜を介して導電膜を形成する工程、導電膜をエ
ッチングしてゲート電極を第１導電型ＭＯＳトランジス
タ及び第２導電型ＭＯＳトランジスタの形成領域上に形
成する工程、第１導電型ＭＯＳトランジスタの形成領域
の周辺の素子分離領域の形成領域を少なくとも含む第１
領域上に開口をもつ第１レジストパターンを形成する工
程、第１レジストパターンをマスクとして第２導電型不
純物を半導体基板に注入する工程、第１レジストパター
ンを除去後、第１導電型ＭＯＳトランジスタの活性領域
上のみに開口をもつ第２レジストパターンを形成し、第
２レジストパターン及びゲート電極をマスクとして、第
１導電型不純物を注入してソース／ドレイン領域を形成
することにより第１導電型ＭＯＳトランジスタを形成す
る工程、第２導電型ＭＯＳトランジスタの形成領域の周
辺の素子分離領域の形成領域を少なくとも含む第２領域
上に開口をもつ第３レジストパターンを形成する工程、
第３レジストパターンをマスクとして第１導電型不純物
を半導体基板に注入する工程、第３のレジストパターン
を除去後、第２導電型ＭＯＳトランジスタの活性領域上
のみに開口をもつ第４レジストパターンを形成し、第４
のレジストパターン及びゲート電極をマスクとして、第
２導電型不純物を注入してソース／ドレイン領域を形成
することにより第２導電型ＭＯＳトランジスタを形成す
る工程からなることを特徴とする相補型ＭＯＳトランジ
スタの製造方法が提供される。
電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジ
スタの形成領域並びに第１導電型及び第２導電型ＭＯＳ
トランジスタの形成領域周辺の素子分離領域の形成領域
上に絶縁膜を介して導電膜を形成する工程、導電膜をエ
ッチングしてゲート電極を第１導電型ＭＯＳトランジス
タ及び第２導電型ＭＯＳトランジスタの形成領域上に形
成する工程、第１導電型ＭＯＳトランジスタの形成領域
の周辺の素子分離領域の形成領域を少なくとも含む第１
領域上に開口をもつ第１レジストパターンを形成する工
程、第１レジストパターンをマスクとして第２導電型不
純物を半導体基板に注入する工程、第１レジストパター
ンを除去後、第１導電型ＭＯＳトランジスタの活性領域
上のみに開口をもつ第２レジストパターンを形成し、第
２レジストパターン及びゲート電極をマスクとして、第
１導電型不純物を注入してソース／ドレイン領域を形成
することにより第１導電型ＭＯＳトランジスタを形成す
る工程、第２導電型ＭＯＳトランジスタの形成領域の周
辺の素子分離領域の形成領域を少なくとも含む第２領域
上に開口をもつ第３レジストパターンを形成する工程、
第３レジストパターンをマスクとして第１導電型不純物
を半導体基板に注入する工程、第３のレジストパターン
を除去後、第２導電型ＭＯＳトランジスタの活性領域上
のみに開口をもつ第４レジストパターンを形成し、第４
のレジストパターン及びゲート電極をマスクとして、第
２導電型不純物を注入してソース／ドレイン領域を形成
することにより第２導電型ＭＯＳトランジスタを形成す
る工程からなることを特徴とする相補型ＭＯＳトランジ
スタの製造方法が提供される。
【００１５】すなわち本発明は、ゲート電極を所望の形
状に所望個形成した後、不純物注入により活性領域及び
素子分離領域を形成することを特徴としている。尚、上
記本発明の製造方法中、第１導電型及び第２導電型は、
Ｐ型或いはＮ型を意味する。更に、第１導電型がＰ型の
場合は、第２導電型はＮ型であり、第１導電型がＮ型の
場合は、第２導電型はＰ型であることを意味する。ま
た、Ｐ型を与える不純物には、ホウ素、インジウム等、
Ｎ型を与える不純物には、リン、砒素、アンチモン等が
挙げられる。
状に所望個形成した後、不純物注入により活性領域及び
素子分離領域を形成することを特徴としている。尚、上
記本発明の製造方法中、第１導電型及び第２導電型は、
Ｐ型或いはＮ型を意味する。更に、第１導電型がＰ型の
場合は、第２導電型はＮ型であり、第１導電型がＮ型の
場合は、第２導電型はＰ型であることを意味する。ま
た、Ｐ型を与える不純物には、ホウ素、インジウム等、
Ｎ型を与える不純物には、リン、砒素、アンチモン等が
挙げられる。
【００１６】以下、本発明のＭＯＳトランジスタの製造
方法を説明する。まず、半導体基板の活性領域上に絶縁
膜を介して導電膜を形成する。本発明に使用される半導
体基板は、当該分野で使用される半導体基板をいずれも
使用することができ、例えばシリコン基板が挙げられ
る。半導体基板には、予めＰ型或いはＮ型の不純物が注
入されていてもよい。この半導体基板上には絶縁膜が形
成される。絶縁膜には、膜厚５０〜１５０Åの酸化シリ
コン、窒化シリコン或いはこれらの積層膜等が挙げら
れ、その形成方法には熱酸化法、ＣＶＤ法等が挙げられ
る。更に、絶縁膜上に、後にゲート電極となる導電膜が
形成される。導電膜には、膜厚５００〜２０００Åのポ
リシリコン或いはＷＳｉ／ポリシリコンからなる２層構
造等を使用することができる。ＷＳｉ／ポリシリコンを
使用した場合は、後に形成される配線層との抵抗を小さ
くすることができるので好ましい。更に、ポリシリコン
には必要に応じて不純物を注入しておいてもよい。
方法を説明する。まず、半導体基板の活性領域上に絶縁
膜を介して導電膜を形成する。本発明に使用される半導
体基板は、当該分野で使用される半導体基板をいずれも
使用することができ、例えばシリコン基板が挙げられ
る。半導体基板には、予めＰ型或いはＮ型の不純物が注
入されていてもよい。この半導体基板上には絶縁膜が形
成される。絶縁膜には、膜厚５０〜１５０Åの酸化シリ
コン、窒化シリコン或いはこれらの積層膜等が挙げら
れ、その形成方法には熱酸化法、ＣＶＤ法等が挙げられ
る。更に、絶縁膜上に、後にゲート電極となる導電膜が
形成される。導電膜には、膜厚５００〜２０００Åのポ
リシリコン或いはＷＳｉ／ポリシリコンからなる２層構
造等を使用することができる。ＷＳｉ／ポリシリコンを
使用した場合は、後に形成される配線層との抵抗を小さ
くすることができるので好ましい。更に、ポリシリコン
には必要に応じて不純物を注入しておいてもよい。
【００１７】次に、導電膜をエッチングしてゲート電極
を形成する。エッチング方法は、特に限定されないが、
プラズマエッチング、反応性イオンエッチング、イオン
ビームエッチング、スパッタエッチング等のドライエッ
チング法或いはウエットエッチング法が挙げられる。半
導体基板には、素子分離用の選択酸化膜が形成されてい
ないので、平坦であり、段差部のエッチング残りやゲー
ト電極配線の断線等は起こらない。
を形成する。エッチング方法は、特に限定されないが、
プラズマエッチング、反応性イオンエッチング、イオン
ビームエッチング、スパッタエッチング等のドライエッ
チング法或いはウエットエッチング法が挙げられる。半
導体基板には、素子分離用の選択酸化膜が形成されてい
ないので、平坦であり、段差部のエッチング残りやゲー
ト電極配線の断線等は起こらない。
【００１８】次に、第１導電型の不純物をゲート電極を
含む半導体基板全面に注入し第１導電型ウエルを形成す
る。ウエルの不純物濃度は５×１０16〜２×１０17／ｃ
ｍ3、その深さは１〜２μｍとすることができる。更
に、不純物の注入方法は、ゲート電極下の領域とそれ以
外の領域で所望の不純物の濃度プロファイルを得るため
に、複数回不純物を注入する多段法を使用することが好
ましい。例えば、ゲート電極にポリシリコンを使用した
ＮＭＯＳ場合は、注入エネルギー／注入量が、２０〜９
０ＫｅＶ／１×１０12〜４×１０12ｃｍ-2、６０〜２１
０ＫｅＶ／１×１０12〜４×１０12ｃｍ-2、１２０〜３
９０ＫｅＶ／１×１０12〜４×１０12ｃｍ -2、２００〜
３６０ＫｅＶ／１×１０12〜４×１０12ｃｍ-2の多段法
によりウエルを形成することができる。また、ウエル形
成と同時に閾値調整のための不純物を注入することもで
きる。不純物の注入条件は、使用する不純物によっても
相違するが、注入エネルギー５〜３０ＫｅＶ、注入量１
×１０12〜４×１０12ｃｍ-2とすることができる。
含む半導体基板全面に注入し第１導電型ウエルを形成す
る。ウエルの不純物濃度は５×１０16〜２×１０17／ｃ
ｍ3、その深さは１〜２μｍとすることができる。更
に、不純物の注入方法は、ゲート電極下の領域とそれ以
外の領域で所望の不純物の濃度プロファイルを得るため
に、複数回不純物を注入する多段法を使用することが好
ましい。例えば、ゲート電極にポリシリコンを使用した
ＮＭＯＳ場合は、注入エネルギー／注入量が、２０〜９
０ＫｅＶ／１×１０12〜４×１０12ｃｍ-2、６０〜２１
０ＫｅＶ／１×１０12〜４×１０12ｃｍ-2、１２０〜３
９０ＫｅＶ／１×１０12〜４×１０12ｃｍ -2、２００〜
３６０ＫｅＶ／１×１０12〜４×１０12ｃｍ-2の多段法
によりウエルを形成することができる。また、ウエル形
成と同時に閾値調整のための不純物を注入することもで
きる。不純物の注入条件は、使用する不純物によっても
相違するが、注入エネルギー５〜３０ＫｅＶ、注入量１
×１０12〜４×１０12ｃｍ-2とすることができる。
【００１９】次に、活性領域上に開口をもつ第１レジス
トパターンを形成する。更に、第１レジストパターン及
びゲート電極をマスクとして第２導電型の不純物を注入
してソース／ドレイン領域を形成する。不純物の注入条
件は、使用する不純物によっても相違するが、注入エネ
ルギー４０〜１５０ＫｅＶ、注入量１×１０15〜５×１
０15ｃｍ-2とすることができる。この後、公知の方法に
より層間絶縁膜を積層し、ゲート電極及びソース／ドレ
イン領域に配線層を形成することによりＭＯＳトランジ
スタを製造することができる。
トパターンを形成する。更に、第１レジストパターン及
びゲート電極をマスクとして第２導電型の不純物を注入
してソース／ドレイン領域を形成する。不純物の注入条
件は、使用する不純物によっても相違するが、注入エネ
ルギー４０〜１５０ＫｅＶ、注入量１×１０15〜５×１
０15ｃｍ-2とすることができる。この後、公知の方法に
より層間絶縁膜を積層し、ゲート電極及びソース／ドレ
イン領域に配線層を形成することによりＭＯＳトランジ
スタを製造することができる。
【００２０】なお、第１レジストパターン及びゲート電
極をマスクとして閾値調整のための不純物を注入するこ
ともできる。それによって、ウエル形成のための不純物
注入の際、素子分離がなされる程度の濃度としておくこ
とも可能である。また、ソース／ドレイン領域を形成し
たのち、更に活性領域を覆う第２レジストパターンを形
成し、第２レジストパターンをマスクとして、素子分離
領域形成のために第２導電型不純物を注入することもで
きる。この不純物の注入条件は、使用する不純物によっ
ても相違するが、注入エネルギー５〜３０ＫｅＶ、注入
量１×１０12〜３×１０12ｃｍ-2とすることができる。
極をマスクとして閾値調整のための不純物を注入するこ
ともできる。それによって、ウエル形成のための不純物
注入の際、素子分離がなされる程度の濃度としておくこ
とも可能である。また、ソース／ドレイン領域を形成し
たのち、更に活性領域を覆う第２レジストパターンを形
成し、第２レジストパターンをマスクとして、素子分離
領域形成のために第２導電型不純物を注入することもで
きる。この不純物の注入条件は、使用する不純物によっ
ても相違するが、注入エネルギー５〜３０ＫｅＶ、注入
量１×１０12〜３×１０12ｃｍ-2とすることができる。
【００２１】次に、本発明の相補型ＭＯＳトランジスタ
の製造方法を以下に説明する。まず、半導体基板の第１
導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトラン
ジスタの形成領域並びに第１導電型及び第２導電型ＭＯ
Ｓトランジスタの形成領域周辺の素子分離領域の形成領
域上に絶縁膜を介して導電膜を形成する。更に、導電膜
をエッチングしてゲート電極を第１導電型ＭＯＳトラン
ジスタ及び第２導電型ＭＯＳトランジスタの形成領域上
に形成する。この工程における半導体基板、絶縁膜、導
電膜及びゲート電極の形成方法は、上記ＭＯＳトランジ
スタの製造方法において説明したものと同様である。
の製造方法を以下に説明する。まず、半導体基板の第１
導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトラン
ジスタの形成領域並びに第１導電型及び第２導電型ＭＯ
Ｓトランジスタの形成領域周辺の素子分離領域の形成領
域上に絶縁膜を介して導電膜を形成する。更に、導電膜
をエッチングしてゲート電極を第１導電型ＭＯＳトラン
ジスタ及び第２導電型ＭＯＳトランジスタの形成領域上
に形成する。この工程における半導体基板、絶縁膜、導
電膜及びゲート電極の形成方法は、上記ＭＯＳトランジ
スタの製造方法において説明したものと同様である。
【００２２】次に、第１導電型ＭＯＳトランジスタの形
成領域の周辺の素子分離領域の形成領域を少なくとも含
む第１領域上に開口をもつ第１レジストパターンを形成
する工程、第１レジストパターンをマスクとして第２導
電型不純物を半導体基板に注入する工程、第１レジスト
パターンを除去後、第１導電型ＭＯＳトランジスタの活
性領域上のみに開口をもつ第２レジストパターンを形成
し、第２レジストパターン及びゲート電極をマスクとし
て、第１導電型不純物を注入してソース／ドレイン領域
を形成することにより第１導電型ＭＯＳトランジスタを
形成することができる。
成領域の周辺の素子分離領域の形成領域を少なくとも含
む第１領域上に開口をもつ第１レジストパターンを形成
する工程、第１レジストパターンをマスクとして第２導
電型不純物を半導体基板に注入する工程、第１レジスト
パターンを除去後、第１導電型ＭＯＳトランジスタの活
性領域上のみに開口をもつ第２レジストパターンを形成
し、第２レジストパターン及びゲート電極をマスクとし
て、第１導電型不純物を注入してソース／ドレイン領域
を形成することにより第１導電型ＭＯＳトランジスタを
形成することができる。
【００２３】ここで、第１領域が第１導電型ＭＯＳトラ
ンジスタ及びその周辺の素子分離領域の形成領域である
場合（第１方法とする）、第２導電型不純物の注入条件
は、ゲート電極下の領域とそれ以外の形成領域で所望の
不純物の濃度プロファイルを得るために、複数回不純物
を注入する多段法を使用することが好ましい。例えば、
ゲート電極にポリシリコンを使用したＮＭＯＳ場合は、
注入エネルギー／注入量が、２０〜９０ＫｅＶ／１×１
０12〜４×１０12ｃｍ-2、６０〜２１０ＫｅＶ／１×１
０12〜４×１０12ｃｍ-2、１２０〜３９０ＫｅＶ／１×
１０12〜４×１０12ｃｍ-2、２００〜３６０ＫｅＶ／１
×１０12〜４×１０12ｃｍ-2の多段法により第２導電型
ウエルを形成することができる。また、ウエル形成と同
時に閾値調整のための不純物を注入することもできる。
不純物の注入条件は、使用する不純物によっても相違す
るが、注入エネルギー５〜３０ＫｅＶ、注入量１×１０
12〜４×１０12ｃｍ-2とすることができる。この注入に
より、第２導電型ウエルが形成される。
ンジスタ及びその周辺の素子分離領域の形成領域である
場合（第１方法とする）、第２導電型不純物の注入条件
は、ゲート電極下の領域とそれ以外の形成領域で所望の
不純物の濃度プロファイルを得るために、複数回不純物
を注入する多段法を使用することが好ましい。例えば、
ゲート電極にポリシリコンを使用したＮＭＯＳ場合は、
注入エネルギー／注入量が、２０〜９０ＫｅＶ／１×１
０12〜４×１０12ｃｍ-2、６０〜２１０ＫｅＶ／１×１
０12〜４×１０12ｃｍ-2、１２０〜３９０ＫｅＶ／１×
１０12〜４×１０12ｃｍ-2、２００〜３６０ＫｅＶ／１
×１０12〜４×１０12ｃｍ-2の多段法により第２導電型
ウエルを形成することができる。また、ウエル形成と同
時に閾値調整のための不純物を注入することもできる。
不純物の注入条件は、使用する不純物によっても相違す
るが、注入エネルギー５〜３０ＫｅＶ、注入量１×１０
12〜４×１０12ｃｍ-2とすることができる。この注入に
より、第２導電型ウエルが形成される。
【００２４】上記第１レジストパターンを除去後、第１
導電型ＭＯＳトランジスタの活性領域上のみに開口をも
つ第２レジストパターンを形成し、第２レジストパター
ン及びゲート電極をマスクとして、第１導電型不純物を
注入してソース／ドレイン領域を形成する。不純物の注
入条件は、使用する不純物によっても相違するが、注入
エネルギー４０〜１５０ＫｅＶ、注入量１×１０15〜５
×１０15ｃｍ-2とすることができる。
導電型ＭＯＳトランジスタの活性領域上のみに開口をも
つ第２レジストパターンを形成し、第２レジストパター
ン及びゲート電極をマスクとして、第１導電型不純物を
注入してソース／ドレイン領域を形成する。不純物の注
入条件は、使用する不純物によっても相違するが、注入
エネルギー４０〜１５０ＫｅＶ、注入量１×１０15〜５
×１０15ｃｍ-2とすることができる。
【００２５】一方、第１領域が第１導電型ＭＯＳトラン
ジスタの形成領域の周辺の素子分離領域の形成領域であ
る場合（第２方法とする）、第２導電型不純物の注入条
件は、複数回不純物を注入する多段法を使用すること
が、素子分離領域の表面の不純物濃度を精度良く調節す
ることができるので好ましい。例えば、ゲート電極にポ
リシリコンを使用した場合は、注入エネルギー／注入量
が、２０〜９０ＫｅＶ／１×１０12〜４×１０12ｃ
ｍ-2、６０〜２１０ＫｅＶ／１×１０12〜４×１０12ｃ
ｍ-2、１２０〜３９０ＫｅＶ／１×１０12〜４×１０12
ｃｍ-2、２００〜３６０ＫｅＶ／１×１０12〜４×１０
12ｃｍ-2の多段法により素子分離領域に不純物を注入す
ることができる。
ジスタの形成領域の周辺の素子分離領域の形成領域であ
る場合（第２方法とする）、第２導電型不純物の注入条
件は、複数回不純物を注入する多段法を使用すること
が、素子分離領域の表面の不純物濃度を精度良く調節す
ることができるので好ましい。例えば、ゲート電極にポ
リシリコンを使用した場合は、注入エネルギー／注入量
が、２０〜９０ＫｅＶ／１×１０12〜４×１０12ｃ
ｍ-2、６０〜２１０ＫｅＶ／１×１０12〜４×１０12ｃ
ｍ-2、１２０〜３９０ＫｅＶ／１×１０12〜４×１０12
ｃｍ-2、２００〜３６０ＫｅＶ／１×１０12〜４×１０
12ｃｍ-2の多段法により素子分離領域に不純物を注入す
ることができる。
【００２６】上記第１レジストパターンを除去後、第１
導電型ＭＯＳトランジスタの活性領域上のみに開口をも
つ第２レジストパターンを形成する。この第２レジスト
パターンをマスクとして第２導電型ウエルを形成し、続
けて第２レジストパターン及びゲート電極をマスクとし
て、第１導電型不純物を注入してソース／ドレイン領域
を形成する。ウエル形成の条件は、上記第１方法のウエ
ル形成の条件と同様とすることができる。また、ウエル
形成と同時に閾値調整のための不純物を上記第１方法と
同様にして注入することもできる。更に、ソース／ドレ
イン領域の形成条件も第１方法と同様とすることができ
る。
導電型ＭＯＳトランジスタの活性領域上のみに開口をも
つ第２レジストパターンを形成する。この第２レジスト
パターンをマスクとして第２導電型ウエルを形成し、続
けて第２レジストパターン及びゲート電極をマスクとし
て、第１導電型不純物を注入してソース／ドレイン領域
を形成する。ウエル形成の条件は、上記第１方法のウエ
ル形成の条件と同様とすることができる。また、ウエル
形成と同時に閾値調整のための不純物を上記第１方法と
同様にして注入することもできる。更に、ソース／ドレ
イン領域の形成条件も第１方法と同様とすることができ
る。
【００２７】上記第１方法は、ソース／ドレイン領域の
パンチスルー耐圧を向上させることが要求されるトラン
ジスタに使用することができる。一方、第２方法は、素
子分離領域をより高濃度にすることが要求されるトラン
ジスタに使用することができる。これらの方法は、要求
されるトランジスタの特性に応じて選択することができ
る。
パンチスルー耐圧を向上させることが要求されるトラン
ジスタに使用することができる。一方、第２方法は、素
子分離領域をより高濃度にすることが要求されるトラン
ジスタに使用することができる。これらの方法は、要求
されるトランジスタの特性に応じて選択することができ
る。
【００２８】次に、第２導電型ＭＯＳトランジスタを形
成するが、その形成方法は、上記第１導電型ＭＯＳトラ
ンジスタの方法の導電型を逆にすること以外は同様とす
ることができる。この後、公知の方法により層間絶縁膜
を積層し、ゲート電極及びソース／ドレイン領域に配線
層を形成することにより上記工程により、ＮＭＯＳ及び
ＰＭＯＳからなる相補型ＭＯＳトランジスタを形成する
ことができる。
成するが、その形成方法は、上記第１導電型ＭＯＳトラ
ンジスタの方法の導電型を逆にすること以外は同様とす
ることができる。この後、公知の方法により層間絶縁膜
を積層し、ゲート電極及びソース／ドレイン領域に配線
層を形成することにより上記工程により、ＮＭＯＳ及び
ＰＭＯＳからなる相補型ＭＯＳトランジスタを形成する
ことができる。
【００２９】本発明のＭＯＳトランジスタ及び相補型Ｍ
ＯＳトランジスタは、所望の個数を同時に形成すること
もできる。
ＯＳトランジスタは、所望の個数を同時に形成すること
もできる。
【００３０】
【作用】本発明のＭＯＳトランジスタの製造方法は、半
導体基板の活性領域上に絶縁膜を介して導電膜を形成す
る工程、導電膜をエッチングしてゲート電極を形成する
工程、第１導電型の不純物をゲート電極を含む半導体基
板全面に注入し第１導電型ウエルを形成する工程、活性
領域上に開口をもつ第１レジストパターンを形成する工
程、第１レジストパターン及びゲート電極をマスクとし
て第２導電型の不純物を注入してソース／ドレイン領域
を形成する工程からなることを特徴とするので、バーズ
ビークの生じる選択酸化による素子分離工程を必要とす
ることなくゲート電極形成後に注入により活性化領域が
形成される。
導体基板の活性領域上に絶縁膜を介して導電膜を形成す
る工程、導電膜をエッチングしてゲート電極を形成する
工程、第１導電型の不純物をゲート電極を含む半導体基
板全面に注入し第１導電型ウエルを形成する工程、活性
領域上に開口をもつ第１レジストパターンを形成する工
程、第１レジストパターン及びゲート電極をマスクとし
て第２導電型の不純物を注入してソース／ドレイン領域
を形成する工程からなることを特徴とするので、バーズ
ビークの生じる選択酸化による素子分離工程を必要とす
ることなくゲート電極形成後に注入により活性化領域が
形成される。
【００３１】また、ソース／ドレイン領域を形成した
後、活性領域を覆う第２レジストパターンを形成し、第
２レジストパターンをマスクとして第１導電型の不純物
を注入することにより、簡便に素子分離領域が形成され
る。更に、第１導電型ウエル形成のための不純物注入
を、閾値調整のための不純物注入と同時に行うことによ
り、使用するマスクの枚数が削減される。
後、活性領域を覆う第２レジストパターンを形成し、第
２レジストパターンをマスクとして第１導電型の不純物
を注入することにより、簡便に素子分離領域が形成され
る。更に、第１導電型ウエル形成のための不純物注入
を、閾値調整のための不純物注入と同時に行うことによ
り、使用するマスクの枚数が削減される。
【００３２】また、第１レジストパターンを、閾値調整
のための不純物注入におけるマスクとして使用すること
により、使用するマスクの枚数が削減される。更に、本
発明の相補型ＭＯＳトランジスタの製造方法によれば、
半導体基板の第１導電型ＭＯＳトランジスタ及び第２導
電型ＭＯＳトランジスタの形成領域並びに第１導電型及
び第２導電型ＭＯＳトランジスタの形成領域周辺の素子
分離領域の形成領域上に絶縁膜を介して導電膜を形成す
る工程、導電膜をエッチングしてゲート電極を第１導電
型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジス
タの形成領域上に形成する工程、第１導電型ＭＯＳトラ
ンジスタの形成領域の周辺の素子分離領域の形成領域を
少なくとも含む第１領域上に開口をもつ第１レジストパ
ターンを形成する工程、第１レジストパターンをマスク
として第２導電型不純物を半導体基板に注入する工程、
第１レジストパターンを除去後、第１導電型ＭＯＳトラ
ンジスタの活性領域上のみに開口をもつ第２レジストパ
ターンを形成し、第２レジストパターン及びゲート電極
をマスクとして、第１導電型不純物を注入してソース／
ドレイン領域を形成することにより第１導電型ＭＯＳト
ランジスタを形成する工程、第２導電型ＭＯＳトランジ
スタの形成領域の周辺の素子分離領域の形成領域を少な
くとも含む第２領域上に開口をもつ第３レジストパター
ンを形成する工程、第３レジストパターンをマスクとし
て第１導電型不純物を半導体基板に注入する工程、第３
のレジストパターンを除去後、第２導電型ＭＯＳトラン
ジスタの活性領域上のみに開口をもつ第４レジストパタ
ーンを形成し、第４のレジストパターン及びゲート電極
をマスクとして、第２導電型不純物を注入してソース／
ドレイン領域を形成することにより第２導電型ＭＯＳト
ランジスタを形成する工程からなることを特徴とするの
で、ゲート電極形成、ＮＭＯＳウエル形成、ＰＭＯＳウ
エル形成、ＮＭＯＳ用高濃度領域注入、ＰＭＯＳ用高濃
度領域注入、コンタクト領域開口、配線用の７枚のマス
クでＣＭＯＳが形成される。
のための不純物注入におけるマスクとして使用すること
により、使用するマスクの枚数が削減される。更に、本
発明の相補型ＭＯＳトランジスタの製造方法によれば、
半導体基板の第１導電型ＭＯＳトランジスタ及び第２導
電型ＭＯＳトランジスタの形成領域並びに第１導電型及
び第２導電型ＭＯＳトランジスタの形成領域周辺の素子
分離領域の形成領域上に絶縁膜を介して導電膜を形成す
る工程、導電膜をエッチングしてゲート電極を第１導電
型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジス
タの形成領域上に形成する工程、第１導電型ＭＯＳトラ
ンジスタの形成領域の周辺の素子分離領域の形成領域を
少なくとも含む第１領域上に開口をもつ第１レジストパ
ターンを形成する工程、第１レジストパターンをマスク
として第２導電型不純物を半導体基板に注入する工程、
第１レジストパターンを除去後、第１導電型ＭＯＳトラ
ンジスタの活性領域上のみに開口をもつ第２レジストパ
ターンを形成し、第２レジストパターン及びゲート電極
をマスクとして、第１導電型不純物を注入してソース／
ドレイン領域を形成することにより第１導電型ＭＯＳト
ランジスタを形成する工程、第２導電型ＭＯＳトランジ
スタの形成領域の周辺の素子分離領域の形成領域を少な
くとも含む第２領域上に開口をもつ第３レジストパター
ンを形成する工程、第３レジストパターンをマスクとし
て第１導電型不純物を半導体基板に注入する工程、第３
のレジストパターンを除去後、第２導電型ＭＯＳトラン
ジスタの活性領域上のみに開口をもつ第４レジストパタ
ーンを形成し、第４のレジストパターン及びゲート電極
をマスクとして、第２導電型不純物を注入してソース／
ドレイン領域を形成することにより第２導電型ＭＯＳト
ランジスタを形成する工程からなることを特徴とするの
で、ゲート電極形成、ＮＭＯＳウエル形成、ＰＭＯＳウ
エル形成、ＮＭＯＳ用高濃度領域注入、ＰＭＯＳ用高濃
度領域注入、コンタクト領域開口、配線用の７枚のマス
クでＣＭＯＳが形成される。
【００３３】また、第１領域及び／又は第２領域を、第
１導電型及び／又は第２導電型ＭＯＳトランジスタを形
成するためのウエル領域とすることにより、ソース／ド
レイン領域のパンチスルー耐圧が改善されたＣＭＯＳが
得られる。更に、第１領域及び／又は第２領域を、第１
導電型及び／又はＭＯＳトランジスタの素子分離領域で
あり、ソース／ドレイン領域を形成に使用される第２及
び／又は第４レジストパターンをマスクとして更に不純
物注入を行い第２導電型ウエル領域を形成することによ
り、素子分離領域をより高濃度にすることが要求される
トランジスタが提供される。
１導電型及び／又は第２導電型ＭＯＳトランジスタを形
成するためのウエル領域とすることにより、ソース／ド
レイン領域のパンチスルー耐圧が改善されたＣＭＯＳが
得られる。更に、第１領域及び／又は第２領域を、第１
導電型及び／又はＭＯＳトランジスタの素子分離領域で
あり、ソース／ドレイン領域を形成に使用される第２及
び／又は第４レジストパターンをマスクとして更に不純
物注入を行い第２導電型ウエル領域を形成することによ
り、素子分離領域をより高濃度にすることが要求される
トランジスタが提供される。
【００３４】
【実施例】以下に本発明法を用いた表面チャネル型ＮＭ
ＯＳと埋め込みチャネル型ＰＭＯＳからなるＣＭＯＳト
ランジスタの工程例を示す。尚、文中に用いている条件
は一例で本特許を限定するものではない。 実施例１ 図１〜１３を用いて本発明のＣＭＯＳトランジスタの製
造方法を更に詳細に説明する。
ＯＳと埋め込みチャネル型ＰＭＯＳからなるＣＭＯＳト
ランジスタの工程例を示す。尚、文中に用いている条件
は一例で本特許を限定するものではない。 実施例１ 図１〜１３を用いて本発明のＣＭＯＳトランジスタの製
造方法を更に詳細に説明する。
【００３５】まず、シリコン基板１全面を９００℃で熱
酸化することにより膜厚１００Åのゲート酸化膜２を形
成し、ゲート酸化膜２上にＬＰＣＶＤ法により膜厚６０
０Åのポリシリコン３を形成した。この後、ゲート電極
形成用フォトレジストパターン４をポリシリコン３に形
成し、それをマスクとしてポリシリコン３をゲート酸化
膜２が露出するまで除去した（図１及びその平面図の図
２参照）。
酸化することにより膜厚１００Åのゲート酸化膜２を形
成し、ゲート酸化膜２上にＬＰＣＶＤ法により膜厚６０
０Åのポリシリコン３を形成した。この後、ゲート電極
形成用フォトレジストパターン４をポリシリコン３に形
成し、それをマスクとしてポリシリコン３をゲート酸化
膜２が露出するまで除去した（図１及びその平面図の図
２参照）。
【００３６】次に、フォトレジストパターン４を除去し
た後、ＮＭＯＳウエル形成用レジストパターン５１でＮ
ＭＯＳを形成するためにＰ型のウエル領域を開口した。
この後、閾値合わせ、Ｐ型ウエル形成に必要な濃度プロ
ファイルを得るためのホウ素イオン（Ｂ+ ）注入を多段
法により行った。注入の条件は、注入エネルギー／注入
量を１０ＫｅＶ／１．５×１０12ｃｍ-2、３０ＫｅＶ／
１．５×１０12ｃｍ-2、７０ＫｅＶ／２．０×１０12ｃ
ｍ-2、１３０ＫｅＶ／２．０×１０12ｃｍ-2、２１０Ｋ
ｅＶ／３．０×１０12ｃｍ-2とした。この注入により深
さ１μｍのウエルが形成された（図３及びその平面図の
図４参照） 次に、レジストパターン５１を除去し、ＮＭＯＳ高濃度
領域形成用レジストパターン６１でＮＭＯＳ活性領域を
開口し、高濃度領域（ソース／ドレイン領域）用注入
（Ａｓ+ ；５０ＫｅＶ／３×１０15ｃｍ-2) を行い、高
濃度領域５を形成した（図５及びその平面図の図６参
照）。
た後、ＮＭＯＳウエル形成用レジストパターン５１でＮ
ＭＯＳを形成するためにＰ型のウエル領域を開口した。
この後、閾値合わせ、Ｐ型ウエル形成に必要な濃度プロ
ファイルを得るためのホウ素イオン（Ｂ+ ）注入を多段
法により行った。注入の条件は、注入エネルギー／注入
量を１０ＫｅＶ／１．５×１０12ｃｍ-2、３０ＫｅＶ／
１．５×１０12ｃｍ-2、７０ＫｅＶ／２．０×１０12ｃ
ｍ-2、１３０ＫｅＶ／２．０×１０12ｃｍ-2、２１０Ｋ
ｅＶ／３．０×１０12ｃｍ-2とした。この注入により深
さ１μｍのウエルが形成された（図３及びその平面図の
図４参照） 次に、レジストパターン５１を除去し、ＮＭＯＳ高濃度
領域形成用レジストパターン６１でＮＭＯＳ活性領域を
開口し、高濃度領域（ソース／ドレイン領域）用注入
（Ａｓ+ ；５０ＫｅＶ／３×１０15ｃｍ-2) を行い、高
濃度領域５を形成した（図５及びその平面図の図６参
照）。
【００３７】次に、ＰＭＯＳウエル形成用レジストパタ
ーン７１でＰＭＯＳの素子分離領域を開口した。この
後、Ｎ型ウエル形成に必要な濃度プロファイルを得るた
めのリンイオン（Ｐ+ ）注入を多段法により行った。注
入の条件は、注入エネルギー／注入量を６０ＫｅＶ／３
×１０12ｃｍ-2、１００ＫｅＶ／１．０×１０12ｃ
ｍ-2、２３０ＫｅＶ／２．０×１０12ｃｍ-2、４００Ｋ
ｅＶ／４．０×１０12ｃｍ-2、６００ＫｅＶ／４．０×
１０12ｃｍ-2とした（図７及びその平面図の図８参
照）。
ーン７１でＰＭＯＳの素子分離領域を開口した。この
後、Ｎ型ウエル形成に必要な濃度プロファイルを得るた
めのリンイオン（Ｐ+ ）注入を多段法により行った。注
入の条件は、注入エネルギー／注入量を６０ＫｅＶ／３
×１０12ｃｍ-2、１００ＫｅＶ／１．０×１０12ｃ
ｍ-2、２３０ＫｅＶ／２．０×１０12ｃｍ-2、４００Ｋ
ｅＶ／４．０×１０12ｃｍ-2、６００ＫｅＶ／４．０×
１０12ｃｍ-2とした（図７及びその平面図の図８参
照）。
【００３８】次に、レジストパターン７１を除去し、Ｐ
ＭＯＳ高濃度領域形成用レジストパターン８１でＰＭＯ
Ｓ活性領域を開口し、閾値合わせ、Ｎ型ウエル形成に必
要な濃度プロファイルを得るためのリンイオン（Ｐ+ ）
注入を多段法により行った。閾値合わせのための注入の
条件は、３０ＫｅＶ／３×１０12ｃｍ-2でホウ素イオン
を注入することし、Ｎ型ウエル形成のための注入の条件
は、注入エネルギー／注入量を１００ＫｅＶ／１．０×
１０12ｃｍ-2、２３０ＫｅＶ／２．０×１０12ｃｍ-2、
４００ＫｅＶ／４．０×１０12ｃｍ-2、６００ＫｅＶ／
４．０×１０12ｃｍ-2とした。この後、高濃度領域用注
入（ＢＦ2 + ；５０ＫｅＶ／３×１０15ｃｍ-2）を行
い、高濃度領域６を形成した（図９及びその平面図の図
１０参照）。
ＭＯＳ高濃度領域形成用レジストパターン８１でＰＭＯ
Ｓ活性領域を開口し、閾値合わせ、Ｎ型ウエル形成に必
要な濃度プロファイルを得るためのリンイオン（Ｐ+ ）
注入を多段法により行った。閾値合わせのための注入の
条件は、３０ＫｅＶ／３×１０12ｃｍ-2でホウ素イオン
を注入することし、Ｎ型ウエル形成のための注入の条件
は、注入エネルギー／注入量を１００ＫｅＶ／１．０×
１０12ｃｍ-2、２３０ＫｅＶ／２．０×１０12ｃｍ-2、
４００ＫｅＶ／４．０×１０12ｃｍ-2、６００ＫｅＶ／
４．０×１０12ｃｍ-2とした。この後、高濃度領域用注
入（ＢＦ2 + ；５０ＫｅＶ／３×１０15ｃｍ-2）を行
い、高濃度領域６を形成した（図９及びその平面図の図
１０参照）。
【００３９】次に、レジストパターン８１を除去した
後、層間絶縁膜１０（ＮＳＧ；４０００Å）を全面に堆
積した（図１１参照）。次に、Ｎ2 雰囲気下、９００℃
で１０分間、活性化用熱処理を施し、既知のコンタクト
工程、メタル工程で高濃度領域５及び６、ゲート電極３
に配線１１を施せば、７枚のマスク（ゲート電極、ＮＭ
ＯＳウエル注入、ＰＭＯＳウエル注入、ＮＭＯＳ高濃度
領域形成、ＰＭＯＳ高濃度領域形成、コンタクト開口、
配線用）で素子分離に酸化工程を用いないＣＭＯＳトラ
ンジスタができた（図１２参照）。
後、層間絶縁膜１０（ＮＳＧ；４０００Å）を全面に堆
積した（図１１参照）。次に、Ｎ2 雰囲気下、９００℃
で１０分間、活性化用熱処理を施し、既知のコンタクト
工程、メタル工程で高濃度領域５及び６、ゲート電極３
に配線１１を施せば、７枚のマスク（ゲート電極、ＮＭ
ＯＳウエル注入、ＰＭＯＳウエル注入、ＮＭＯＳ高濃度
領域形成、ＰＭＯＳ高濃度領域形成、コンタクト開口、
配線用）で素子分離に酸化工程を用いないＣＭＯＳトラ
ンジスタができた（図１２参照）。
【００４０】この実施例１における各工程に要する処理
時間を、従来のＬＯＣＯＳ酸化法によるＣＭＯＳトラン
ジスタの各工程に要する処理時間とあわせて表１に示し
た。
時間を、従来のＬＯＣＯＳ酸化法によるＣＭＯＳトラン
ジスタの各工程に要する処理時間とあわせて表１に示し
た。
【００４１】
【表１】
【００４２】表１から明らかなように、本発明の製造方
法は従来の製造方法と比べて処理時間を約半分にするこ
とができた。 実施例２ まず、シリコン基板１全面を９００℃で熱酸化すること
により膜厚１００Åのゲート酸化膜２を形成し、ゲート
酸化膜２上にＬＰＣＶＤ法により膜厚６００Åのポリシ
リコン３を形成した。この後、ゲート電極形成用フォト
レジストパターン４をポリシリコン３に形成し、それを
マスクとしてポリシリコン３をゲート酸化膜２が露出す
るまで除去した（図１及びその平面図の図２参照）。
法は従来の製造方法と比べて処理時間を約半分にするこ
とができた。 実施例２ まず、シリコン基板１全面を９００℃で熱酸化すること
により膜厚１００Åのゲート酸化膜２を形成し、ゲート
酸化膜２上にＬＰＣＶＤ法により膜厚６００Åのポリシ
リコン３を形成した。この後、ゲート電極形成用フォト
レジストパターン４をポリシリコン３に形成し、それを
マスクとしてポリシリコン３をゲート酸化膜２が露出す
るまで除去した（図１及びその平面図の図２参照）。
【００４３】次に、レジストパターン４を除去した後、
Ｐ型ウエル形成用レジストパターン９１でＮＭＯＳの周
辺の素子分離領域を開口した。この後、Ｐ型ウエル形成
に必要な濃度プロファイルを得るためのホウ素イオン
（Ｂ+ ）注入を多段法により行った。注入の条件は、注
入エネルギー／注入量を１０ＫｅＶ／４．５×１０12ｃ
ｍ-2、３０ＫｅＶ／１．５×１０12ｃｍ-2、７０ＫｅＶ
／２．０×１０12ｃｍ-2、１３０ＫｅＶ／２．０×１０
12ｃｍ-2、２１０ＫｅＶ／３．０×１０12ｃｍ-2とした
（図１３及びその平面図の図１４参照）。
Ｐ型ウエル形成用レジストパターン９１でＮＭＯＳの周
辺の素子分離領域を開口した。この後、Ｐ型ウエル形成
に必要な濃度プロファイルを得るためのホウ素イオン
（Ｂ+ ）注入を多段法により行った。注入の条件は、注
入エネルギー／注入量を１０ＫｅＶ／４．５×１０12ｃ
ｍ-2、３０ＫｅＶ／１．５×１０12ｃｍ-2、７０ＫｅＶ
／２．０×１０12ｃｍ-2、１３０ＫｅＶ／２．０×１０
12ｃｍ-2、２１０ＫｅＶ／３．０×１０12ｃｍ-2とした
（図１３及びその平面図の図１４参照）。
【００４４】以下、上記実施例１の図５以降同様にして
ＣＭＯＳトランジスタを形成した。この実施例２では、
素子分離領域のみをウエル領域全体を形成するための不
純物注入とは別に不純物注入をする。従って、実施例１
と比べ注入回数は増加するが素子領域、素子分離領域へ
のウエル注入量を変えられ、素子領域及び素子分離領域
の表面濃度をよりコントロールすることができた。
ＣＭＯＳトランジスタを形成した。この実施例２では、
素子分離領域のみをウエル領域全体を形成するための不
純物注入とは別に不純物注入をする。従って、実施例１
と比べ注入回数は増加するが素子領域、素子分離領域へ
のウエル注入量を変えられ、素子領域及び素子分離領域
の表面濃度をよりコントロールすることができた。
【００４５】また、閾値合わせと高濃度領域の形成を同
じマスクで行うのでマスク数が削減でき、ゲート電極形
成、ＮＭＯＳ閾値合わせ、ＮＭＯＳ用反転防止、ＰＭＯ
Ｓ用反転防止、コンタクト開口、配線用の７枚のマスク
でＣＭＯＳトランジスタを作成できた。次に、図１５〜
１９に実施例１及び２のＮＭＯＳトランジスタ、図２０
〜２３に実施例１及び２のＰＭＯＳトランジスタのチャ
ネル領域、素子分離領域、ポリシリコン下の素子分離領
域、高濃度領域の濃度のプロファイルを示した。
じマスクで行うのでマスク数が削減でき、ゲート電極形
成、ＮＭＯＳ閾値合わせ、ＮＭＯＳ用反転防止、ＰＭＯ
Ｓ用反転防止、コンタクト開口、配線用の７枚のマスク
でＣＭＯＳトランジスタを作成できた。次に、図１５〜
１９に実施例１及び２のＮＭＯＳトランジスタ、図２０
〜２３に実施例１及び２のＰＭＯＳトランジスタのチャ
ネル領域、素子分離領域、ポリシリコン下の素子分離領
域、高濃度領域の濃度のプロファイルを示した。
【００４６】また、上記実施例において、ＰＭＯＳトラ
ンジスタを実施例１のＮＭＯＳトランジスタの形成と同
様に行ってもよい。さらに、ＰＭＯＳトランジスタやＮ
ＭＯＳトランジスタの高濃度領域形成時、ゲート電極３
下へ低濃度の不純物を注入することにより、埋込みチャ
ネル型のＭＯＳトランジスタとすることも可能である。
ンジスタを実施例１のＮＭＯＳトランジスタの形成と同
様に行ってもよい。さらに、ＰＭＯＳトランジスタやＮ
ＭＯＳトランジスタの高濃度領域形成時、ゲート電極３
下へ低濃度の不純物を注入することにより、埋込みチャ
ネル型のＭＯＳトランジスタとすることも可能である。
【００４７】図１〜１４では、１つのＮＭＯＳトランジ
スタと１つのＰＭＯＳトランジスタからなるＣＭＯＳト
ランジスタを示したが、複数素子を形成する場合でも同
一構造のＭＯＳトランジスタを複数個存在させることも
できる（図２４参照）。
スタと１つのＰＭＯＳトランジスタからなるＣＭＯＳト
ランジスタを示したが、複数素子を形成する場合でも同
一構造のＭＯＳトランジスタを複数個存在させることも
できる（図２４参照）。
【００４８】
【発明の効果】本発明のＭＯＳトランジスタの製造方法
は、半導体基板の活性領域上に絶縁膜を介して導電膜を
形成する工程、導電膜をエッチングしてゲート電極を形
成する工程、第１導電型の不純物をゲート電極を含む半
導体基板全面に注入し第１導電型ウエルを形成する工
程、活性領域上に開口をもつ第１レジストパターンを形
成する工程、第１レジストパターン及びゲート電極をマ
スクとして第２導電型の不純物を注入してソース／ドレ
イン領域を形成する工程からなることを特徴とするの
で、複雑な素子分離工程を必要とすることなくゲート電
極形成後に注入により活性化領域を形成できる。そのた
め、ＬＯＣＯＳ法において必要であった酸化工程を２回
削減することができる。更に、ウエル形成と閾値合わ
せ、又は閾値合わせと高濃度領域の形成を同じマスクで
行うのでマスク数を削減できる。
は、半導体基板の活性領域上に絶縁膜を介して導電膜を
形成する工程、導電膜をエッチングしてゲート電極を形
成する工程、第１導電型の不純物をゲート電極を含む半
導体基板全面に注入し第１導電型ウエルを形成する工
程、活性領域上に開口をもつ第１レジストパターンを形
成する工程、第１レジストパターン及びゲート電極をマ
スクとして第２導電型の不純物を注入してソース／ドレ
イン領域を形成する工程からなることを特徴とするの
で、複雑な素子分離工程を必要とすることなくゲート電
極形成後に注入により活性化領域を形成できる。そのた
め、ＬＯＣＯＳ法において必要であった酸化工程を２回
削減することができる。更に、ウエル形成と閾値合わ
せ、又は閾値合わせと高濃度領域の形成を同じマスクで
行うのでマスク数を削減できる。
【００４９】更に、本発明の相補型ＭＯＳトランジスタ
の製造方法によれば、半導体基板の第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタの形成領
域並びに第１導電型及び第２導電型ＭＯＳトランジスタ
の形成領域周辺の素子分離領域の形成領域上に絶縁膜を
介して導電膜を形成する工程、導電膜をエッチングして
ゲート電極を第１導電型ＭＯＳトランジスタ及び第２導
電型ＭＯＳトランジスタの形成領域上に形成する工程、
第１導電型ＭＯＳトランジスタの形成領域の周辺の素子
分離領域の形成領域を少なくとも含む第１領域上に開口
をもつ第１レジストパターンを形成する工程、第１レジ
ストパターンをマスクとして第２導電型不純物を半導体
基板に注入する工程、第１レジストパターンを除去後、
第１導電型ＭＯＳトランジスタの活性領域上のみに開口
をもつ第２レジストパターンを形成し、第２レジストパ
ターン及びゲート電極をマスクとして、第１導電型不純
物を注入してソース／ドレイン領域を形成することによ
り第１導電型ＭＯＳトランジスタを形成する工程、第２
導電型ＭＯＳトランジスタの形成領域の周辺の素子分離
領域の形成領域を少なくとも含む第２領域上に開口をも
つ第３レジストパターンを形成する工程、第３レジスト
パターンをマスクとして第１導電型不純物を半導体基板
に注入する工程、第３のレジストパターンを除去後、第
２導電型ＭＯＳトランジスタの活性領域上のみに開口を
もつ第４レジストパターンを形成し、第４のレジストパ
ターン及びゲート電極をマスクとして、第２導電型不純
物を注入してソース／ドレイン領域を形成することによ
り第２導電型ＭＯＳトランジスタを形成する工程からな
ることを特徴とするので、ゲート電極形成、ＮＭＯＳウ
エル形成、ＰＭＯＳウエル形成、ＮＭＯＳ用高濃度領域
注入、ＰＭＯＳ用高濃度領域注入、コンタクト領域開
口、配線用の７枚のマスクでＣＭＯＳを形成できる。
の製造方法によれば、半導体基板の第１導電型ＭＯＳト
ランジスタ及び第２導電型ＭＯＳトランジスタの形成領
域並びに第１導電型及び第２導電型ＭＯＳトランジスタ
の形成領域周辺の素子分離領域の形成領域上に絶縁膜を
介して導電膜を形成する工程、導電膜をエッチングして
ゲート電極を第１導電型ＭＯＳトランジスタ及び第２導
電型ＭＯＳトランジスタの形成領域上に形成する工程、
第１導電型ＭＯＳトランジスタの形成領域の周辺の素子
分離領域の形成領域を少なくとも含む第１領域上に開口
をもつ第１レジストパターンを形成する工程、第１レジ
ストパターンをマスクとして第２導電型不純物を半導体
基板に注入する工程、第１レジストパターンを除去後、
第１導電型ＭＯＳトランジスタの活性領域上のみに開口
をもつ第２レジストパターンを形成し、第２レジストパ
ターン及びゲート電極をマスクとして、第１導電型不純
物を注入してソース／ドレイン領域を形成することによ
り第１導電型ＭＯＳトランジスタを形成する工程、第２
導電型ＭＯＳトランジスタの形成領域の周辺の素子分離
領域の形成領域を少なくとも含む第２領域上に開口をも
つ第３レジストパターンを形成する工程、第３レジスト
パターンをマスクとして第１導電型不純物を半導体基板
に注入する工程、第３のレジストパターンを除去後、第
２導電型ＭＯＳトランジスタの活性領域上のみに開口を
もつ第４レジストパターンを形成し、第４のレジストパ
ターン及びゲート電極をマスクとして、第２導電型不純
物を注入してソース／ドレイン領域を形成することによ
り第２導電型ＭＯＳトランジスタを形成する工程からな
ることを特徴とするので、ゲート電極形成、ＮＭＯＳウ
エル形成、ＰＭＯＳウエル形成、ＮＭＯＳ用高濃度領域
注入、ＰＭＯＳ用高濃度領域注入、コンタクト領域開
口、配線用の７枚のマスクでＣＭＯＳを形成できる。
【００５０】更に、上記製造方法により活性領域、素子
分離領域がフォト工程で決定されるため露光機によりマ
ージンが決まり、プロセスの再現性を確認しやすくな
る。つまり、フォト工程後の検査を十分に行えば精度良
く同じものを生産できる。
分離領域がフォト工程で決定されるため露光機によりマ
ージンが決まり、プロセスの再現性を確認しやすくな
る。つまり、フォト工程後の検査を十分に行えば精度良
く同じものを生産できる。
【図１】本発明のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図２】図１の概略平面図である。
【図３】本発明のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図４】図３の概略平面図である。
【図５】本発明のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図６】図５の概略平面図である。
【図７】本発明のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図８】図７の概略平面図である。
【図９】本発明のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図１０】図９の概略平面図である。
【図１１】本発明のＣＭＯＳトランジスタの製造工程の
概略断面図である。
概略断面図である。
【図１２】本発明のＣＭＯＳトランジスタの製造工程の
概略断面図である。
概略断面図である。
【図１３】本発明のＣＭＯＳトランジスタの製造工程の
概略断面図である。
概略断面図である。
【図１４】図１３の概略平面図である。
【図１５】本発明の実施例１及び２のＮＭＯＳトランジ
スタ側のチャネル領域下の濃度プロファイルである。
スタ側のチャネル領域下の濃度プロファイルである。
【図１６】本発明の実施例１及び２のＮＭＯＳトランジ
スタ側のソース／ドレイン領域下の濃度プロファイルで
ある。
スタ側のソース／ドレイン領域下の濃度プロファイルで
ある。
【図１７】本発明の実施例１のＮＭＯＳトランジスタ側
の素子分離領域下の濃度プロファイルである。
の素子分離領域下の濃度プロファイルである。
【図１８】本発明の実施例２のＮＭＯＳトランジスタ側
の素子分離領域下の濃度プロファイルである。
の素子分離領域下の濃度プロファイルである。
【図１９】本発明の実施例２のＮＭＯＳトランジスタ側
の素子分離領域（ポリシリコン）下の濃度プロファイル
である。
の素子分離領域（ポリシリコン）下の濃度プロファイル
である。
【図２０】本発明の実施例１及び２のＰＭＯＳトランジ
スタ側のチャネル領域下の濃度プロファイルである。
スタ側のチャネル領域下の濃度プロファイルである。
【図２１】本発明の実施例１及び２のＰＭＯＳトランジ
スタ側のソース／ドレイン領域下の濃度プロファイルで
ある。
スタ側のソース／ドレイン領域下の濃度プロファイルで
ある。
【図２２】本発明の実施例１及び２のＰＭＯＳトランジ
スタ側の素子分離領域下の濃度プロファイルである。
スタ側の素子分離領域下の濃度プロファイルである。
【図２３】本発明の実施例１及び２のＰＭＯＳトランジ
スタ側の素子分離領域（ポリシリコン）下の濃度プロフ
ァイルである。
スタ側の素子分離領域（ポリシリコン）下の濃度プロフ
ァイルである。
【図２４】本発明のＣＭＯＳトランジスタを複数個配置
した場合の概略平面図である。
した場合の概略平面図である。
【図２５】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図２６】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図２７】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図２８】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図２９】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図３０】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図３１】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図３２】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図３３】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図３４】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図３５】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図３６】従来のＣＭＯＳトランジスタの製造工程の概
略断面図である。
略断面図である。
【図３７】従来のＭＯＳトランジスタの製造工程の概略
断面図である。
断面図である。
【図３８】従来のＭＯＳトランジスタの製造工程の概略
断面図である。
断面図である。
【図３９】従来のＭＯＳトランジスタの製造工程の概略
断面図である。
断面図である。
１ 基板 ２ ゲート酸化膜 ３ ゲート電極 ４ レジストパターン ５、６ 高濃度領域 ７、１０ Ｐウエル ８、９ Ｎウエル １１ 層間絶縁膜 １２ 配線 ５１、６１、７１、８１、９１ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (9)
- 【請求項１】 半導体基板の活性領域上に絶縁膜を介し
て導電膜を形成する工程、 導電膜をエッチングしてゲート電極を形成する工程、 第１導電型の不純物をゲート電極を含む半導体基板全面
に注入し第１導電型ウエルを形成する工程、 活性領域上に開口をもつ第１レジストパターンを形成す
る工程、 第１レジストパターン及びゲート電極をマスクとして第
２導電型の不純物を注入してソース／ドレイン領域を形
成する工程からなることを特徴とするＭＯＳトランジス
タの製造方法。 - 【請求項２】 ソース／ドレイン領域を形成した後、活
性領域を覆う第２レジストパターンを形成し、第２レジ
ストパターンをマスクとして第１導電型の不純物を注入
することにより素子分離領域を形成する請求項１記載の
ＭＯＳトランジスタの製造方法。 - 【請求項３】 第１導電型ウエル形成のための不純物注
入が、閾値調整のための不純物注入と同時に行われる請
求項１又は２記載のＭＯＳトランジスタの製造方法。 - 【請求項４】 第１レジストパターンが、閾値調整のた
めの不純物注入におけるマスクとして使用される請求項
１又は２記載のＭＯＳトランジスタの製造方法。 - 【請求項５】 半導体基板の第１導電型ＭＯＳトランジ
スタ及び第２導電型ＭＯＳトランジスタの形成領域並び
に第１導電型及び第２導電型ＭＯＳトランジスタの形成
領域周辺の素子分離領域の形成領域上に絶縁膜を介して
導電膜を形成する工程、 導電膜をエッチングしてゲート電極を第１導電型ＭＯＳ
トランジスタ及び第２導電型ＭＯＳトランジスタの形成
領域上に形成する工程、 第１導電型ＭＯＳトランジスタの形成領域の周辺の素子
分離領域の形成領域を少なくとも含む第１領域上に開口
をもつ第１レジストパターンを形成する工程、第１レジ
ストパターンをマスクとして第２導電型不純物を半導体
基板に注入する工程、第１レジストパターンを除去後、
第１導電型ＭＯＳトランジスタの活性領域上のみに開口
をもつ第２レジストパターンを形成し、第２レジストパ
ターン及びゲート電極をマスクとして、第１導電型不純
物を注入してソース／ドレイン領域を形成することによ
り第１導電型ＭＯＳトランジスタを形成する工程、 第２導電型ＭＯＳトランジスタの形成領域の周辺の素子
分離領域の形成領域を少なくとも含む第２領域上に開口
をもつ第３レジストパターンを形成する工程、第３レジ
ストパターンをマスクとして第１導電型不純物を半導体
基板に注入する工程、第３のレジストパターンを除去
後、第２導電型ＭＯＳトランジスタの活性領域上のみに
開口をもつ第４レジストパターンを形成し、第４のレジ
ストパターン及びゲート電極をマスクとして、第２導電
型不純物を注入してソース／ドレイン領域を形成するこ
とにより第２導電型ＭＯＳトランジスタを形成する工程
からなることを特徴とする相補型ＭＯＳトランジスタの
製造方法。 - 【請求項６】 第１領域が、第１導電型ＭＯＳトランジ
スタを形成するためのウエル領域である請求項５記載の
相補型ＭＯＳトランジスタの製造方法。 - 【請求項７】 第２領域が、第２導電型ＭＯＳトランジ
スタを形成するためのウエル領域である請求項６記載の
相補型ＭＯＳトランジスタの製造方法。 - 【請求項８】 第１領域が、第１導電型ＭＯＳトランジ
スタの素子分離領域であり、ソース／ドレイン領域を形
成に使用される第２レジストパターンをマスクとして更
に不純物注入を行い第２導電型ウエル領域を形成する請
求項５記載の相補型ＭＯＳトランジスタの製造方法。 - 【請求項９】 第２領域が、第２導電型ＭＯＳトランジ
スタの素子分離領域であり、ソース／ドレイン領域を形
成に使用される第４レジストパターンをマスクとして更
に不純物注入を行い第１導電型ウエル領域を形成する請
求項８記載の相補型ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6228529A JPH0897292A (ja) | 1994-09-22 | 1994-09-22 | Ｍｏｓトランジスタ及び相補型ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6228529A JPH0897292A (ja) | 1994-09-22 | 1994-09-22 | Ｍｏｓトランジスタ及び相補型ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897292A true JPH0897292A (ja) | 1996-04-12 |
Family
ID=16877845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6228529A Pending JPH0897292A (ja) | 1994-09-22 | 1994-09-22 | Ｍｏｓトランジスタ及び相補型ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004025732A1 (ja) * | 2002-09-12 | 2006-01-12 | 松下電器産業株式会社 | 固体撮像装置およびその製造方法 |
-
1994
- 1994-09-22 JP JP6228529A patent/JPH0897292A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004025732A1 (ja) * | 2002-09-12 | 2006-01-12 | 松下電器産業株式会社 | 固体撮像装置およびその製造方法 |
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