JPH0974072A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0974072A
JPH0974072A JP7227757A JP22775795A JPH0974072A JP H0974072 A JPH0974072 A JP H0974072A JP 7227757 A JP7227757 A JP 7227757A JP 22775795 A JP22775795 A JP 22775795A JP H0974072 A JPH0974072 A JP H0974072A
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mask
oxide film
diffusion layer
semiconductor substrate
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Hidetoshi Koike
英敏 小池
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Abstract

(57)【要約】 【課題】本発明では、半導体装置の製造工程での工程数
の増加、特に半導体装置の製造工程におけるフォトエッ
チング工程の回数の削減を目的とする。 【解決手段】半導体基板101 上にゲート酸化膜110 を形
成し、ゲート酸化膜110 上にポリシリコン膜111 を形成
し、ポリシリコン膜111 上に、開孔部を有するマスク層
103を形成する。次にマスク層103 をマスクにして、ポ
リシリコン膜111 及びゲート酸化膜110 を通過して、半
導体基板101 中に第１のイオン注入をする。次にマスク
層103 をマスクにして、ポリシリコン膜111 中に第2 の
イオン注入をする。１つのマスクパターンで第１のイオ
ン注入と第２のイオン注入をしたため、半導体装置の製
造工程におけるマスク形成のフォトエッチングの回数が
削減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法の工程削減に関するものであり、特にフォトエッチ
ング工程の回数を削減する方法に関するものである。
【０００２】
【従来の技術】図３（ａ）〜（ｇ）は半導体装置、例え
ばＣＭＯＳ型半導体装置の従来製造方法を説明するため
のものであり、主な製造工程における基板の断面を順に
追って摸式的に示したものである。
【０００３】まず半導体基板301 上に酸化膜302 を熱酸
化法により形成する。次に1 回目のフォトエッチングに
よりＰウエル拡散層形成予定領域に開孔部を有するフォ
トレジスト膜303 を形成し、フォトレジスト膜303 をマ
スクにして、Ｐウエル拡散層形成のため半導体基板301
中に例えばボロンのイオン注入を行う。この状態を図３
（ａ）に示す。
【０００４】次にフォトレジスト膜303 を除去し、Ｎウ
エル拡散層形成予定領域に開孔部を有するフォトレジス
ト膜305 を２回目のフォトエッチングにより形成する。
次にＮウエル拡散層形成のために、フォトレジスト膜30
5 をマスクにして半導体基板301 中に例えばリンのイオ
ン注入を行う。この状態を図３（ｂ）に示す。
【０００５】次にフォトレジス膜305 を除去し、半導体
基板301 を熱処理によりウエル拡散を行い、Ｐウエル拡
散層304 とＮウエル拡散層306 を形成する。次に素子分
離の役割を果たすとしたフィールド酸化膜307 を、例え
ば選択成長法により形成する。この状態を図３（ｃ）に
示す。
【０００６】次に3 回目のフォトエッチングによりＰウ
エル拡散層304 上に開孔部を有するフォトレジスト膜30
8 を形成し、フォトレジスト膜308 及びフィールド酸化
膜307 をマスクにしてＰウエル拡散層304 中にＮチャネ
ルMOS 型半導体装置のしきい値合わせのため、例えばボ
ロンをイオン注入する。この状態を図３（ｄ）に示す。
次にフォトレジスト膜308 を除去し、Ｎウエル拡散層
形成領域304 に開孔部を有するフォトレジスト膜309 を
4 回目のフォトエッチングにより形成する。次にＮウエ
ル拡散層306 中にしきい値合わせのため、フォトレジス
ト膜309 及びフィールド酸化膜307 をマスクにして例え
ばリンをイオン注入する。この状態を図３（ｅ）に示
す。
【０００７】次にフォトレジスト膜309 を除去し、上記
までの工程で汚染された酸化膜302を除去し、これによ
り露出したＰウエル拡散層304 及びＮウエル拡散層306
の表面にゲ−ト酸化膜310 を熱酸化法により形成する。
次にフィールド酸化膜307 及びゲート酸化膜310 の表面
にポリシリコン膜311 をプラズマ化学気相堆積法により
形成し、5 回目のフォトエッチングによりＰウエル拡散
層304 に開孔部を有するフォトレジスト膜312 を形成す
る。次に前記フォトレジスト膜312 をマスクにしてＰウ
エル拡散層304 上のポリシリコン膜311 にＮ型の導電性
を持たせることを目的として例えばリンをイオン注入す
る。この状態を図３（ｆ）に示す。
【０００８】次にフォトレジスト膜312 を除去し、Ｎウ
エル拡散層306 上に開孔部を有するフォトレジスト膜31
4 を6 回目のフォトエッチングにより形成する。次にＮ
ウエル拡散層306 上のポリシリコン膜311 中にＰ型の導
電性を持たせることを目的として、フォトレジスト膜31
4 をマスクにして例えばボロンをイオン注入をする。こ
の状態を図３（ｇ）に示す。
【０００９】次に7 回目のフォトエッチングによりポリ
シリコン膜311 を異方性エッチングし、Ｎ＋ポリシリコ
ンゲート313 及びＰ＋ポリシリコンゲート315 を形成す
る。この状態を図３（ｈ）に示す。
【００１０】次に8 回目のフォトエッチングによりＰウ
エル拡散層304 上に開孔部を有するフォトレジスト膜31
6 を形成し、Ｐウエル拡散層領域304 中にＮ＋拡散層形
成のために、フォトレジスト膜316 及びフィールド酸化
膜307 をマスクにして例えばひ素をイオン注入する。こ
の状態を図３（ｉ）に示す。
【００１１】次にフォトレジスト膜316 を除去し、9 回
目のフォトエッチングによりＮウエル拡散層306 上に開
孔部を有するフォトレジスト膜318 を形成する。次にＮ
ウエル拡散層306 中にＰ＋拡散層形成のために、フォト
レジスト膜318 及びフィールド酸化膜をマスクとして例
えばフッ化ボロンをイオン注入をする。この状態を図３
（ｊ）に示す。
【００１２】次に半導体基板301 を熱拡散しＮ＋拡散層
317 及びＰ＋拡散層319 を形成する。更に層間絶縁膜32
0 を形成し、Ｎ＋拡散層317 及びＰ＋拡散層319 へのコ
ンタクトホ−ルを層間絶縁膜320 中に開孔し、配線321
、パッシベ−ション322 を形成し、半導体装置を完成
させる。この状態を図３（ｋ）に示す。
【００１３】
【発明が解決しようとする課題】半導体技術の進歩につ
れて、半導体装置の規模は大きくなり半導体装置の高集
積化が必要となった。特に近年のサブミクロン世代以降
では、多層配線を用いていることなどもあって半導体装
置の製造工程数が増加しており、工程時間の増大が問題
になってきている。例えばＣＭＯＳ型半導体装置を製造
するにあたって従来の製造方法では、従来例に示したよ
うに計9 回のフォトエッチング工程が必要となる。この
ため、大幅な製造コスト、製造期間の増大という問題が
生じた。そこで本発明では、半導体装置の製造工程での
工程数の増加、特に半導体装置の製造工程におけるフォ
トエッチング工程の回数の削減を目的とする。
【００１４】
【課題を解決するための手段】半導体基板上にゲート酸
化膜を形成し、ゲート酸化膜上にポリシリコン膜を形成
し、ポリシリコン膜上に、開孔部を有するマスク層を形
成する。次にマスク層をマスクにして、ポリシリコン膜
及びゲート酸化膜を通過して、半導体基板中に第１のイ
オン注入をする。次にマスク層をマスクにして、ポリシ
リコン膜中に第2 のイオン注入をする。
【００１５】１つのマスクパターンで第１のイオン注入
と第２のイオン注入をしたため、半導体装置の製造工程
におけるマスク形成のフォトエッチングの回数が削減で
きる。
【００１６】
【発明の実施の形態】
（実施例）CMOS型半導体装置の製造方法を例にして本発
明の第１の実施例を説明する。まず半導体基板101 上に
素子分離領域の役割を果たすフィールド酸化膜107 を例
えば選択成長法により形成する。次に半導体基板101 の
表面にゲート酸化膜110 を熱酸化法により20nm程度形成
する。この状態を図1 （ａ）に示す。
【００１７】次にフィールド酸化膜107 及びゲート酸化
膜110 上に、ポリシリコン膜111 をプラズマ化学気相堆
積法により200nm 程度形成する。この状態を図1 （ｂ）
に示す。
【００１８】次に1 回目のフォトエッチングによりＰウ
エル拡散層形成予定領域に開孔部を有するフォトレジス
ト膜103 を形成し、Ｐウエル拡散層形成のためにフォト
レジスト膜103 及びフィールド酸化膜107 をマスクにし
て例えばボロンを半導体基板101 中に460KeVの加速電圧
で２×１０13cm-2のイオン注入をする。この状態を図1
（ｃ）に示す。
【００１９】次にフォトレジスト膜103 及びフィールド
酸化膜107 をマスクにして半導体基板101 にＮチャネル
MOS 型半導体装置のしきい値合わせのため、例えばボロ
ンを半導体基板101 中に100KeVの加速電圧で４×１０12
cm-2のイオン注入をする。この状態を図1 （ｄ）に示
す。
【００２０】次にフォトレジスト膜103 をマスクにして
ポリシリコン膜111 中にＮ型導電性を持たせることを目
的として例えばリンを３０KeV の加速電圧で５×1 ０1
５cm−２のイオン注入をする。この状態を図1 （ｅ）に
示す。
【００２１】次にフォトレジスト膜103 を除去し、2 回
目のフォトエッチングによりＮウエル拡散層形成予定領
域上に開孔部を有するフォトレジスト膜105 を形成す
る。次にフォトレジスト膜105 及びフィールド酸化膜10
7 をマスクにしてＮウエル拡散層形成のために半導体基
板101 中に例えばリンを1 ．1KeVの加速電圧で２×１０
13cm-2のイオン注入する。この状態を図1 （ｆ）に示
す。
【００２２】次にフォトレジスト膜105 及びフィールド
酸化膜107 をマスクにして半導体基板101 中にＰチャネ
ルMOS 型半導体装置のしきい値合わせのため例えばリン
を半導体基板101 中に２４０KeV の加速電圧で４×１０
12cm-2のイオン注入をする。この状態を図1 （ｇ）に示
す。
【００２３】次にフォトレジスト膜105 をマスクにして
ポリシリコン膜111 中にＰ型導電性を持たせることを目
的として例えばボロンを１５KeV の加速電圧で５×１０
15cm-2のイオン注入をする。この状態を図1 （ｈ）に示
す。
【００２４】次に、フォトレジスト膜105 を除去し、ポ
リシリコン膜111 を3 回目のフォトエッチングにより、
Ｎ＋ポリシリコンゲート113 及びＰ＋ポリシリコンゲー
ト115 を形成する。次に半導体基板101 中を800 ℃程度
に熱拡散し、Ｐウエル拡散層104 及びＮウエル拡散層10
6 を形成する。この状態を図1 （ｉ）に示す。
【００２５】次にＰウエル拡散層104 上に開孔部を有す
るフォトレジスト膜116 を4 回目のフォトエッチングに
より形成し、Ｐウエル拡散層104 中にＮ＋拡散層形成の
ために、フォトレジスト膜116 及びフィールド酸化膜10
7 をマスクにして、例えばひ素を３５KeV の加速電圧で
３×１０15cm-2のイオン注入する。この状態を図1
（ｊ）に示す。
【００２６】次にフォトレジスト膜116 を除去し、5 回
目のフォトエッチングによりＮウエル拡散層106 上に開
孔部を有するフォトレジスト膜118 を形成する。次にＮ
ウエル拡散層106 中にＰ＋拡散層形成のために、フォト
レジスト膜118 及びフィールド酸化膜107 をマスクにし
て、例えばフッカボロンを３５KeV の加速電圧で３×１
０15cm-2のイオン注入をする。この状態を図1 （ｋ）に
示す。
【００２７】次に半導体基板101 を熱拡散しＮ＋拡散層
117 及びＰ＋拡散層119 を形成する。更に層間絶縁膜12
0 を形成し、Ｎ＋拡散層117 及びＰ＋拡散層119 へのコ
ンタクトホ−ルを層間絶縁膜120 中に開孔し、配線121
、パッシベ−ション122 を形成し、半導体装置を完成
させる。この状態を図1 （ｌ）に示す。
【００２８】第１の実施例に示す半導体装置の製造方法
は、１回のマスクパターンで複数のイオン注入をしたた
め、従来の半導体装置の製造工程で9 回必要であったフ
ォトエッチング工程を５回に削減することが出来る。
【００２９】次に、CMOS型半導体装置の製造方法を例と
して本発明の第２の実施例を説明する。まず、半導体基
板201 上に素子分離の役割を果たすフィールド酸化膜20
7 を例えば選択成長法により形成する。次に半導体基板
201 上にゲート酸化膜210 を熱酸化法により20nm程度形
成する。この状態を図２（ａ）に示す。
【００３０】次にフィールド酸化膜207 及びゲート酸化
膜210 上にポリシリコン膜211 をプラズマ化学気相堆積
法により200nm 程度形成する。この状態を図２（ｂ）に
示す。 次にポリシリコン膜211 の1 回目のフォトエッ
チングにより、後にＮ＋ポリシリコンゲートとなるポリ
シリコン膜213 及びＰ＋ポリシリコンゲートとなるポリ
シリコン膜215 を形成する。この状態を図２（ｃ）に示
す。
【００３１】次に2 回目のフォトエッチングによりＰウ
エル拡散層形成予定領域上に開孔部を有するフォトレジ
スト膜203 を形成し、Ｎウエル拡散層形成のために、フ
ォトレジスト膜203 及びフィールド酸化膜207 をマスク
にして半導体基板201 中に例えばボロンを４６０KeV の
加速電圧で２×１０13cm-2のイオン注入をする。この状
態を図２（ｄ）に示す。
【００３２】次にフォトレジスト膜203 及びフィールド
酸化膜207 をマスクにして半導体基板201 中にＮチャネ
ルMOS 型半導体装置のしきい値合わせのため、例えばボ
ロンを100KeVの加速電圧で４×1 ０13cm-2のイオン注入
をする。この状態を図２（ｅ）に示す。
【００３３】次にフォトレジスト膜203 及びフィールド
酸化膜207 をマスクにしてゲート電極213 にＮ型導電性
を持たせるため及び、半導体基板201 中にＮ＋拡散層形
成のため、例えばひ素を３５KeV の加速電圧で３×1 ０
15cm-2のイオン注入をする。この状態を図２（ｆ）に示
す。
【００３４】次にフォトレジスト膜203 を除去し、３回
目のフォトエッチングによりＮウエル拡散層形成領域上
に開孔部を有するフォトレジスト膜205 を半導体基板20
1 上に形成する。次にＰウエル拡散層形成のために、フ
ォトレジスト膜205 及びフィールド酸化膜207 をマスク
にして半導体基板201 中に例えばリンを1 ．1KeVの加速
電圧で２×１０1 3cm-2のイオン注入をする。この状態
を図２（ｇ）に示す。
【００３５】次にフォトレジスト膜205 及びフィールド
酸化膜207 をマスクにしてＮウエル拡散層206 中にＰチ
ャネルMOS 型半導体装置のしきい値合わせのため例えば
リンを240KeVの加速電圧で４×1 ０12cm-2のイオン注入
をする。この状態を図２（ｈ）に示す。
【００３６】次にフォトレジスト膜205 をマスクとして
ゲート電極215 にＰ型導電性を持たせるため及び、Ｎウ
エル拡散層204 中にＰ＋拡散層形成のため、例えばフッ
化ボロンを３５KeV の加速電圧で３×1 ０15cm-2のイオ
ン注入をする。この状態を図２（ｉ）に示す。
【００３７】次に半導体基板201 を熱拡散し、Ｐウエル
拡散層204 、Ｎウエル拡散層206 、Ｎ＋拡散層217 及び
Ｐ＋拡散層219 を形成する。次に層間絶縁膜220 、Ｎ＋
拡散層217 及びＰ＋拡散層219 に達するコンタクトホ−
ルを層間絶縁膜220 中に開孔し、配線121 、パッシベ−
ション122 を形成し、半導体装置を完成させる。この状
態を図２（ｊ）に示す。
【００３８】第２の実施例はポリシリコン層に導電性を
持たせるためのイオン注入と、ソース・ドレイン拡散層
形成のためのイオン注入を同時に行うため、フォトエッ
チングの回数が第１の実施例に比べて更に少なくなる。
また、本発明はMOS 型半導体装置全般の製造工程におい
て利用することが出来る。
【００３９】
【発明の効果】本発明では１つのマスクパターンを用い
て複数のイオン注入を行うため、半導体装置の製造工程
におけるフォトエッチング工程の回数を削減することが
出来る。その結果製造工程の工程数削減が図れ、製造期
間の短縮化が図れる。
【図面の簡単な説明】
【図1 】図1 （ａ）〜（ｌ）は本発明の実施例を示した
図である。
【図２】図２（ａ）〜（ｊ）は本発明の他の実施例を説
明するための図である。
【図３】図３（ａ）〜（ｋ）は従来技術を説明するため
の図である。
【符号の説明】
１０１ ２０１ ３０１ 半導体基板 １０２ 酸化膜 １０４ ２０４ ３０４ Ｐウエル拡散層 １０６ ２０６ ３０６ Ｎウエル拡散層 １０７ ２０７ ３０７ フィールド酸化膜 １１０ ２１０ ３１０ ゲート酸化膜 １１１ ２１１ ２１３ ２１５ ３１１ ポリシリ
コン膜 １１３ ３１３ Ｎ＋ポリシリコンゲ−ト １１５ ３１５ Ｐ＋ポリシリコンゲ−ト １１７ ２１７ ３１７ Ｎ＋拡散層 １１９ ２１９ ３１９ Ｐ＋拡散層 １２０ ２２０ ３２０ 層間絶縁膜 １２１ ２２１ ３２１ 金属配線 １２２ ２２２ ３２２ パッシベ−ション １０３ １０５ １０８ １０９ １１２ １１４
フォトレジスト膜 １１６ １１８ ２０３ ２０５ ２１６ ２１８
フォトレジスト膜 ３０３ ３０５フォトレ フォトレジスト膜
【手続補正書】
【提出日】平成７年１０月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上にゲート酸化膜を形成する工
    程と、 前記ゲート酸化膜上にポリシリコン膜を形成する工程
    と、 前記ポリシリコン膜上に、開孔部を有するマスク層を形
    成する工程と、 このマスク層をマスクにして、前記ポリシリコン膜中に
    第１のイオン注入をする工程と、 前記マスク層をマスクにして、前記ポリシリコン膜中に
    第2 のイオン注入をする工程とを有することを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】半導体基板上にゲート酸化膜を形成する工
    程と、 前記ゲート酸化膜上にポリシリコン膜を形成する工程
    と、 前記ポリシリコン膜をエッチングしてゲート電極を形成
    する工程と、 前記ゲート電極及び前記ゲート酸化膜上に、開孔部を有
    するマスク層を形成する工程と、 このマスク層をマスクにして、前記ゲート電極中、及び
    ゲート酸化膜を通過して、前記半導体基板中に第１のイ
    オン注入をする工程と、 前記マスク層をマスクにして、前記ゲート電極中、及び
    ゲート酸化膜を通過して、前記半導体基板中に第2 のイ
    オン注入をする工程とを有することを特徴とする半導体
    装置の製造方法。
  3. 【請求項３】第１及び第２の領域を有する半導体基板上
    にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上にポリシリコン膜を形成する工程
    と、 前記第２の領域に開孔部を有する第１のフォトレジスト
    膜を形成する工程と、 前記第１のフォトレジスト膜をマスクにして、前記第２
    の領域上の前記ポリシリコン膜及びゲート酸化膜を通過
    して、前記半導体基板に第１のイオン注入をする工程
    と、 前記第１のフォトレジスト膜をマスクにして、前記第2
    の領域上の前記ポリシリコン膜中に第2 のイオン注入を
    する工程と前記第１のフォトレジスト膜を除去する工程
    と、 前記第１の領域上に開孔部を有する第２のフォトレジス
    ト膜を形成する工程と、 この第２のフォトレジスト膜
    をマスクにして、前記第１の領域上の前記ポリシリコン
    膜及びゲート酸化膜を通過して、前記半導体基板中に第
    ３のイオン注入をする工程と、 前記第２のフォトレジストをマスクにして、前記第１の
    領域上の前記ポリシリコン膜中に第４のイオン注入をす
    る工程と、を有することを特徴とする半導体装置の製造
    方法。
  4. 【請求項４】第１及び第２の領域を有する半導体基板上
    にゲート酸化膜を形成する工程と前記ゲート酸化膜上に
    ポリシリコン膜を形成する工程と前記ポリシリコン膜を
    エッチングしてゲート電極を形成する工程と前記半導体
    基板上の第２の領域上に開孔部を有する第１のフォトレ
    ジスト膜を形成する工程と、 この第１のフォトレジスト膜をマスクにして、前記第２
    の領域上の前記ゲート電極及びゲート酸化膜を通過し
    て、前記半導体基板中に第１のイオン注入をする工程
    と、 前記第１のフォトレジスト膜をマスクにして、前記第２
    の領域上の前記ゲート電極中、及びゲート酸化膜を通過
    して、前記半導体基板中に第2 のイオン注入をする工程
    と、 前記第１のフォトレジスト膜を除去する工程と、 前記第１の領域上に開孔部を有する第２のフォトレジス
    ト膜を形成する工程と、 この第２のフォトレレジスト
    膜をマスクにして、前記第１の領域上の前記ゲート電極
    及びゲート酸化膜を通過して、前記半導体基板に第３の
    イオン注入をする工程と、 前記第２のフォトレジスト膜をマスクにして、前記第１
    の領域上の前記ポリシリコン膜中、及びゲート酸化膜を
    通過して前記半導体基板中に第４のイオン注入をする工
    程と、 を有することを特徴とする半導体装置の製造方法。
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