JPH0897415A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0897415A JPH0897415A JP6228187A JP22818794A JPH0897415A JP H0897415 A JPH0897415 A JP H0897415A JP 6228187 A JP6228187 A JP 6228187A JP 22818794 A JP22818794 A JP 22818794A JP H0897415 A JPH0897415 A JP H0897415A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ポリシリコン・デポ前洗浄によるゲート耐圧
の劣化を防止し、信頼性の高い半導体装置を提供する。 【構成】 ゲート酸化膜２２上に第１のポリシリコン膜
２３を形成した後に、埋め込みコンタクト孔２４を形成
し、その後前洗浄を行うようにした。さらに、スペーサ
ＳｉＯ2膜３３およびゲート電極２９の直下に、第１の
ポリシリコン膜片２３Ａを残し、そのポリシリコン膜片
２３Ａととゲート電極２９とを一体化し、いわゆるイン
バースＴ型のゲート電極とした。
の劣化を防止し、信頼性の高い半導体装置を提供する。 【構成】 ゲート酸化膜２２上に第１のポリシリコン膜
２３を形成した後に、埋め込みコンタクト孔２４を形成
し、その後前洗浄を行うようにした。さらに、スペーサ
ＳｉＯ2膜３３およびゲート電極２９の直下に、第１の
ポリシリコン膜片２３Ａを残し、そのポリシリコン膜片
２３Ａととゲート電極２９とを一体化し、いわゆるイン
バースＴ型のゲート電極とした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、さらに詳しく言えば、ＭＯＳトランジスタと埋
め込みコンタクト（Buried Contact)を有する半導体装
置の製造方法に関する。
に関し、さらに詳しく言えば、ＭＯＳトランジスタと埋
め込みコンタクト（Buried Contact)を有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】埋め込みコンタクトは、ポリシリコンと
拡散層とをダイレクトに接続するものであり、パターン
面積を小さくするために使用される。図７は、埋め込み
コンタクトの使用例を示すスタティック型ＲＡＭの回路
図であり、転送用トランジスタＱ１のソースとセルトラ
ンジスタＱ２のゲート・ポリシリコンとの接続に使用さ
れている。
拡散層とをダイレクトに接続するものであり、パターン
面積を小さくするために使用される。図７は、埋め込み
コンタクトの使用例を示すスタティック型ＲＡＭの回路
図であり、転送用トランジスタＱ１のソースとセルトラ
ンジスタＱ２のゲート・ポリシリコンとの接続に使用さ
れている。
【０００３】以下、従来の半導体装置の製造方法を図８
乃至図１２を参照しながら説明する。図８に示すよう
に、Ｐ型Ｓｉ基板１上に約１５０Åのゲート酸化膜２を
形成し、所定の開口を設けたレジスト膜３をマスクとし
てゲート酸化膜３をウエットエッチングして埋め込みコ
ンタクト孔４を形成し、Ｓｉ基板１を露出する。
乃至図１２を参照しながら説明する。図８に示すよう
に、Ｐ型Ｓｉ基板１上に約１５０Åのゲート酸化膜２を
形成し、所定の開口を設けたレジスト膜３をマスクとし
てゲート酸化膜３をウエットエッチングして埋め込みコ
ンタクト孔４を形成し、Ｓｉ基板１を露出する。
【０００４】次に、図９に示すように、レジスト膜３を
除去した後に、減圧ＣＶＤ装置を用いてポリシリコン膜
５をデポジションし、リンを高濃度にドープする。この
とき、ポリシリコン膜中のリンが埋め込みコンタクト孔
４を通ってＳｉ基板１に拡散することにより、ｎ+拡散
層６が形成される。その後、ポリシリコン膜５の上にＳ
ｉＯ2膜７を減圧ＣＶＤ装置を用いてデポジションす
る。
除去した後に、減圧ＣＶＤ装置を用いてポリシリコン膜
５をデポジションし、リンを高濃度にドープする。この
とき、ポリシリコン膜中のリンが埋め込みコンタクト孔
４を通ってＳｉ基板１に拡散することにより、ｎ+拡散
層６が形成される。その後、ポリシリコン膜５の上にＳ
ｉＯ2膜７を減圧ＣＶＤ装置を用いてデポジションす
る。
【０００５】次に、図１０に示すように、ポリシリコン
膜５およびＳｉＯ2膜７をパターニングし、ポリシリコ
ン配線８とゲート電極９を形成する。次いで、図１１に
示すように、リンイオンをイオン注入することにより、
ＭＯＳトランジスタの低濃度ソース・ドレイン層１０，
１１を形成する。このとき、低濃度ソース層１０とｎ＋
拡散層とが重なり合い、両者が電気的に接続される。そ
して、図１２に示すように、ポリシリコン配線８および
ゲート電極９の側壁にスペーサＳｉＯ2膜１２を形成し
た後に、砒素イオンをイオン注入することにより、高濃
度ソース・ドレイン層１３，１４を形成する。
膜５およびＳｉＯ2膜７をパターニングし、ポリシリコ
ン配線８とゲート電極９を形成する。次いで、図１１に
示すように、リンイオンをイオン注入することにより、
ＭＯＳトランジスタの低濃度ソース・ドレイン層１０，
１１を形成する。このとき、低濃度ソース層１０とｎ＋
拡散層とが重なり合い、両者が電気的に接続される。そ
して、図１２に示すように、ポリシリコン配線８および
ゲート電極９の側壁にスペーサＳｉＯ2膜１２を形成し
た後に、砒素イオンをイオン注入することにより、高濃
度ソース・ドレイン層１３，１４を形成する。
【０００６】以上の製造工程を経ることにより、図７に
示した転送用トランジスタＱ１と埋め込みコンタクトの
部分が形成される。なお、図示していないが上記のポリ
シリコン配線８は、延在されてセルトランジスタＱ２の
ゲート電極となっている。
示した転送用トランジスタＱ１と埋め込みコンタクトの
部分が形成される。なお、図示していないが上記のポリ
シリコン配線８は、延在されてセルトランジスタＱ２の
ゲート電極となっている。
【０００７】
【発明が解決しようとする課題】ところで、上記のポリ
シリコン膜５をデポジションする工程（図９）におい
て、埋め込みコンタクト孔４部分のＳｉ基板１上に形成
される自然酸化膜を除去するために、デポジション前に
表面洗浄を行う工程（以下、前洗浄という。）が施され
る。
シリコン膜５をデポジションする工程（図９）におい
て、埋め込みコンタクト孔４部分のＳｉ基板１上に形成
される自然酸化膜を除去するために、デポジション前に
表面洗浄を行う工程（以下、前洗浄という。）が施され
る。
【０００８】しかしながら、かかる前洗浄はＨＦ水溶液
を用いて行われるので、ゲート酸化膜２の表面も同時に
削られてしまい、ＭＯＳトランジスタのゲート耐圧が劣
化するという問題があった。これは、前洗浄により、ゲ
ート酸化膜２の膜厚が約２０Å薄くなるとともに酸化膜
にピンホールが発生するためと考えられる。本発明は、
上記の課題に鑑みてなされたものであり、ポリシリコン
・デポ前洗浄によるゲート耐圧の劣化を防止し、信頼性
の高い半導体装置を提供することを目的としている。
を用いて行われるので、ゲート酸化膜２の表面も同時に
削られてしまい、ＭＯＳトランジスタのゲート耐圧が劣
化するという問題があった。これは、前洗浄により、ゲ
ート酸化膜２の膜厚が約２０Å薄くなるとともに酸化膜
にピンホールが発生するためと考えられる。本発明は、
上記の課題に鑑みてなされたものであり、ポリシリコン
・デポ前洗浄によるゲート耐圧の劣化を防止し、信頼性
の高い半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート酸化膜２２上に第１のポリシリコン膜
２３を形成した後に、埋め込みコンタクト孔２４を形成
し、その後前洗浄を行うようにした。さらに、スペーサ
ＳｉＯ2膜３３およびゲート電極２９の直下に、第１の
ポリシリコン膜片２３Ａを残し、そのポリシリコン膜片
２３Ａとゲート電極２９とを一体化し、いわゆるインバ
ースＴ型のゲート電極を形成した。
造方法は、ゲート酸化膜２２上に第１のポリシリコン膜
２３を形成した後に、埋め込みコンタクト孔２４を形成
し、その後前洗浄を行うようにした。さらに、スペーサ
ＳｉＯ2膜３３およびゲート電極２９の直下に、第１の
ポリシリコン膜片２３Ａを残し、そのポリシリコン膜片
２３Ａとゲート電極２９とを一体化し、いわゆるインバ
ースＴ型のゲート電極を形成した。
【００１０】
【作用】本発明によれば、ゲート酸化膜２２上は、第１
のポリシリコン膜２３で被覆されているので、ゲート酸
化膜２２が削られてゲート耐圧が劣化するのを防止する
ことができる。さらにまた、上記第１のポリシリコン膜
２３を利用して、これをスペーサＳｉＯ2膜３３の直下
に残しているので、インバースＴ型のＭＯＳトランジス
タを簡単に形成することができる利点がある。
のポリシリコン膜２３で被覆されているので、ゲート酸
化膜２２が削られてゲート耐圧が劣化するのを防止する
ことができる。さらにまた、上記第１のポリシリコン膜
２３を利用して、これをスペーサＳｉＯ2膜３３の直下
に残しているので、インバースＴ型のＭＯＳトランジス
タを簡単に形成することができる利点がある。
【００１１】
【実施例】以下で、本発明の半導体装置の製造方法の一
実施例を図１乃至図６を参照しながら説明する。まず、
図１に示すように、Ｐ型Ｓｉ基板２１上に約１５０Åの
ゲート酸化膜２２を形成し、減圧ＣＶＤ装置を用いてゲ
ート酸化膜２２上の全面に約５００Åの第１のポリシリ
コン膜２３を形成し、熱拡散法によってリンを高濃度に
ドープする。次に、図２に示すように、第１のポリシリ
コン膜２３およびゲート酸化膜２２を選択的にエッチン
グして埋め込みコンタクト孔２４を形成する。
実施例を図１乃至図６を参照しながら説明する。まず、
図１に示すように、Ｐ型Ｓｉ基板２１上に約１５０Åの
ゲート酸化膜２２を形成し、減圧ＣＶＤ装置を用いてゲ
ート酸化膜２２上の全面に約５００Åの第１のポリシリ
コン膜２３を形成し、熱拡散法によってリンを高濃度に
ドープする。次に、図２に示すように、第１のポリシリ
コン膜２３およびゲート酸化膜２２を選択的にエッチン
グして埋め込みコンタクト孔２４を形成する。
【００１２】次いで、図３に示すように、ＨＦ水溶液を
用いた前洗浄を行い、埋め込みコンタクト２４において
露出したＳｉ基板２１の表面をＨＦ水溶液で洗浄した後
に、減圧ＣＶＤ装置を用いて、Ｓｉ基板２１上の全面に
約１０００Åの第２のポリシリコン膜２５をデポジショ
ンする。そして、第２のポリシリコン膜２５に熱拡散法
によってリンを高濃度にドープする。このとき、第２の
ポリシリコン膜２５中のリンが埋め込みコンタクト孔２
４を通ってＳｉ基板２１中に拡散し、ｎ＋拡散層２６が
形成される。その後、減圧ＣＶＤ装置を用いて、第２の
ポリシリコン膜２５上に約１０００Åの第１のＳｉＯ2
膜２７を形成する。このように、本実施例によれば、ゲ
ート酸化膜２２を第１のポリシリコン膜２３で被覆した
状態で前洗浄を行うので、従来のように、ゲート酸化膜
２２が削られてゲート耐圧が劣化するのを防止すること
ができる。
用いた前洗浄を行い、埋め込みコンタクト２４において
露出したＳｉ基板２１の表面をＨＦ水溶液で洗浄した後
に、減圧ＣＶＤ装置を用いて、Ｓｉ基板２１上の全面に
約１０００Åの第２のポリシリコン膜２５をデポジショ
ンする。そして、第２のポリシリコン膜２５に熱拡散法
によってリンを高濃度にドープする。このとき、第２の
ポリシリコン膜２５中のリンが埋め込みコンタクト孔２
４を通ってＳｉ基板２１中に拡散し、ｎ＋拡散層２６が
形成される。その後、減圧ＣＶＤ装置を用いて、第２の
ポリシリコン膜２５上に約１０００Åの第１のＳｉＯ2
膜２７を形成する。このように、本実施例によれば、ゲ
ート酸化膜２２を第１のポリシリコン膜２３で被覆した
状態で前洗浄を行うので、従来のように、ゲート酸化膜
２２が削られてゲート耐圧が劣化するのを防止すること
ができる。
【００１３】次に、図４に示すように、第２のポリシリ
コン膜２５およびＳｉＯ2膜２７を選択的にエッチング
してポリシリコン配線２８とゲート電極２９を形成す
る。前記エッチングは、例えばマイクロ波ドライ・エッ
チング装置を用い、エッチングガスとして、ＣＨＦ3＋
Ｏ2ガスを導入して、まず第１のＳｉＯ2膜２７をエッチ
ングし、次に残存した第１のＳｉＯ2膜２７をマスクと
して、ＳＦ6＋Ｃ2Ｃｌ3Ｆ3ガスを導入して第２のポリシ
リコン膜２５をエッチングすることによってなされる。
コン膜２５およびＳｉＯ2膜２７を選択的にエッチング
してポリシリコン配線２８とゲート電極２９を形成す
る。前記エッチングは、例えばマイクロ波ドライ・エッ
チング装置を用い、エッチングガスとして、ＣＨＦ3＋
Ｏ2ガスを導入して、まず第１のＳｉＯ2膜２７をエッチ
ングし、次に残存した第１のＳｉＯ2膜２７をマスクと
して、ＳＦ6＋Ｃ2Ｃｌ3Ｆ3ガスを導入して第２のポリシ
リコン膜２５をエッチングすることによってなされる。
【００１４】この後、リンイオンを加速電圧１００Ｋｅ
Ｖ，注入量２Ｅ１３／ｃｍ2の条件でイオン注入するこ
とにより、ゲート電極２９の両側に、自己整合的に低濃
度ソース・ドレイン層３０，３１を形成する。このと
き、低濃度ソース層３０とｎ+拡散層２６とが重なり合
い、両者が電気的に接続される。次に、図５に示すよう
に、減圧ＣＶＤ装置を用いて全面に約２０００Åの第２
のＳｉＯ2膜３２をデポジションする。そして、図６に
示すように、第２のＳｉＯ2膜３２を全面エッチングす
ることにより、ポリシリコン配線２８とゲート電極２９
の側壁にスペーサＳｉＯ2膜３３を形成する。そして、
そのスペーサＳｉＯ2膜３３および第２のＳｉＯ2膜３２
をマスクとして第１のポリシリコン膜２３をエッチング
除去する。これにより、第１のポリシリコン膜２３の不
要部分が除去されるとともに、スペーサＳｉＯ2膜３３
およびゲート電極２９の直下には、第１のポリシリコン
膜片２３Ａが残される結果として、このポリシリコン膜
片２３Ａとゲート電極２９とが一体化され、いわゆるイ
ンバースＴ型のゲート電極が形成される。この後に、砒
素イオンを加速電圧７０ＫｅＶ，注入量５Ｅ１５／ｃｍ
2の条件でイオン注入することにより、自己整合的に高
濃度ソース・ドレイン層３４，３５を形成する。これに
より、インバースＴ型ゲートを有するＬＤＤ構造のＭＯ
Ｓトランジスタと、そのソースが埋め込みコンタクトに
よりポリシリコン配線２８と接続された半導体装置が形
成される。
Ｖ，注入量２Ｅ１３／ｃｍ2の条件でイオン注入するこ
とにより、ゲート電極２９の両側に、自己整合的に低濃
度ソース・ドレイン層３０，３１を形成する。このと
き、低濃度ソース層３０とｎ+拡散層２６とが重なり合
い、両者が電気的に接続される。次に、図５に示すよう
に、減圧ＣＶＤ装置を用いて全面に約２０００Åの第２
のＳｉＯ2膜３２をデポジションする。そして、図６に
示すように、第２のＳｉＯ2膜３２を全面エッチングす
ることにより、ポリシリコン配線２８とゲート電極２９
の側壁にスペーサＳｉＯ2膜３３を形成する。そして、
そのスペーサＳｉＯ2膜３３および第２のＳｉＯ2膜３２
をマスクとして第１のポリシリコン膜２３をエッチング
除去する。これにより、第１のポリシリコン膜２３の不
要部分が除去されるとともに、スペーサＳｉＯ2膜３３
およびゲート電極２９の直下には、第１のポリシリコン
膜片２３Ａが残される結果として、このポリシリコン膜
片２３Ａとゲート電極２９とが一体化され、いわゆるイ
ンバースＴ型のゲート電極が形成される。この後に、砒
素イオンを加速電圧７０ＫｅＶ，注入量５Ｅ１５／ｃｍ
2の条件でイオン注入することにより、自己整合的に高
濃度ソース・ドレイン層３４，３５を形成する。これに
より、インバースＴ型ゲートを有するＬＤＤ構造のＭＯ
Ｓトランジスタと、そのソースが埋め込みコンタクトに
よりポリシリコン配線２８と接続された半導体装置が形
成される。
【００１５】上記の製造方法によれば、ゲート酸化膜２
２を第１のポリシリコン膜２３で被覆した状態で前洗浄
を行うので、従来のように、ゲート酸化膜２２が削られ
てゲート耐圧が劣化するのを防止することができる。さ
らにまた、上記第１のポリシリコン膜を利用して、これ
をスペーサＳｉＯ2膜３３の直下に残すことにより、イ
ンバースＴ型のＭＯＳトランジスタを簡単に形成するこ
とができる利点がある。なお、インバースＴ型ゲートの
ＭＯＳトランジスタでは、低濃度ソース・ドレイン層３
０，３１上にゲート電極と電気的に一体化された第１の
ポリシリコン膜片２３Ａが存在するので、ホットキャリ
ア効果によるコンダクタンスの劣化を防止できるもので
ある。
２を第１のポリシリコン膜２３で被覆した状態で前洗浄
を行うので、従来のように、ゲート酸化膜２２が削られ
てゲート耐圧が劣化するのを防止することができる。さ
らにまた、上記第１のポリシリコン膜を利用して、これ
をスペーサＳｉＯ2膜３３の直下に残すことにより、イ
ンバースＴ型のＭＯＳトランジスタを簡単に形成するこ
とができる利点がある。なお、インバースＴ型ゲートの
ＭＯＳトランジスタでは、低濃度ソース・ドレイン層３
０，３１上にゲート電極と電気的に一体化された第１の
ポリシリコン膜片２３Ａが存在するので、ホットキャリ
ア効果によるコンダクタンスの劣化を防止できるもので
ある。
【００１６】以上の製造工程を経ることにより、従来例
と同様に、図７に示した転送用トランジスタＱ１と埋め
込みコンタクトの部分が形成される。なお、図示してい
ないが上記のポリシリコン配線２８は、延在されてセル
トランジスタＱ２のゲート電極となっている点も従来例
と同様である。
と同様に、図７に示した転送用トランジスタＱ１と埋め
込みコンタクトの部分が形成される。なお、図示してい
ないが上記のポリシリコン配線２８は、延在されてセル
トランジスタＱ２のゲート電極となっている点も従来例
と同様である。
【００１７】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、ゲート酸化膜２２を第１のポリ
シリコン膜２３で被覆した状態で前洗浄を行うので、従
来のように、ゲート酸化膜２２が削られてゲート耐圧が
劣化するのを防止することができ、高信頼性の半導体装
置を製造するが可能となる。
置の製造方法によれば、ゲート酸化膜２２を第１のポリ
シリコン膜２３で被覆した状態で前洗浄を行うので、従
来のように、ゲート酸化膜２２が削られてゲート耐圧が
劣化するのを防止することができ、高信頼性の半導体装
置を製造するが可能となる。
【００１８】さらにまた、上記第１のポリシリコン膜２
３を利用して、これをスペーサＳｉＯ2膜３３およびゲ
ート電極２９の直下に残すことにより、インバースＴ型
のＭＯＳトランジスタを簡単に形成することができる利
点がある。これにより、低濃度ソース・ドレイン層３
０，３１上にはゲート電極２９と電気的に一体化された
第１のポリシリコン膜片２３Ａが存在するようになるの
で、ホットキャリア効果によるコンダクタンスの劣化を
防止することができる。
３を利用して、これをスペーサＳｉＯ2膜３３およびゲ
ート電極２９の直下に残すことにより、インバースＴ型
のＭＯＳトランジスタを簡単に形成することができる利
点がある。これにより、低濃度ソース・ドレイン層３
０，３１上にはゲート電極２９と電気的に一体化された
第１のポリシリコン膜片２３Ａが存在するようになるの
で、ホットキャリア効果によるコンダクタンスの劣化を
防止することができる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を説明する第５の断面図である。
を説明する第５の断面図である。
【図６】本発明の一実施例に係る半導体装置の製造方法
を説明する第６の断面図である。
を説明する第６の断面図である。
【図７】埋め込みコンタクトの使用例を示すスタティッ
ク型ＲＡＭの回路図である。
ク型ＲＡＭの回路図である。
【図８】従来例に係る半導体装置の製造方法を説明する
第１の断面図である。
第１の断面図である。
【図９】従来例に係る半導体装置の製造方法を説明する
第２の断面図である。
第２の断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
る第３の断面図である
る第３の断面図である
【図１１】従来例に係る半導体装置の製造方法を説明す
る第４の断面図である。
る第４の断面図である。
【図１２】従来例に係る半導体装置の製造方法を説明す
る第５の断面図である。
る第５の断面図である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ３８１
Claims (2)
- 【請求項１】 ＭＯＳトランジスタと、該ＭＯＳトラン
ジスタのソースとポリシリコン配線とを接続する埋め込
みコンタクトとを有する半導体装置の製造方法におい
て、ゲート酸化膜上をポリシリコン膜で被覆した後に埋
め込みコンタクト孔を形成することにより、洗浄による
前記ゲート酸化膜の削れを防止し、かつ前記ポリシリコ
ン膜の一部を前記ＭＯＳトランジスタのゲート電極およ
びスペーサＳｉＯ2膜の直下に残すことにより、インバ
ースＴ型ゲートのＭＯＳトランジスタを形成することを
特徴とする半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板２１上にゲート酸
化膜２２を形成する工程と、 ゲート酸化膜２２上に第１のポリシリコン膜２３を形成
する工程と、 第１のポリシリコン膜２３およびゲート酸化膜２２を選
択的にエッチングして埋め込みコンタクト孔２４を形成
する工程と、 埋め込みコンタクト孔２４において露出した基板２１の
表面を洗浄する工程と、 基板２１上の全面に第２のポ
リシリコン膜２５を形成する工程と、 第２のポリシリコン膜２５に逆導電型不純物をドープす
るとともに該不純物を埋め込みコンタクト孔２４から基
板２１中に拡散して逆導電型拡散層２６を形成する工程
と、 第２のポリシリコン膜２５上に第１のＳｉＯ2膜２７を
形成する工程と、 第２のポリシリコン膜２５および第１のＳｉＯ2膜２７
を選択的にエッチングしてポリシリコン配線２８および
ゲート電極２９を形成する工程と、 ゲート電極２９の両側にイオン注入により逆導電型の低
濃度ソース・ドレイン層３０，３１を形成する工程と、 ポリシリコン配線２８およびゲート電極２９の側壁にス
ペーサＳｉＯ2膜３３を形成する工程と、 スペーサＳｉＯ2膜３３をマスクとして第１のポリシリ
コン膜２３をエッチングするとともに、スペーサＳｉＯ
2膜３３の直下に第１のポリシリコン膜片２３Ａを残す
工程と、 イオン注入により逆導電型の高濃度ソース・ドレイン層
３４，３５を形成する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6228187A JPH0897415A (ja) | 1994-09-22 | 1994-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6228187A JPH0897415A (ja) | 1994-09-22 | 1994-09-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897415A true JPH0897415A (ja) | 1996-04-12 |
Family
ID=16872576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6228187A Pending JPH0897415A (ja) | 1994-09-22 | 1994-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0767491A3 (en) * | 1995-10-05 | 1998-12-02 | STMicroelectronics, Inc. | Method of forming a contact |
-
1994
- 1994-09-22 JP JP6228187A patent/JPH0897415A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0767491A3 (en) * | 1995-10-05 | 1998-12-02 | STMicroelectronics, Inc. | Method of forming a contact |
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