JPH0897419A - Ｍｏｓ型トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ型トランジスタ及びその製造方法Info
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- JPH0897419A JPH0897419A JP23393594A JP23393594A JPH0897419A JP H0897419 A JPH0897419 A JP H0897419A JP 23393594 A JP23393594 A JP 23393594A JP 23393594 A JP23393594 A JP 23393594A JP H0897419 A JPH0897419 A JP H0897419A
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Abstract
(57)【要約】
【構成】 溝を有する半導体基板１と、前記半導体基板
１の表面に絶縁膜４を介して埋め込まれたゲート電極５
と、前記ゲート電極５下の前記半導体基板１のチャネル
領域を挟んで形成され、それぞれの深さが異なるソース
領域２とドレイン領域３とを具備すること特徴とするＭ
ＯＳ型トランジスタ。 【効果】 ソース領域の下端とドレイン領域の下端の高
さを変えることにより、逆短チャネル効果の抑制され
た、容易に微細化できるＭＯＳＦＥＴを提供できる。
１の表面に絶縁膜４を介して埋め込まれたゲート電極５
と、前記ゲート電極５下の前記半導体基板１のチャネル
領域を挟んで形成され、それぞれの深さが異なるソース
領域２とドレイン領域３とを具備すること特徴とするＭ
ＯＳ型トランジスタ。 【効果】 ソース領域の下端とドレイン領域の下端の高
さを変えることにより、逆短チャネル効果の抑制され
た、容易に微細化できるＭＯＳＦＥＴを提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型トランジスタ
に係り、特に、微細化に伴うしきい電圧の変動を抑制し
たＭＯＳ型トランジスタに関する。
に係り、特に、微細化に伴うしきい電圧の変動を抑制し
たＭＯＳ型トランジスタに関する。
【０００２】
【従来の技術】従来、ＭＯＳ型トランジスタ（以下、Ｍ
ＯＳＦＥＴと称す）の微細化に伴うしきい電圧の変動を
抑制するために、溝型ＭＯＳＦＥＴが用いられてきた。
図６は溝型ＭＯＳＦＥＴの構造を示す断面図である。
ＯＳＦＥＴと称す）の微細化に伴うしきい電圧の変動を
抑制するために、溝型ＭＯＳＦＥＴが用いられてきた。
図６は溝型ＭＯＳＦＥＴの構造を示す断面図である。
【０００３】溝型ＭＯＳＦＥＴはＰ型シリコン基板１
と、Ｐ型シリコン基板１の表面に形成されたＮ型ソース
領域２及びＮ型ドレイン領域３と、Ｐ型シリコン基板１
の表面をくりぬいた後形成したゲート絶縁膜４と、この
ゲート絶縁膜４の上に形成されたゲート電極５からな
る。
と、Ｐ型シリコン基板１の表面に形成されたＮ型ソース
領域２及びＮ型ドレイン領域３と、Ｐ型シリコン基板１
の表面をくりぬいた後形成したゲート絶縁膜４と、この
ゲート絶縁膜４の上に形成されたゲート電極５からな
る。
【０００４】次に、この溝型ＭＯＳＦＥＴの基本動作に
ついて説明する。従来の溝型ＭＯＳＦＥＴではＰ型シリ
コン基板１及びＮ型ソース領域２を接地し、Ｎ型ドレイ
ン領域３に正の一定電圧を印加した状態でゲート電極５
に印加する電圧を変化させる。すると、ゲート絶縁膜４
とＰ型シリコン基板１の界面に発生する電子の密度が変
化し、Ｎ型ドレイン領域３を流れる電流が変化する。特
にドレイン領域３に電流が流れ始める状態でゲート電極
５に印加されている電圧をしきい電圧と呼ぶ。
ついて説明する。従来の溝型ＭＯＳＦＥＴではＰ型シリ
コン基板１及びＮ型ソース領域２を接地し、Ｎ型ドレイ
ン領域３に正の一定電圧を印加した状態でゲート電極５
に印加する電圧を変化させる。すると、ゲート絶縁膜４
とＰ型シリコン基板１の界面に発生する電子の密度が変
化し、Ｎ型ドレイン領域３を流れる電流が変化する。特
にドレイン領域３に電流が流れ始める状態でゲート電極
５に印加されている電圧をしきい電圧と呼ぶ。
【０００５】しかしながら、従来の溝型ＭＯＳＦＥＴで
は、微細化に伴い単位ゲート当たりの空乏層の領域（体
積）が増加し、逆短チャネル効果が生じるためにしきい
電圧が変動する問題があった。
は、微細化に伴い単位ゲート当たりの空乏層の領域（体
積）が増加し、逆短チャネル効果が生じるためにしきい
電圧が変動する問題があった。
【０００６】
【発明が解決しようとする課題】本発明は前記事情に鑑
みて為されたものであり、逆短チャネル効果を抑制する
ことにより微細化を容易にするＭＯＳＦＥＴを提供する
ことを目的とする。
みて為されたものであり、逆短チャネル効果を抑制する
ことにより微細化を容易にするＭＯＳＦＥＴを提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明の第１は、溝部を有する半導体基板と、前記溝
部表面に絶縁膜を介して埋め込まれたゲート電極と、前
記ゲート電極下の前記半導体基板のチャネル領域を挟ん
で形成され、それぞれの深さが異なるソース領域とドレ
イン領域とを具備するＭＯＳ型トランジスタを提供す
る。
に本発明の第１は、溝部を有する半導体基板と、前記溝
部表面に絶縁膜を介して埋め込まれたゲート電極と、前
記ゲート電極下の前記半導体基板のチャネル領域を挟ん
で形成され、それぞれの深さが異なるソース領域とドレ
イン領域とを具備するＭＯＳ型トランジスタを提供す
る。
【０００８】本発明の第２は、表面に段差を設けた半導
体基板と、前記半導体基板の段差部に絶縁膜を介して埋
め込まれたゲート電極と、前記ゲート電極下の前記半導
体基板のチャネル領域を挟んで形成されるソース領域と
ドレイン領域とを具備するＭＯＳ型トランジスタを提供
する。
体基板と、前記半導体基板の段差部に絶縁膜を介して埋
め込まれたゲート電極と、前記ゲート電極下の前記半導
体基板のチャネル領域を挟んで形成されるソース領域と
ドレイン領域とを具備するＭＯＳ型トランジスタを提供
する。
【０００９】望ましくは、前記ソース領域とドレイン領
域の厚さが実質的に同一であるとよい。本発明の第３
は、半導体基板と、前記半導体基板の表面に絶縁膜を介
して埋め込まれたゲート電極と、前記ゲート電極下の前
記半導体基板のチャネル領域を挟んで形成されるソース
領域とドレイン領域とを具備するＭＯＳ型トランジスタ
において、前記ゲート電極にしきい電圧を印加し、前記
ソース領域及び前記ドレイン領域にそれぞれ所定の電圧
を印加した動作状態の際に、前記ソース領域に形成され
る空乏層の下端と、前記チャネル領域に形成される空乏
層の下端と、前記ドレイン領域に形成される空乏層の下
端とが実質的に同じ深さに形成されるＭＯＳ型トランジ
スタを提供する。
域の厚さが実質的に同一であるとよい。本発明の第３
は、半導体基板と、前記半導体基板の表面に絶縁膜を介
して埋め込まれたゲート電極と、前記ゲート電極下の前
記半導体基板のチャネル領域を挟んで形成されるソース
領域とドレイン領域とを具備するＭＯＳ型トランジスタ
において、前記ゲート電極にしきい電圧を印加し、前記
ソース領域及び前記ドレイン領域にそれぞれ所定の電圧
を印加した動作状態の際に、前記ソース領域に形成され
る空乏層の下端と、前記チャネル領域に形成される空乏
層の下端と、前記ドレイン領域に形成される空乏層の下
端とが実質的に同じ深さに形成されるＭＯＳ型トランジ
スタを提供する。
【００１０】本発明の第４は、半導体基板表面に溝を形
成する工程と、前記半導体基板溝の内面に絶縁膜を形成
する工程と、前記溝内に絶縁膜を介して多結晶シリコン
を堆積し、ゲート電極を形成する工程と、前記半導体基
板全面にイオン注入により前記溝を挟んでソース・ドレ
イン領域を形成する工程と、前記ドレイン領域にレジス
トをパターニング形成した後、再び前記ソース領域にイ
オン注入を行う工程とを有するＭＯＳ型トランジスタの
製造方法を提供する。
成する工程と、前記半導体基板溝の内面に絶縁膜を形成
する工程と、前記溝内に絶縁膜を介して多結晶シリコン
を堆積し、ゲート電極を形成する工程と、前記半導体基
板全面にイオン注入により前記溝を挟んでソース・ドレ
イン領域を形成する工程と、前記ドレイン領域にレジス
トをパターニング形成した後、再び前記ソース領域にイ
オン注入を行う工程とを有するＭＯＳ型トランジスタの
製造方法を提供する。
【００１１】本発明の第５は、半導体基板表面に溝を形
成する工程と、前記半導体基板表面に絶縁膜を形成する
工程と、前記絶縁膜上に多結晶シリコンを堆積し、ゲー
ト電極を形成する工程と、前記ソース予定領域を開口部
とするレジストをパターニングした後、前記開口部のエ
ッチングを行う工程と、前記レジストを除去して後、全
面にイオン注入を行う工程とを有するＭＯＳ型トランジ
スタの製造方法を提供する。
成する工程と、前記半導体基板表面に絶縁膜を形成する
工程と、前記絶縁膜上に多結晶シリコンを堆積し、ゲー
ト電極を形成する工程と、前記ソース予定領域を開口部
とするレジストをパターニングした後、前記開口部のエ
ッチングを行う工程と、前記レジストを除去して後、全
面にイオン注入を行う工程とを有するＭＯＳ型トランジ
スタの製造方法を提供する。
【００１２】
【作用】ＭＯＳＦＥＴの逆短チャネル効果は電荷分布の
考え方により理解できる。図７は図６に示した従来の溝
型ＭＯＳＦＥＴの電荷分布の様子を示す模式図である。
なお、Ｎ型ソース領域２及びＰ型シリコン領域１を接地
し、Ｎ型ドレイン領域３に正のドレイン電圧を印加し、
ゲート電極５にしきい電圧を印加した状態を示す。Ｐ型
シリコン基板１に形成される空乏層は次の３つの領域に
分割される。即ち、Ｎ型ソース領域２の形成する空乏層
６、ゲート電極５の形成する空乏層７、９、１０、Ｎ型
ドレイン領域３の形成する空乏層８である。
考え方により理解できる。図７は図６に示した従来の溝
型ＭＯＳＦＥＴの電荷分布の様子を示す模式図である。
なお、Ｎ型ソース領域２及びＰ型シリコン領域１を接地
し、Ｎ型ドレイン領域３に正のドレイン電圧を印加し、
ゲート電極５にしきい電圧を印加した状態を示す。Ｐ型
シリコン基板１に形成される空乏層は次の３つの領域に
分割される。即ち、Ｎ型ソース領域２の形成する空乏層
６、ゲート電極５の形成する空乏層７、９、１０、Ｎ型
ドレイン領域３の形成する空乏層８である。
【００１３】逆短チャネル効果を抑制するためには、ゲ
ート電極５の長さが短くなった時に、ゲート電極５の形
成する空乏層７、９、１０に含まれる電荷の量がゲート
電極５の長さに比例して少なくなる事が必要である。即
ち、ゲート電極５の形成する空乏層７の領域を増し、ゲ
ート電極５の側面に生じる空乏層９及び１０は削ること
が望ましい。何故なら、空乏層９及び１０の領域はゲー
ト電極５の長さが短くなっても殆ど変化しないからであ
る。
ート電極５の長さが短くなった時に、ゲート電極５の形
成する空乏層７、９、１０に含まれる電荷の量がゲート
電極５の長さに比例して少なくなる事が必要である。即
ち、ゲート電極５の形成する空乏層７の領域を増し、ゲ
ート電極５の側面に生じる空乏層９及び１０は削ること
が望ましい。何故なら、空乏層９及び１０の領域はゲー
ト電極５の長さが短くなっても殆ど変化しないからであ
る。
【００１４】本発明のＭＯＳＦＥＴはＮ型ソース領域２
の下端とＮ型ドレイン領域の下端の高さを変えることに
より、空乏層９及び１０の領域を同時に削減することが
できる。
の下端とＮ型ドレイン領域の下端の高さを変えることに
より、空乏層９及び１０の領域を同時に削減することが
できる。
【００１５】また、本発明のＭＯＳＦＥＴはＮ型ソース
領域２の上端とＮ型ドレイン領域３の上端の高さを変え
ることにより、Ｎ型ソース領域２とＮ型ドレイン領域３
を同一の製造工程により形成することができる。
領域２の上端とＮ型ドレイン領域３の上端の高さを変え
ることにより、Ｎ型ソース領域２とＮ型ドレイン領域３
を同一の製造工程により形成することができる。
【００１６】
【実施例】以下本発明の実施例のついて図面を用いて詳
細に説明する。図１は本発明のＭＯＳＦＥＴの一実施例
であるＮ型ＭＯＳＦＥＴの構造を示す断面図である。
細に説明する。図１は本発明のＭＯＳＦＥＴの一実施例
であるＮ型ＭＯＳＦＥＴの構造を示す断面図である。
【００１７】このＮ型ＭＯＳＦＥＴは、Ｐ型シリコン基
板１と、Ｐ型シリコン基板の表面に形成されたＮ型ソー
ス領域２と、Ｐ型シリコン基板の表面に形成されたＮ型
ドレイン領域３と、Ｐ型シリコン基板の表面を局所的に
削った表面に形成されたゲート絶縁膜４と、ゲート絶縁
膜４の表面に形成されたゲート電極５からなる。ここ
で、Ｐ型シリコン基板の表面に形成されたＮ型ソース領
域２の下端は、Ｐ型シリコン基板の表面に形成されたＮ
型ドレイン領域３の下端よりも深い。
板１と、Ｐ型シリコン基板の表面に形成されたＮ型ソー
ス領域２と、Ｐ型シリコン基板の表面に形成されたＮ型
ドレイン領域３と、Ｐ型シリコン基板の表面を局所的に
削った表面に形成されたゲート絶縁膜４と、ゲート絶縁
膜４の表面に形成されたゲート電極５からなる。ここ
で、Ｐ型シリコン基板の表面に形成されたＮ型ソース領
域２の下端は、Ｐ型シリコン基板の表面に形成されたＮ
型ドレイン領域３の下端よりも深い。
【００１８】図２は、このＮ型ＭＯＳＦＥＴの製造工程
を示す断面図である。Ｐ型シリコン基板１の表面にチャ
ネル領域を開口部とするレジスト１１をパターニングす
る。次に、異方性エッチング法によってＰ型シリコン基
板１のチャネル領域をエッチングする（図２（ａ））。
次に、レジスト１１を除去した後、Ｐ型シリコン基板１
表面を熱酸化し、ゲート絶縁膜４を形成する（図２
（ｂ））。その後、ゲート絶縁膜４の上に多結晶シリコ
ンを堆積し、燐を拡散した後、平坦化技術によりゲート
電極５を形成する（図２（ｃ））。
を示す断面図である。Ｐ型シリコン基板１の表面にチャ
ネル領域を開口部とするレジスト１１をパターニングす
る。次に、異方性エッチング法によってＰ型シリコン基
板１のチャネル領域をエッチングする（図２（ａ））。
次に、レジスト１１を除去した後、Ｐ型シリコン基板１
表面を熱酸化し、ゲート絶縁膜４を形成する（図２
（ｂ））。その後、ゲート絶縁膜４の上に多結晶シリコ
ンを堆積し、燐を拡散した後、平坦化技術によりゲート
電極５を形成する（図２（ｃ））。
【００１９】次に、基板全面に燐を加速電圧１５ｋＶ、
ドーズ量５×１０15ｃｍ-2でイオン注入する（図２
（ｄ））。さらに、Ｎ型ソース領域２を開口部とするレ
ジスト１２をパターニングしたのち、再び燐を加速電圧
２０ｋＶ、ドーズ量１×１０15ｃｍ-2イオン注入する
（図２（ｅ））。
ドーズ量５×１０15ｃｍ-2でイオン注入する（図２
（ｄ））。さらに、Ｎ型ソース領域２を開口部とするレ
ジスト１２をパターニングしたのち、再び燐を加速電圧
２０ｋＶ、ドーズ量１×１０15ｃｍ-2イオン注入する
（図２（ｅ））。
【００２０】その後、レジスト１２を除去し、９００
℃、１時間のアニールを行うことにより燐の活性化を行
い、Ｎ型ソース領域２及びＮ型ドレイン領域３を形成す
る（図２（ｆ））。
℃、１時間のアニールを行うことにより燐の活性化を行
い、Ｎ型ソース領域２及びＮ型ドレイン領域３を形成す
る（図２（ｆ））。
【００２１】本発明の方法によればソース領域、ドレイ
ン領域の下端の深さに差を設けることが容易にできる。
よって、ソース、ドレイン領域に形成される空乏層の下
端と、チャネル領域に形成される空乏層の下端とを同じ
深さに形成することができる。
ン領域の下端の深さに差を設けることが容易にできる。
よって、ソース、ドレイン領域に形成される空乏層の下
端と、チャネル領域に形成される空乏層の下端とを同じ
深さに形成することができる。
【００２２】図３は、本実施例のＮ型ＭＯＳＦＥＴと、
従来技術による溝型ＭＯＳＦＥＴと、従来技術による表
面型ＭＯＳＦＥＴのしきい電圧の実効ゲート長依存性を
示す図である。なお、ドレイン電極には＋３Ｖのドレイ
ン電圧を印加した。
従来技術による溝型ＭＯＳＦＥＴと、従来技術による表
面型ＭＯＳＦＥＴのしきい電圧の実効ゲート長依存性を
示す図である。なお、ドレイン電極には＋３Ｖのドレイ
ン電圧を印加した。
【００２３】従来技術による溝型ＭＯＳＦＥＴの構造断
面図を図６に、また、表面型ＭＯＳＦＥＴの構造断面図
を図８に示す。図６において、実効ゲート長とは、ゲー
ト絶縁膜とＮ型シリコン基板の界面に沿って測った、Ｎ
型ソース領域とＮ型ドレイン領域の間隔である。図３か
ら、本実施例のＭＯＳＦＥＴであるＮ型ＭＯＳＦＥＴは
逆短チャネル効果が抑制されていることがわかる。即
ち、ＭＯＳＦＥＴの微細化に適する。
面図を図６に、また、表面型ＭＯＳＦＥＴの構造断面図
を図８に示す。図６において、実効ゲート長とは、ゲー
ト絶縁膜とＮ型シリコン基板の界面に沿って測った、Ｎ
型ソース領域とＮ型ドレイン領域の間隔である。図３か
ら、本実施例のＭＯＳＦＥＴであるＮ型ＭＯＳＦＥＴは
逆短チャネル効果が抑制されていることがわかる。即
ち、ＭＯＳＦＥＴの微細化に適する。
【００２４】図４は本発明のＭＯＳＦＥＴの他の実施例
であるＮ型ＭＯＳＦＥＴの構造を示す断面図である。こ
のＮ型ＭＯＳＦＥＴは、Ｐ型シリコン基板１と、Ｐ型シ
リコン基板の表面に形成されたＮ型ソース領域２と、Ｐ
型シリコン基板の表面に形成されたＮ型ドレイン領域３
と、Ｐ型シリコン基板の表面を局所的に削った表面に形
成されたゲート絶縁膜４と、ゲート絶縁膜４の表面に形
成されたゲート電極５からなる。ここで、Ｐ型シリコン
基板の表面に形成されたＮ型ソース領域２の上端は、Ｐ
型シリコン基板の表面に形成されたＮ型ドレイン領域３
の上端よりも低い。
であるＮ型ＭＯＳＦＥＴの構造を示す断面図である。こ
のＮ型ＭＯＳＦＥＴは、Ｐ型シリコン基板１と、Ｐ型シ
リコン基板の表面に形成されたＮ型ソース領域２と、Ｐ
型シリコン基板の表面に形成されたＮ型ドレイン領域３
と、Ｐ型シリコン基板の表面を局所的に削った表面に形
成されたゲート絶縁膜４と、ゲート絶縁膜４の表面に形
成されたゲート電極５からなる。ここで、Ｐ型シリコン
基板の表面に形成されたＮ型ソース領域２の上端は、Ｐ
型シリコン基板の表面に形成されたＮ型ドレイン領域３
の上端よりも低い。
【００２５】図５は、Ｎ型ＭＯＳＦＥＴの製造工程を示
す図である。Ｐ型シリコン基板１の表面にチャネル領域
を開口部とするレジスト１１をパターニングする。次
に、異方性エッチング法によってＰ型シリコン基板１の
チャネル領域をエッチングする（図５（ａ））。次に、
レジスト１１を除去した後、チャネル領域のＰ型シリコ
ン基板１表面を周知の方法により酸化し、ゲート絶縁膜
４を形成する（図５（ｂ））。その後、ゲート絶縁膜４
の上に多結晶シリコンを堆積し、更に燐を拡散した後、
平坦化技術によりゲート電極５を形成する（図５
（ｃ））。
す図である。Ｐ型シリコン基板１の表面にチャネル領域
を開口部とするレジスト１１をパターニングする。次
に、異方性エッチング法によってＰ型シリコン基板１の
チャネル領域をエッチングする（図５（ａ））。次に、
レジスト１１を除去した後、チャネル領域のＰ型シリコ
ン基板１表面を周知の方法により酸化し、ゲート絶縁膜
４を形成する（図５（ｂ））。その後、ゲート絶縁膜４
の上に多結晶シリコンを堆積し、更に燐を拡散した後、
平坦化技術によりゲート電極５を形成する（図５
（ｃ））。
【００２６】次に、再度レジスト１２をパターニング
し、Ｎ型ソース領域を０．１μｍの深さで異方性エッチ
ングする（図５（ｄ））。その後、レジスト１２を除去
し、燐を１５ｋＶ、ドーズ量５×１０15ｃｍ-2でイオン
注入し、９００℃、１時間のアニールを行うことにより
燐の活性化を行い、Ｎ型ソース領域２及びＮ型ドレイン
領域３を形成する（図５（ｅ））。
し、Ｎ型ソース領域を０．１μｍの深さで異方性エッチ
ングする（図５（ｄ））。その後、レジスト１２を除去
し、燐を１５ｋＶ、ドーズ量５×１０15ｃｍ-2でイオン
注入し、９００℃、１時間のアニールを行うことにより
燐の活性化を行い、Ｎ型ソース領域２及びＮ型ドレイン
領域３を形成する（図５（ｅ））。
【００２７】本発明の方法によればソース領域をあらか
じめエッチングすることにより、一介のイオン注入で、
ソース、ドレイン領域に形成される空乏層の下端と、チ
ャネル領域に形成される空乏層の下端とを同じ深さにす
ることができる。
じめエッチングすることにより、一介のイオン注入で、
ソース、ドレイン領域に形成される空乏層の下端と、チ
ャネル領域に形成される空乏層の下端とを同じ深さにす
ることができる。
【００２８】本実施例においても、しきい電圧の実効ゲ
ート長依存性は図３のようになった。よって、本発明の
ＭＯＳＦＥＴであるＮ型ＭＯＳＦＥＴは逆短チャネル効
果が抑制されていることがわかる。即ち、ＭＯＳＦＥＴ
の微細化に適する。その他、本発明をの要旨を逸脱しな
い範囲で種々変形実施可能である。
ート長依存性は図３のようになった。よって、本発明の
ＭＯＳＦＥＴであるＮ型ＭＯＳＦＥＴは逆短チャネル効
果が抑制されていることがわかる。即ち、ＭＯＳＦＥＴ
の微細化に適する。その他、本発明をの要旨を逸脱しな
い範囲で種々変形実施可能である。
【００２９】
【発明の効果】以上説明したように本発明によれば、ソ
ース領域の下端とドレイン領域の下端の高さを変えるこ
とにより、逆短チャネル効果の抑制された、容易に微細
化できるＭＯＳＦＥＴを提供できる。
ース領域の下端とドレイン領域の下端の高さを変えるこ
とにより、逆短チャネル効果の抑制された、容易に微細
化できるＭＯＳＦＥＴを提供できる。
【図１】 本発明のＭＯＳＦＥＴの一実施例に係るＭＯ
ＳＦＥＴの断面図。
ＳＦＥＴの断面図。
【図２】 本発明のＭＯＳＦＥＴの一実施例に係るＭＯ
ＳＦＥＴの工程断面図。
ＳＦＥＴの工程断面図。
【図３】 本発明のＭＯＳＦＥＴと、従来技術に係る溝
型及び表面型ＭＯＳＦＥＴとのしきい電圧の実効ゲート
長依存性を示す特性図。
型及び表面型ＭＯＳＦＥＴとのしきい電圧の実効ゲート
長依存性を示す特性図。
【図４】 本発明のＭＯＳＦＥＴの他の実施例に係るＭ
ＯＳＦＥＴの断面図。
ＯＳＦＥＴの断面図。
【図５】 本発明のＭＯＳＦＥＴの他の実施例に係るＭ
ＯＳＦＥＴの工程断面図。
ＯＳＦＥＴの工程断面図。
【図６】 従来技術に係る溝型ＭＯＳＦＥＴの断面図。
【図７】 従来技術に係る溝型ＭＯＳＦＥＴの電荷分布
を示す模式図。
を示す模式図。
【図８】 従来技術に係る表面型ＭＯＳＦＥＴの断面
図。
図。
１・・・Ｐ型シリコン基板 ２・・・Ｎ型ソース領域 ３・・・Ｎ型ドレイン領域 ４・・・ゲート絶縁膜 ５・・・ゲート電極 ６・・・Ｎ型ソース領域２の受け持つ空乏層領域 ７・・・ゲート電極５の受け持つ空乏層領域 ８・・・Ｎ型ドレイン領域３の受け持つ空乏層領域 ９・・・ゲート電極５の側面に生じる空乏層領域その１ １０・・・ゲート電極５の側面に生じる空乏層領域その
２ １１・・・レジスト １２・・・レジスト
２ １１・・・レジスト １２・・・レジスト
Claims (6)
- 【請求項１】 溝部を有する半導体基板と、前記溝部表
面に絶縁膜を介して埋め込まれたゲート電極と、前記ゲ
ート電極下の前記半導体基板のチャネル領域を挟んで形
成され、それぞれの深さが異なるソース領域とドレイン
領域とを具備することを特徴とするＭＯＳ型トランジス
タ。 - 【請求項２】 表面に段差を設けた半導体基板と、前記
半導体基板の段差部に絶縁膜を介して埋め込まれたゲー
ト電極と、前記ゲート電極下の前記半導体基板のチャネ
ル領域を挟んで形成されるソース領域とドレイン領域と
を具備することを特徴とするＭＯＳ型トランジスタ。 - 【請求項３】 前記ソース領域とドレイン領域の厚さが
実質的に同一であることを特徴とする請求項２記載のＭ
ＯＳ型トランジスタ。 - 【請求項４】 半導体基板と、前記半導体基板の表面に
絶縁膜を介して埋め込まれたゲート電極と、前記ゲート
電極下の前記半導体基板のチャネル領域を挟んで形成さ
れるソース領域とドレイン領域とを具備するＭＯＳ型ト
ランジスタにおいて、前記ゲート電極にしきい電圧を印
加し、前記ソース領域及び前記ドレイン領域にそれぞれ
所定の電圧を印加した動作状態の際に、前記ソース領域
に形成される空乏層の下端と、前記チャネル領域に形成
される空乏層の下端と、前記ドレイン領域に形成される
空乏層の下端とが実質的に同じ深さに形成されることを
特徴とするＭＯＳ型トランジスタ。 - 【請求項５】 半導体基板表面に溝を形成する工程と、
前記半導体基板溝の内面に絶縁膜を形成する工程と、前
記溝内に絶縁膜を介して多結晶シリコンを堆積し、ゲー
ト電極を形成する工程と、前記半導体基板全面にイオン
注入により前記溝を挟んでソース・ドレイン領域を形成
する工程と、前記ドレイン領域にレジストをパターニン
グ形成した後、再び前記ソース領域にイオン注入を行う
工程とを有することを特徴とするＭＯＳ型トランジスタ
の製造方法。 - 【請求項６】 半導体基板表面に溝を形成する工程と、
前記半導体基板表面に絶縁膜を形成する工程と、前記絶
縁膜上に多結晶シリコンを堆積し、ゲート電極を形成す
る工程と、前記ソース予定領域を開口部とするレジスト
をパターニングした後、前記開口部のエッチングを行う
工程と、前記レジストを除去して後、全面にイオン注入
を行う工程とを有することを特徴とするＭＯＳ型トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23393594A JPH0897419A (ja) | 1994-09-29 | 1994-09-29 | Ｍｏｓ型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23393594A JPH0897419A (ja) | 1994-09-29 | 1994-09-29 | Ｍｏｓ型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897419A true JPH0897419A (ja) | 1996-04-12 |
Family
ID=16962924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23393594A Pending JPH0897419A (ja) | 1994-09-29 | 1994-09-29 | Ｍｏｓ型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897419A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1994
- 1994-09-29 JP JP23393594A patent/JPH0897419A/ja active Pending
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