JPH0897421A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0897421A JPH0897421A JP23492294A JP23492294A JPH0897421A JP H0897421 A JPH0897421 A JP H0897421A JP 23492294 A JP23492294 A JP 23492294A JP 23492294 A JP23492294 A JP 23492294A JP H0897421 A JPH0897421 A JP H0897421A
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- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- implantation
- semiconductor substrate
- substrate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 側壁形成の際の異方性エッチングによる基板
の損傷を防止し，製造プロセスを簡易化して，デバイス
の信頼性と製造歩留の向上を図る。 【構成】 一導電型半導体基板上にゲート絶縁膜を介し
てゲート電極を形成し，該ゲート電極を注入マスクにし
て該半導体基板とは反対導電型のイオンを注入する工程
と，該ゲート電極を含む該半導体基板上に絶縁膜を堆積
し，異方性エッチングを行い, 該ゲート電極側面に該絶
縁膜からなる側壁を形成するとともに，該絶縁膜を厚さ
方向に一部残す工程と，該半導体基板上に残した該絶縁
膜を注入保護膜とし，該ゲート電極及び該側壁を注入マ
スクにして該半導体基板とは反対導電型のイオンを前記
の注入より高濃度に且つ深く注入する工程とを有する。
の損傷を防止し，製造プロセスを簡易化して，デバイス
の信頼性と製造歩留の向上を図る。 【構成】 一導電型半導体基板上にゲート絶縁膜を介し
てゲート電極を形成し，該ゲート電極を注入マスクにし
て該半導体基板とは反対導電型のイオンを注入する工程
と，該ゲート電極を含む該半導体基板上に絶縁膜を堆積
し，異方性エッチングを行い, 該ゲート電極側面に該絶
縁膜からなる側壁を形成するとともに，該絶縁膜を厚さ
方向に一部残す工程と，該半導体基板上に残した該絶縁
膜を注入保護膜とし，該ゲート電極及び該側壁を注入マ
スクにして該半導体基板とは反対導電型のイオンを前記
の注入より高濃度に且つ深く注入する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，FET のLDD (Lightly DopedDrain)構造のソ
ース, ドレインの形成方法に関する。
係り，特に，FET のLDD (Lightly DopedDrain)構造のソ
ース, ドレインの形成方法に関する。
【０００２】近年，半導体装置の高集積化，微細化にと
もない，その製造プロセスにおいては, プロセスの簡易
化, 工程短縮, プロセス上の損傷を防止して素子の安定
化を図ることが望まれる。
もない，その製造プロセスにおいては, プロセスの簡易
化, 工程短縮, プロセス上の損傷を防止して素子の安定
化を図ることが望まれる。
【０００３】
【従来の技術】図２はソース, ドレインの形成の従来例
の説明図である。この例では，メモリ集積回路のセル部
のFET と周辺回路部のFET を示す。
の説明図である。この例では，メモリ集積回路のセル部
のFET と周辺回路部のFET を示す。
【０００４】ここで，セル部のFET のソース, ドレイン
は単一構造であり，周辺回路部のFET はオフセット構
造, すなわちLDD 構造である。図２(A) において，ｐ型
シリコン(p-Si)基板 1上にゲート絶縁膜 2を介してゲー
ト電極 3を形成し，ゲート電極を注入マスクとして低濃
度の浅いソース, ドレイン領域 4を形成する。
は単一構造であり，周辺回路部のFET はオフセット構
造, すなわちLDD 構造である。図２(A) において，ｐ型
シリコン(p-Si)基板 1上にゲート絶縁膜 2を介してゲー
ト電極 3を形成し，ゲート電極を注入マスクとして低濃
度の浅いソース, ドレイン領域 4を形成する。
【０００５】図２(B) において，基板上に絶縁膜5Aを堆
積し，基板表面に異方性エッチングを行う。この際，セ
ル内はマスクしてこの絶縁膜5Aを残し且つ周辺回路部は
ゲート電極の側面にのみこの絶縁膜5Aを残す。その後,
再び基板上に絶縁膜5Bを堆積し，再び異方性エッチング
により周辺回路部のゲート電極の側面に絶縁膜5Aと絶縁
膜5Bからなる側壁を形成する。
積し，基板表面に異方性エッチングを行う。この際，セ
ル内はマスクしてこの絶縁膜5Aを残し且つ周辺回路部は
ゲート電極の側面にのみこの絶縁膜5Aを残す。その後,
再び基板上に絶縁膜5Bを堆積し，再び異方性エッチング
により周辺回路部のゲート電極の側面に絶縁膜5Aと絶縁
膜5Bからなる側壁を形成する。
【０００６】このとき同時に, セル部には絶縁膜5Bの側
壁ができ, 基板表面が平坦化され，この上に形成される
配線の段差被覆を良くしている。このため，絶縁膜の形
成は気相成長(CVD) を２回行っている。
壁ができ, 基板表面が平坦化され，この上に形成される
配線の段差被覆を良くしている。このため，絶縁膜の形
成は気相成長(CVD) を２回行っている。
【０００７】異方性エッチングの際，セル部のFET は絶
縁膜5Aで覆われているので基板への損傷はないが，周辺
回路部のFET は基板表面が露出しているのでエッチング
による損傷が生じる。
縁膜5Aで覆われているので基板への損傷はないが，周辺
回路部のFET は基板表面が露出しているのでエッチング
による損傷が生じる。
【０００８】そのため，アッシャを用いて基板表面を酸
化し，フッ酸でその酸化膜を除去して，基板表面を清浄
化する。しかしながら，完全に損傷部を除去することが
できない。また, セル部のFET は記憶のリフレッシュを
行うため，周辺回路部のFETより, 基板のエッチング損
傷に対して余裕が少ないため上記のように, セル部を覆
って異方性エッチングを行っている。
化し，フッ酸でその酸化膜を除去して，基板表面を清浄
化する。しかしながら，完全に損傷部を除去することが
できない。また, セル部のFET は記憶のリフレッシュを
行うため，周辺回路部のFETより, 基板のエッチング損
傷に対して余裕が少ないため上記のように, セル部を覆
って異方性エッチングを行っている。
【０００９】次いで，イオン注入の際の保護膜である薄
い絶縁膜を形成し，周辺回路部のFET のゲート電極と側
壁を注入マスクにしてイオン注入を行い, 高濃度の深い
ソース, ドレイン領域 6を形成する。
い絶縁膜を形成し，周辺回路部のFET のゲート電極と側
壁を注入マスクにしてイオン注入を行い, 高濃度の深い
ソース, ドレイン領域 6を形成する。
【００１０】
【発明が解決しようとする課題】従来例において，異方
性エッチングの際に, 周辺回路部の基板が露出している
ので，基板にエッチング損傷を生じる。また，ゲート電
極表面が金属シリサイド化されている場合は金属が基板
上に飛散し汚染の原因となる。
性エッチングの際に, 周辺回路部の基板が露出している
ので，基板にエッチング損傷を生じる。また，ゲート電
極表面が金属シリサイド化されている場合は金属が基板
上に飛散し汚染の原因となる。
【００１１】また，絶縁膜の堆積と異方性エッチングを
それぞれ２度繰り返し，さらに，ソース，ドレイン形成
のイオン注入時の保護絶縁膜の堆積が必要であり，プロ
セス数が多いという欠点がある。
それぞれ２度繰り返し，さらに，ソース，ドレイン形成
のイオン注入時の保護絶縁膜の堆積が必要であり，プロ
セス数が多いという欠点がある。
【００１２】本発明は，側壁形成の際の異方性エッチン
グによる基板の損傷を防止し，製造プロセスを簡易化し
て，デバイスの信頼性と製造歩留の向上を目的とする。
グによる基板の損傷を防止し，製造プロセスを簡易化し
て，デバイスの信頼性と製造歩留の向上を目的とする。
【００１３】
【課題を解決するための手段】上記課題の解決は， １）一導電型半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成し，該ゲート電極を注入マスクにして該半
導体基板とは反対導電型のイオンを注入する工程と，該
ゲート電極を含む該半導体基板上に絶縁膜を堆積し，異
方性エッチングを行い, 該ゲート電極側面に該絶縁膜か
らなる側壁を形成するとともに，該絶縁膜を厚さ方向に
一部残す工程と，該半導体基板上に残した該絶縁膜を注
入保護膜とし，該ゲート電極及び該側壁を注入マスクに
して該半導体基板とは反対導電型のイオンを前記の注入
より高濃度に且つ深く注入する工程とを有する半導体装
置の製造方法，あるいは ２）前記注入保護膜を，イオン注入の条件に応じてイオ
ンを透過し，且つ前記異方性エッチング及びイオン注入
により基板に損傷を与えない厚さに調整して設ける前記
１記載の半導体装置の製造方法，あるいは ３）前記ウエットエッチングはフッ酸系のエッチャント
を用いて行う前記１記載の半導体装置の製造方法により
達成される。
ト電極を形成し，該ゲート電極を注入マスクにして該半
導体基板とは反対導電型のイオンを注入する工程と，該
ゲート電極を含む該半導体基板上に絶縁膜を堆積し，異
方性エッチングを行い, 該ゲート電極側面に該絶縁膜か
らなる側壁を形成するとともに，該絶縁膜を厚さ方向に
一部残す工程と，該半導体基板上に残した該絶縁膜を注
入保護膜とし，該ゲート電極及び該側壁を注入マスクに
して該半導体基板とは反対導電型のイオンを前記の注入
より高濃度に且つ深く注入する工程とを有する半導体装
置の製造方法，あるいは ２）前記注入保護膜を，イオン注入の条件に応じてイオ
ンを透過し，且つ前記異方性エッチング及びイオン注入
により基板に損傷を与えない厚さに調整して設ける前記
１記載の半導体装置の製造方法，あるいは ３）前記ウエットエッチングはフッ酸系のエッチャント
を用いて行う前記１記載の半導体装置の製造方法により
達成される。
【００１４】
【作用】本発明はゲート電極を覆って絶縁膜を堆積し，
ゲート電極側面にこの絶縁膜からなる側壁を形成する際
の異方性エッチングにより基板の表面が損傷を受けるの
を防止するため，アンダエッチングにしてこの絶縁膜を
厚さ方向に一部残し，残した薄い絶縁膜を注入の際の保
護膜として用いてソース，ドレイン形成のイオン注入を
行う。
ゲート電極側面にこの絶縁膜からなる側壁を形成する際
の異方性エッチングにより基板の表面が損傷を受けるの
を防止するため，アンダエッチングにしてこの絶縁膜を
厚さ方向に一部残し，残した薄い絶縁膜を注入の際の保
護膜として用いてソース，ドレイン形成のイオン注入を
行う。
【００１５】従って，残した薄い絶縁膜により基板表面
は異方性エッチングで侵されることなく，また，注入の
際の保護膜を別工程により作製する必要はない。
は異方性エッチングで侵されることなく，また，注入の
際の保護膜を別工程により作製する必要はない。
【００１６】
【実施例】図１(A) 〜(D) は本発明の実施例の説明図で
ある。図１(A) において，ｐ型シリコン基板 1上にゲー
ト絶縁膜 2を介して厚さ 200nmのゲート電極 3を形成
し，ゲート電極を注入マスクとして低濃度の浅いソー
ス, ドレイン領域 4を形成する。
ある。図１(A) において，ｐ型シリコン基板 1上にゲー
ト絶縁膜 2を介して厚さ 200nmのゲート電極 3を形成
し，ゲート電極を注入マスクとして低濃度の浅いソー
ス, ドレイン領域 4を形成する。
【００１７】このときの注入条件は, イオン種 P+ , エ
ネルギー 40 KeV,ドーズ量 1×1013cm-2である。ここ
で，ゲート電極はポリサイド構造で, ポリシリコン層3A
とタングステンシリサイド(WSi) の積層構造である。
ネルギー 40 KeV,ドーズ量 1×1013cm-2である。ここ
で，ゲート電極はポリサイド構造で, ポリシリコン層3A
とタングステンシリサイド(WSi) の積層構造である。
【００１８】図１(B) において，気相成長(CVD) 法によ
り，基板上に絶縁膜として厚さ 200nmの二酸化シリコン
(CVD SiO2)膜 5を堆積し，基板表面に異方性エッチング
を行い, 基板上に注入保護膜として膜厚 20 nmのCVD Si
O2膜 5を残す。この際，異方性エッチングによりゲート
電極側面にはCVD SiO2膜 5からなる側壁が形成される。
り，基板上に絶縁膜として厚さ 200nmの二酸化シリコン
(CVD SiO2)膜 5を堆積し，基板表面に異方性エッチング
を行い, 基板上に注入保護膜として膜厚 20 nmのCVD Si
O2膜 5を残す。この際，異方性エッチングによりゲート
電極側面にはCVD SiO2膜 5からなる側壁が形成される。
【００１９】この際の異方性エッチング条件の一例を次
に示す。 反応ガス： CF4/CHF3/Ar ガス流量： 191/60/231 SCCM ガス圧力： 166.3 Pa ＲＦ電力： 165 W この際，注入保護膜となるCVD SiO2膜 5はイオン注入の
条件に応じてイオンを透過し，且つ前記異方性エッチン
グ及びイオン注入により基板に損傷を与えない程度の厚
さに調整して設ける。この例では膜厚 20 nmとした。
に示す。 反応ガス： CF4/CHF3/Ar ガス流量： 191/60/231 SCCM ガス圧力： 166.3 Pa ＲＦ電力： 165 W この際，注入保護膜となるCVD SiO2膜 5はイオン注入の
条件に応じてイオンを透過し，且つ前記異方性エッチン
グ及びイオン注入により基板に損傷を与えない程度の厚
さに調整して設ける。この例では膜厚 20 nmとした。
【００２０】図１(C) において，基板上に残したCVD Si
O2膜 5を注入保護膜とし，ゲート電極及びゲート電極側
面に形成された側壁を注入マスクにしてイオン注入を行
い高濃度の深いソース，ドレイン領域 6を形成する。
O2膜 5を注入保護膜とし，ゲート電極及びゲート電極側
面に形成された側壁を注入マスクにしてイオン注入を行
い高濃度の深いソース，ドレイン領域 6を形成する。
【００２１】このときの注入条件は, イオン種As+ , エ
ネルギー 70 KeV,ドーズ量1×1015cm-2である。図１(D)
において，ゲート電極上のCVD SiO2膜 5及び基板上に
残った薄いCVDSiO2膜 5をフッ酸, またはフッ酸緩衝液
によるウエットエッチングで除去する。
ネルギー 70 KeV,ドーズ量1×1015cm-2である。図１(D)
において，ゲート電極上のCVD SiO2膜 5及び基板上に
残った薄いCVDSiO2膜 5をフッ酸, またはフッ酸緩衝液
によるウエットエッチングで除去する。
【００２２】実施例では，ゲート電極材料として，タン
グステンシリサイドとポリシリコンの積層膜からなるポ
リサイド構造を用いたが，これに限らずその他の金属シ
リサイドをもちいたポリサイド構造，あるいはポリシリ
コン膜のみであってもよい。
グステンシリサイドとポリシリコンの積層膜からなるポ
リサイド構造を用いたが，これに限らずその他の金属シ
リサイドをもちいたポリサイド構造，あるいはポリシリ
コン膜のみであってもよい。
【００２３】
【発明の効果】本発明によれば，側壁形成の際の異方性
エッチングによる基板の損傷を防止し，製造プロセスを
簡易化して，デバイスの信頼性と製造歩留を向上でき
る。
エッチングによる基板の損傷を防止し，製造プロセスを
簡易化して，デバイスの信頼性と製造歩留を向上でき
る。
【図１】 本発明の実施例の説明図
【図２】 従来例の説明図
1 ｐ型シリコン基板 2 ゲート絶縁膜 3 ゲート電極 3A ポリシリコン層 3B タングステンシリサイド層 4 低濃度の浅いソース, ドレイン領域 5 CVD SiO2膜及び側壁 6 高濃度の深いソース，ドレイン領域
Claims (3)
- 【請求項１】 一導電型半導体基板上にゲート絶縁膜を
介してゲート電極を形成し，該ゲート電極を注入マスク
にして該半導体基板とは反対導電型のイオンを注入する
工程と，該ゲート電極を含む該半導体基板上に絶縁膜を
堆積し，異方性エッチングを行い, 該ゲート電極側面に
該絶縁膜からなる側壁を形成するとともに，該絶縁膜を
厚さ方向に一部残す工程と，該半導体基板上に残した該
絶縁膜を注入保護膜とし，該ゲート電極及び該側壁を注
入マスクにして該半導体基板とは反対導電型のイオンを
前記の注入より高濃度に且つ深く注入する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記注入保護膜を，イオン注入の条件に
応じてイオンを透過し，且つ前記異方性エッチング及び
イオン注入により基板に損傷を与えない厚さに調整して
設けることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記ウエットエッチングはフッ酸系のエ
ッチャントを用いて行うことを特徴とする請求項１記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23492294A JPH0897421A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23492294A JPH0897421A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897421A true JPH0897421A (ja) | 1996-04-12 |
Family
ID=16978392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23492294A Withdrawn JPH0897421A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803315B2 (en) | 2002-08-05 | 2004-10-12 | International Business Machines Corporation | Method for blocking implants from the gate of an electronic device via planarizing films |
| CN115360097A (zh) * | 2022-08-30 | 2022-11-18 | 上海华虹宏力半导体制造有限公司 | 一种改善sonos良率的方法 |
-
1994
- 1994-09-29 JP JP23492294A patent/JPH0897421A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803315B2 (en) | 2002-08-05 | 2004-10-12 | International Business Machines Corporation | Method for blocking implants from the gate of an electronic device via planarizing films |
| CN115360097A (zh) * | 2022-08-30 | 2022-11-18 | 上海华虹宏力半导体制造有限公司 | 一种改善sonos良率的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |