JPH0897694A - リセットパルス発生回路 - Google Patents
リセットパルス発生回路Info
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- JPH0897694A JPH0897694A JP22970294A JP22970294A JPH0897694A JP H0897694 A JPH0897694 A JP H0897694A JP 22970294 A JP22970294 A JP 22970294A JP 22970294 A JP22970294 A JP 22970294A JP H0897694 A JPH0897694 A JP H0897694A
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- reset pulse
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- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】電源オン・オフ時にリセットパルスを発生する
ことが必要とされるＬＳＩに好適なリセットパルス発生
回路を提供すること。 【構成】 基準電圧発生回路１と、電圧分圧発生回路２
と、比較回路３とを有し、基準電圧と分圧された電圧と
を前記比較回路３により比較し、電源電圧ＶDDの低下を
検知してリセットパルスを出力する低電圧検出回路と、
該低電圧検出回路の出力と電源との間に接続された容量
５とを具備し、電源オン時には前記容量５を介してリセ
ットパルスを出力する。
ことが必要とされるＬＳＩに好適なリセットパルス発生
回路を提供すること。 【構成】 基準電圧発生回路１と、電圧分圧発生回路２
と、比較回路３とを有し、基準電圧と分圧された電圧と
を前記比較回路３により比較し、電源電圧ＶDDの低下を
検知してリセットパルスを出力する低電圧検出回路と、
該低電圧検出回路の出力と電源との間に接続された容量
５とを具備し、電源オン時には前記容量５を介してリセ
ットパルスを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、リセットパルス発生回
路に関するものであり、電源オン・オフ時にリセットパ
ルスを発生するタイプのリセットパルス発生回路に関す
るものである。
路に関するものであり、電源オン・オフ時にリセットパ
ルスを発生するタイプのリセットパルス発生回路に関す
るものである。
【０００２】
【従来の技術】近年、特にカーステレオの分野では、盗
難防止のためにステレオ本体から表示部分を取り外せる
ようにした、いわゆるデタッチャブル方式が導入される
傾向にある。かかる方式を採用する場合、表示部分の取
外し時および取付け時に、誤表示が発生するのを防止す
ることにより、セットの品位を向上したいという要求が
ある。そこで、この種のカーステレオ用ＬＳＩ、例えば
ＬＣＤドライバー等では、電源オン・オフ時にリセット
パルスを発生するリセットパルス発生回路を使用して誤
表示を防止している。
難防止のためにステレオ本体から表示部分を取り外せる
ようにした、いわゆるデタッチャブル方式が導入される
傾向にある。かかる方式を採用する場合、表示部分の取
外し時および取付け時に、誤表示が発生するのを防止す
ることにより、セットの品位を向上したいという要求が
ある。そこで、この種のカーステレオ用ＬＳＩ、例えば
ＬＣＤドライバー等では、電源オン・オフ時にリセット
パルスを発生するリセットパルス発生回路を使用して誤
表示を防止している。
【０００３】従来のリセットパルス発生回路は、図４に
示すように、低電圧検出回路を用いたものであり、一定
の基準電圧を出力する基準電圧発生回路１と、電源電圧
を分圧して出力する電圧分圧回路２と、それらの各出力
を比較し、分圧電圧が基準電圧を切ったときに一定のリ
セットパルスを出力する比較回路３とから構成されてい
る。
示すように、低電圧検出回路を用いたものであり、一定
の基準電圧を出力する基準電圧発生回路１と、電源電圧
を分圧して出力する電圧分圧回路２と、それらの各出力
を比較し、分圧電圧が基準電圧を切ったときに一定のリ
セットパルスを出力する比較回路３とから構成されてい
る。
【０００４】図５は、上記回路の動作例を説明する波形
図である。ここで、例えば基準電圧は、１．１Ｖ、分圧
電圧は電源電圧Ｖｄｄが３．０Ｖのときに１．１Ｖとな
るように設定されているとする。いま、電源電圧Ｖｄｄ
が３Ｖ以下に低下すると、比較回路３により出力が反転
し、リセットパルスが発生する。一方、電源オン時には
電源電圧Ｖｄｄが１．１Ｖに上昇すると、リセットパル
スが立ち上がり、Ｖｄｄが３．０Ｖになると比較回路３
が働いて、リセットパルスが立ち下がる。
図である。ここで、例えば基準電圧は、１．１Ｖ、分圧
電圧は電源電圧Ｖｄｄが３．０Ｖのときに１．１Ｖとな
るように設定されているとする。いま、電源電圧Ｖｄｄ
が３Ｖ以下に低下すると、比較回路３により出力が反転
し、リセットパルスが発生する。一方、電源オン時には
電源電圧Ｖｄｄが１．１Ｖに上昇すると、リセットパル
スが立ち上がり、Ｖｄｄが３．０Ｖになると比較回路３
が働いて、リセットパルスが立ち下がる。
【０００５】しかしながら、上記の回路では、電源電圧
Ｖｄｄが急峻に立ち上がった場合には、基準電圧発生回
路１や比較回路３の初期化が間に合わず、リセットパル
スが出ないという欠点があった。そこで、図６に示す回
路が考えられた。このリセットパルス発生回路は、パワ
ーオン・リセット回路４を図２の回路に付加したもので
あり、電源オン時には、パワーオン・リセット回路４か
ら別途にリセットパルスを出力するようにしたものであ
る。しかし、一般にパワーオン・リセット回路４の回路
構成は複雑であり、パターン面積も大きいという欠点が
ある。
Ｖｄｄが急峻に立ち上がった場合には、基準電圧発生回
路１や比較回路３の初期化が間に合わず、リセットパル
スが出ないという欠点があった。そこで、図６に示す回
路が考えられた。このリセットパルス発生回路は、パワ
ーオン・リセット回路４を図２の回路に付加したもので
あり、電源オン時には、パワーオン・リセット回路４か
ら別途にリセットパルスを出力するようにしたものであ
る。しかし、一般にパワーオン・リセット回路４の回路
構成は複雑であり、パターン面積も大きいという欠点が
ある。
【０００６】
【発明が解決しようとする課題】上記のように、従来の
リセット信号発生回路では、電源電圧Ｖｄｄが急峻に立
ち上がった場合に、リセットパルスが出ないという欠点
があった。さらに、従来のリセット信号発生回路では、
回路構成が複雑で、パターン面積も大きいという欠点が
あった。
リセット信号発生回路では、電源電圧Ｖｄｄが急峻に立
ち上がった場合に、リセットパルスが出ないという欠点
があった。さらに、従来のリセット信号発生回路では、
回路構成が複雑で、パターン面積も大きいという欠点が
あった。
【０００７】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、低電圧検出回路の出力と電源との間に
接続された容量を設け、電源オン時には前記容量を介し
てリセットパルスを出力するようにした。
解決するために、低電圧検出回路の出力と電源との間に
接続された容量を設け、電源オン時には前記容量を介し
てリセットパルスを出力するようにした。
【０００８】
【作用】本発明によれば、電源オフ時には従来と同様
に、低電圧検出回路からリセットパルスが出力される
が、電源オン時には上記の容量を設けたことにより、確
実にリセットパルスが発生する。いま、電源電圧Ｖｄｄ
が急峻に立ち上がると、図１のＡ点は、容量を介してＶ
ｄｄに追随するように立ち上がり、Ｖｄｄが３．０Ｖに
なると比較回路３が働いて、リセットパルスが立ち下が
る。このリセットパルスのパルス巾は比較的狭いが、シ
ステムをリセットするには十分である。
に、低電圧検出回路からリセットパルスが出力される
が、電源オン時には上記の容量を設けたことにより、確
実にリセットパルスが発生する。いま、電源電圧Ｖｄｄ
が急峻に立ち上がると、図１のＡ点は、容量を介してＶ
ｄｄに追随するように立ち上がり、Ｖｄｄが３．０Ｖに
なると比較回路３が働いて、リセットパルスが立ち下が
る。このリセットパルスのパルス巾は比較的狭いが、シ
ステムをリセットするには十分である。
【０００９】これにより、電源電圧Ｖｄｄの立ち上がり
が急峻であっても、確実にリセットパルスが出力され
る。また、低電圧検出回路に容量を１個追加するのみで
あるので、回路構成が簡単であり、パターン面積の増加
を極力抑えることができる利点もある。
が急峻であっても、確実にリセットパルスが出力され
る。また、低電圧検出回路に容量を１個追加するのみで
あるので、回路構成が簡単であり、パターン面積の増加
を極力抑えることができる利点もある。
【００１０】
【実施例】次に、本発明のリセットパルス発生回路に係
る一実施例を図１乃至図３を参照しながら説明する。本
発明のリセットパルス発生回路は、図１に示すように、
基準電圧発生回路１と、電圧分圧発生回路２と、比較回
路３とを有し、基準電圧と分圧された電圧とを前記比較
回路により比較し、電源電圧の低下を検知してリセット
パルスを出力する低電圧検出回路と、該低電圧検出回路
の出力と電源との間に接続された容量５とで構成されて
いる。この容量５は、例えば０．５ｐＦのＭＯＳキャパ
シタで形成することができる。
る一実施例を図１乃至図３を参照しながら説明する。本
発明のリセットパルス発生回路は、図１に示すように、
基準電圧発生回路１と、電圧分圧発生回路２と、比較回
路３とを有し、基準電圧と分圧された電圧とを前記比較
回路により比較し、電源電圧の低下を検知してリセット
パルスを出力する低電圧検出回路と、該低電圧検出回路
の出力と電源との間に接続された容量５とで構成されて
いる。この容量５は、例えば０．５ｐＦのＭＯＳキャパ
シタで形成することができる。
【００１１】さらに、具体的な回路構成を図３に示す。
基準電圧発生回路１は、いわゆるバンドギャップ型の基
準電圧発生回路であり、約１．１Ｖの定電圧を発生す
る。電圧分圧発生回路２は、電源電圧Ｖｄｄを抵抗分割
したものであり、例えばＶｄｄが３Ｖのとき、１．１Ｖ
を発生するように各抵抗値が設定されている。図２は、
上記のリセットパルス発生回路の動作例を説明する波形
図である。本回路は、電源電圧Ｖｄｄが緩やかに変化す
る場合には、従来例と同様に動作するが、電源電圧Ｖｄ
ｄが急峻に立ち上がる場合でも、確実にリセットパルス
が発生する点が特徴である。いま、電源電圧Ｖｄｄが急
峻に立ち上がると、図１のＡ点は、容量を介してＶｄｄ
に追随するように立ち上がり、Ｖｄｄが３．０Ｖになる
と比較回路３が働いて、リセットパルスが立ち下がる。
このリセットパルスのパルス巾は比較的狭いが、本願発
明者は、システムをリセットするには十分であることを
確認した。
基準電圧発生回路１は、いわゆるバンドギャップ型の基
準電圧発生回路であり、約１．１Ｖの定電圧を発生す
る。電圧分圧発生回路２は、電源電圧Ｖｄｄを抵抗分割
したものであり、例えばＶｄｄが３Ｖのとき、１．１Ｖ
を発生するように各抵抗値が設定されている。図２は、
上記のリセットパルス発生回路の動作例を説明する波形
図である。本回路は、電源電圧Ｖｄｄが緩やかに変化す
る場合には、従来例と同様に動作するが、電源電圧Ｖｄ
ｄが急峻に立ち上がる場合でも、確実にリセットパルス
が発生する点が特徴である。いま、電源電圧Ｖｄｄが急
峻に立ち上がると、図１のＡ点は、容量を介してＶｄｄ
に追随するように立ち上がり、Ｖｄｄが３．０Ｖになる
と比較回路３が働いて、リセットパルスが立ち下がる。
このリセットパルスのパルス巾は比較的狭いが、本願発
明者は、システムをリセットするには十分であることを
確認した。
【００１２】このように本実施例のリセットパルス発生
回路によれば、電源電圧Ｖｄｄの立ち上がりが急峻であ
っても、確実にリセットパルスが出力される。また、素
子数の増加は、従来の低電圧検出回路に０．５ｐＦ程度
の容量５を１個追加するのみであるので、回路構成がき
わめて簡単であり、パターン面積の増加を極力抑えるこ
とができる利点もある。
回路によれば、電源電圧Ｖｄｄの立ち上がりが急峻であ
っても、確実にリセットパルスが出力される。また、素
子数の増加は、従来の低電圧検出回路に０．５ｐＦ程度
の容量５を１個追加するのみであるので、回路構成がき
わめて簡単であり、パターン面積の増加を極力抑えるこ
とができる利点もある。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
電源電圧Ｖｄｄの立ち上がりが急峻であっても、確実に
リセットパルスが出力されるので、電源オン・オフ時に
リセットパルスを発生することが必要とされるＬＳＩに
好適なリセットパルス発生回路を提供することができ、
特にデタッチャブル方式のカーステレオ用ＬＳＩに適用
することにより、誤表示を防止し、セットの高品位化を
実現することができる。
電源電圧Ｖｄｄの立ち上がりが急峻であっても、確実に
リセットパルスが出力されるので、電源オン・オフ時に
リセットパルスを発生することが必要とされるＬＳＩに
好適なリセットパルス発生回路を提供することができ、
特にデタッチャブル方式のカーステレオ用ＬＳＩに適用
することにより、誤表示を防止し、セットの高品位化を
実現することができる。
【００１４】さらに、本発明のリセットパルス発生回路
を製造するためには、従来の低電圧検出回路に０．５ｐ
Ｆ程度の容量を１個追加するのみであるので、回路構成
がきわめて簡単であり、パターン面積の増加を極力抑え
ることができる利点も有している。
を製造するためには、従来の低電圧検出回路に０．５ｐ
Ｆ程度の容量を１個追加するのみであるので、回路構成
がきわめて簡単であり、パターン面積の増加を極力抑え
ることができる利点も有している。
【図１】本発明の一実施例に係るリセットパルス発生回
路を説明するブロック図である。
路を説明するブロック図である。
【図２】本発明の一実施例に係るリセットパルス発生回
路の動作例を説明する波形図である。
路の動作例を説明する波形図である。
【図３】本発明の一実施例に係るリセットパルス発生回
路の具体的な構成を示す回路図である。
路の具体的な構成を示す回路図である。
【図４】従来例に係るリセットパルス発生回路を説明す
るブロック図である。
るブロック図である。
【図５】従来例に係るリセットパルス発生回路の動作例
を説明する波形図である。
を説明する波形図である。
【図６】従来例に係るリセットパルス発生回路を説明す
るブロック図である。
るブロック図である。
１ 基準電圧発生回路 ２ 電圧分圧回路 ３ 比較回路 ４ パワーオン・リセット回路 ５ 容量
Claims (3)
- 【請求項１】 電源オフを検知してリセットパルスを出
力する低電圧検出回路と、該低電圧検出回路の出力と電
源との間に接続された容量とを具備し、電源オン時には
前記容量を介してリセットパルスを出力することを特徴
とするリセットパルス発生回路。 - 【請求項２】 基準電圧発生回路と、電圧分圧発生回路
と、比較回路とを有し、基準電圧と分圧された電圧とを
前記比較回路により比較し、電源電圧の低下を検知して
リセットパルスを出力する低電圧検出回路と、該低電圧
検出回路の出力と電源との間に接続された容量とを具備
し、電源オン時には前記容量を介してリセットパルスを
出力することを特徴とするリセットパルス発生回路。 - 【請求項３】 前記容量が、ＭＯＳキャパシタにより形
成されたことを特徴とする請求項１または請求項２記載
のリセットパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06229702A JP3113516B2 (ja) | 1994-09-26 | 1994-09-26 | リセットパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06229702A JP3113516B2 (ja) | 1994-09-26 | 1994-09-26 | リセットパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897694A true JPH0897694A (ja) | 1996-04-12 |
| JP3113516B2 JP3113516B2 (ja) | 2000-12-04 |
Family
ID=16896366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06229702A Expired - Fee Related JP3113516B2 (ja) | 1994-09-26 | 1994-09-26 | リセットパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113516B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008005000A (ja) * | 2006-06-20 | 2008-01-10 | Sanyo Electric Co Ltd | 低電圧検知リセット回路 |
| US7414440B2 (en) | 2005-10-27 | 2008-08-19 | Sanyo Electric Co., Ltd. | Low voltage detection circuit |
| KR101148240B1 (ko) * | 2009-09-29 | 2012-05-21 | 산요 세미컨덕터 컴퍼니 리미티드 | 리셋 회로 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0317305D0 (en) | 2003-07-24 | 2003-08-27 | Koninkl Philips Electronics Nv | Improvements in or relating to planar antennas |
-
1994
- 1994-09-26 JP JP06229702A patent/JP3113516B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414440B2 (en) | 2005-10-27 | 2008-08-19 | Sanyo Electric Co., Ltd. | Low voltage detection circuit |
| JP2008005000A (ja) * | 2006-06-20 | 2008-01-10 | Sanyo Electric Co Ltd | 低電圧検知リセット回路 |
| KR101148240B1 (ko) * | 2009-09-29 | 2012-05-21 | 산요 세미컨덕터 컴퍼니 리미티드 | 리셋 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3113516B2 (ja) | 2000-12-04 |
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