JPH0897828A - Ａｔｍ通信システムのトラフィックシェーピング装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＡＴＭ通信システムのトラフィックシェーピ
ング装置に関し、スケジュールメモリを２面構成にする
ことにより、サービス中の通信に何の影響も与えずにス
ケジュールの変更を実現する。 【構成】 ＡＴＭ通信システムのトラフィックシェーピ
ング装置において、スケジュールメモリをアクティブ面
とスタンバイ面の２面で構成し、それらの２面を任意に
切り換えてアクセスするスケジュールメモリアクセス制
御部を設けた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＡＴＭ通信システム
（非同期転送モード“Asynchronous Transfer Mode”を
用いて行う通信システム）のトラフィックシェーピング
装置に関し、さらに詳しくは、出力回線上に複数のバッ
ファを設け、各バッファの読み出し周期をスケジュール
としてスケジュールメモリに記憶し、そのスケジュール
メモリからスケジュールを読み出すことにより帯域管理
を行うＡＴＭ通信システムのトラフィックシェーピング
装置に関する。

【０００２】

【従来の技術】ＡＴＭ通信システムにおいては、各ユー
ザーが決められた情報量の帯域を守って通信を行うよう
にしているが、交換機側の通話路部での多重効果によ
り、ＳＷ（スイッチ）部の出力側で、各ユーザーのバー
ストトラフィックの重なり合いによる輻輳が生じること
が考えられる。

【０００３】その問題を解決するためには、ＳＷ部の出
力側で帯域管理機能として、トラフィックシェーピング
（トラフィックの平滑化）機能を有する装置が必要とな
る。このトラフィックシェーピング装置では、各出力ハ
イウェイ毎に複数のバッファを設け、これらの各バッフ
ァの読み出し周期を決めることにより帯域管理を行う。

【０００４】

【発明が解決しようとする課題】このようなトラフィッ
クシェーピングのためのバッファの読み出し周期は、時
間軸におけるトラフィックの変動に対して更新できるよ
うに、柔軟な構成が必要となる。つまり、トラフィック
の変動によって各バッファの読み出し周期を更新する場
合でも、各ユーザーの決められた帯域を守らなければな
らないし、それと同時に、読み出し周期を更新する作業
により輻輳が生じることがあってはならない。

【０００５】したがって、各バッファの読み出し周期を
記憶するスケジュールメモリの書き換え作業を、サービ
ス中の通信に何の影響も与えずに変更する機能が必要と
なる。

【０００６】この発明は、このような事情を考慮してな
されたもので、スケジュールメモリを２面構成にするこ
とにより、サービス中の通信に何の影響も与えずにスケ
ジュールの変更を実現することができるようにしたＡＴ
Ｍ通信システムのトラフィックシェーピング装置を提供
するものである。

【０００７】

【課題を解決するための手段および作用】この発明は、
出力回線上に複数のバッファを設け、各バッファの読み
出し周期をスケジュールとしてスケジュールメモリに記
憶し、その読み出しスケジュールに従って各バッファか
らセルを読み出し出力することにより帯域管理を行うＡ
ＴＭ通信システムのトラフィックシェーピング装置にお
いて、スケジュールメモリをアクティブ面とスタンバイ
面の２面で構成し、それらの２面を任意に切り換えてア
クセスするスケジュールメモリアクセス制御手段を設け
たことを特徴とするＡＴＭ通信システムのトラフィック
シェーピング装置である。

【０００８】上記構成によれば、スケジュールメモリを
２面構成としたので、現在通信サービスを提供している
各ユーザーに対し、何の影響も与えることなく、別のス
ケジュールをスタンバイ面に組むことが可能となる。

【０００９】上記構成においては、スケジュールメモリ
のアクティブ面とスタンバイ面の切り換え状態を記憶す
る状態記憶部を有し、スケジュールメモリのアクティブ
面とスタンバイ面を切り換える毎にその状態記憶部の状
態を切り換え、その状態記憶部の状態により、スケジュ
ールメモリのどちらの面がアクティブ面かスタンバイ面
かを認識することが可能な面認識の回路をさらに備えた
構成とすることが好ましい。

【００１０】このような構成である場合には、面認識の
回路によってスケジュールメモリの面状態を認識するこ
とができるので、スケジュールメモリをアクセスする時
に、アクティブ面とスタンバイ面を容易に認識すること
が可能となる。

【００１１】また、上記構成においては、スケジュール
メモリからスケジュールを読み出す周期を記憶するスケ
ジュール周期長レジスタをさらに備えた構成とすること
が好ましい。

【００１２】このような構成である場合には、スケジュ
ール周期長レジスタの内容を書き換えることで、スケジ
ュールメモリからスケジュールを読み出す周期を変更す
ることができる。

【００１３】さらに、上記構成においては、スケジュー
ル周期長レジスタが、アクティブ面用とスタンバイ面用
の２面で構成され、スケジュールメモリのアクティブ面
とスタンバイ面に対し、それぞれ周期長が異なるスケジ
ュールを設定できるように構成することが好ましい。

【００１４】このような構成である場合には、スケジュ
ールメモリのアクティブ面とスタンバイ面に対し、それ
ぞれ周期長が異なるスケジュールを設定することができ
るので、スケジュールメモリの面切り換えを行った後
に、新たにスケジュール周期長を設定しなおす必要がな
くなる。

【００１５】そして、上記構成においては、トラフィッ
クシェーピング処理を行う出力回線毎にスケジュールメ
モリアクセス制御手段を設け、スケジュールメモリアク
セス制御手段を順次選択することにより複数のスケジュ
ールメモリアクセス制御手段から１セルスロット内に時
分割で単一のスケジュールメモリに対してアクセスを可
能とするセレクタ部と、出力回線数を順次カウントする
ことによりセレクタ部を切り換えるための信号を生成す
るカウンタ部をさらに備えた構成とすることが好まし
い。このような構成である場合には、単一のスケジュー
ルメモリで複数の出力回線のトラフィックシェーピング
処理を行うことが可能となる。

【００１６】

【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。

【００１７】図１はこの発明の一実施例の構成を示すブ
ロック図である。この図において、１はＡ面とＢ面の２
面構成のスケジュールメモリであり、ソフトウエア（コ
ントローラ）によって設定された各バッファの読み出し
スケジュールを格納する。２はスケジュールメモリアク
セス制御部であり、ハードウエアによってスケジュール
メモリ１からスケジュールデータを読み出す動作を制御
している。また、このスケジュールメモリアクセス制御
部２は、ソフトウエアによってスケジュールメモリ１に
対してスケジュールデータを書き換える動作、及び保守
のための読み出し（保守読み）動作を制御している。

【００１８】例えば、スケジュールメモリ１のＡ面がア
クティブ面（現在、そのメモリに書き込まれているスケ
ジュールによってサービスを提供している側）とし、ス
ケジュールメモリ１のＢ面がスタンバイ面（現在そのメ
モリに書き込まれているスケジュールによってサービス
を提供していない側）とすれば、ハードウエアによって
アクティブ面であるＡ面からスケジュールデータを読み
出し、そのスケジュールによってサービスを提供する。

【００１９】ソフトウエアによるスケジュールデータの
書き換え及び保守読みは、スケジュールメモリ１のＡ面
とＢ面の両面にアクセスが可能となる構成であり、サー
ビス中においてもスタンバイ面であるＢ面に別のスケジ
ュールを設定することができる。そして、図２に示すよ
うに、アクティブ面を切り換えることにより、今度はＢ
面がアクティブ面となり、Ａ面がスタンバイ面となる。
この場合、ハードウエアによる読み出しは、アクティブ
面であるＢ面からスケジュールデータを読み出し、その
新しいスケジュールによってサービスを提供する。

【００２０】したがって、通信サービス中にトラックの
変動が生じて、スケジュールを更新しなければならない
ときでも、サービスを提供しているユーザーに対し何の
影響も与えずに、別のスケジュールをスタンバイ面に設
定することができる。

【００２１】図３は面認識の回路を示すブロック図であ
る。スケジュールメモリ１のＡ面とＢ面のどちらの面が
アクティブ面で、どちらの面がスタンバイ面であるかを
認識する手段の１つとして、ＡＣＴビットを設けた回路
を示す。この図において、３はＡＣＴビット、４はＥ−
ＮＯＲ回路、５はフリップフロップ（ＦＦ）である。

【００２２】ＡＣＴビット３からの出力信号は、スケジ
ュールメモリ１のどちらの面がアクティブ面かを示す信
号であり、ＡＣＴビット３は、ソフトウエアによって発
生される面切り換え要求の信号を受信するたびに、０→
１→０→１→０→……と、１／２カウンタのように出力
信号をトグルさせる機能を有する。

【００２３】この面認識の回路においては、ソフトウエ
アによるＡＣＴ／ＳＢＹ面指定信号（アクティブ面／ス
タンバイ面のどちらの面にアクセスするかを指定する信
号）を設定し、その信号をＥ−ＮＯＲ回路４の一方の端
子に入力する。そして、ＡＣＴビット３の出力信号（ト
グル信号）をＥ−ＮＯＲ回路４の他方の端子に入力し、
Ｅ−ＮＯＲ回路４の出力信号を、ソフトウエアによって
スケジュールメモリ１にアクセスする時のメモリアドレ
スの１ビットとして用いる。

【００２４】図４はＡＣＴビットの切り換えのタイミン
グを示すタイミングチャートである。ここで、ＡＣＴビ
ットで示す信号は、ＡＣＴビット３から出力される、ス
ケジュールメモリ１のアクティブ面を示す信号であり、
この図に示すように切り換えられる。

【００２５】図５はＥ−ＮＯＲ回路４の出力信号の真理
値表を示す説明図である。この図において、ＡＣＴ／Ｓ
ＢＹ面指定信号はソフトウエアによってアクセスすると
きに指定する面を示す信号、トグル信号は現在どちらの
面がアクティブ面になっているかを示す信号、Ｅ−ＮＯ
Ｒの出力信号はソフトウエアによってスケジュールメモ
リ１にアクセスする時のアドレスの内の１ビットにする
信号である。

【００２６】このようにして、ハードウエアによってス
ケジュールメモリ１のどちらの面がアクティブ面かスタ
ンバイ面かを認識することができるので、ソフトウエア
によってスケジュールメモリ１にアクセスする場合に
は、スケジュールメモリ１のＡ面、Ｂ面のどちらの面が
アクティブ面かスタンバイ面かを認識する必要なしに、
ただアクティブ面かスタンバイ面かを指定するだけで、
スケジュールメモリ１にアクセスすることができる。

【００２７】図３に示した面認識の回路では、ＡＣＴビ
ット３は、現在どちらの面がアクティブ面になっている
かを示す信号を出力するので、その信号をスケジュール
周期終了のタイミングでフリップフロップ５に取り込
み、フリップフロップ５の出力信号を、ハードウエアに
よってスケジュールメモリ１のアクティブ面からスケジ
ュールデータを読み出す時のメモリアドレスの内の１ビ
ットとして用いる。

【００２８】つまり、図６に示すように、ソフトウエア
による面切り換え要求を受けると、すぐにスケジュール
メモリ１の面を切り換えずに、現在のスケジュールの周
期Ｔが終了するまで面切り換えを行わず、スケジュール
周期Ｔ終了のタイミングで、スケジュールメモリ１の面
を切り換える。

【００２９】このように、ソフトウエアによって面切り
換え要求を受けても、スケジュール周期Ｔが終了してか
ら面を切り換える。したがって、通信サービス中にスケ
ジュールメモリ１の面（アクティブ面／スタンバイ面）
の切り換え作業を行っても、各ユーザーの割り当てられ
た帯域を保障することができる。

【００３０】図７はスケジュール周期長制御回路を示す
ブロック図である。ソフトウエアによってスケジュール
周期長を容易に変更することができるように、スケジュ
ールを格納しているスケジュールメモリ１とは別に、ス
ケジュール周期長を格納するスケジュール周期長レジス
タ６を設けた回路を示す。この図において、６はスケジ
ュール周期長レジスタ、７はアドレスカウンタ、８は一
致検出回路である。

【００３１】このスケジュール周期長制御回路では、ス
ケジュール周期長レジスタ６の値と、ハードウエアによ
ってスケジュールメモリ１にアクセスする時のメモリア
ドレスを生成しているアドレスカウンタ７の値との一致
検出を行い、一致検出回路８からの出力信号によって、
アドレスカウンタ７に“０”の値をロードさせる。ソフ
トウエアによってスケジュール周期長レジスタ６の値が
変更された場合にも、一致検出回路８によってアドレス
カウンタ７の周期を変更させる。

【００３２】図８はスケジュール周期長制御回路のタイ
ミングを示すタイミングチャートであり、この図に示す
ようなタイミングで、アドレスカウンタ７、スケジュー
ル周期長レジスタ、および一致検出回路８の出力が変化
する。

【００３３】したがって、現在サービスを提供している
スケジュールの周期長だけを変更したい時には、ソフト
ウエアによってスケジュールを格納しているスケジュー
ルメモリ１に直接アクセスする必要なしに、ただスケジ
ュール周期長レジスタ６の値を変更するだけでよい。

【００３４】図９はスケジュール周期長レジスタの詳細
回路を示すブロック図である。この図において、９は第
１スケジュール周期長レジスタ、１０は第２スケジュー
ル周期長レジスタ、１１はＥ−ＯＲ回路、１２はＥ−Ｎ
ＯＲ回路、１３，１４はレジスタ、１５は２対１セレク
タである。

【００３５】この図に示すように、スケジュール周期長
レジスタ６として、アクティブ面用とスタンバイ面用の
両方を設ける。すなわち、スケジュール周期長レジスタ
６を、第１スケジュール周期長レジスタ９と第２スケジ
ュール周期長レジスタ１０との２面構成とする。

【００３６】そして、第１スケジュール周期長レジスタ
９と第２スケジュール周期長レジスタ１０とのどちらの
レジスタに、ソフトウエアによってスケジュール周期長
を設定するかは、ＡＣＴビット（トグル信号）３とソフ
トウエアからのＡＣＴ／ＳＢＹ面指定信号とのＥ−ＯＲ
及びＥ−ＮＯＲをとり、それぞれ第１スケジュール周期
長レジスタ９と第２スケジュール周期長レジスタ１０の
イネーブル信号とする。そして、図３で示したフリップ
フロップ５の出力信号（アクティブ面を示す信号）によ
って２対１セレクタ１５を切り換え、２対１セレクタ１
５からのスケジュール周期長でサービスを提供する。

【００３７】図１０はＥ−ＯＲ回路１１とＥ−ＮＯＲ回
路１２の出力信号の真理値表を示す説明図である。図９
に示すように、第１スケジュール周期長レジスタ９と第
２スケジュール周期長レジスタ１０との出力信号は、図
３のフリップフロップ５の出力信号（アクティブ面を示
す信号）を制御信号とする２対１セレクタ１５によって
選択される。２対１セレクタ１５の出力信号をスケジュ
ールメモリ１のアクティブ面のスケジュール周期長とし
て、アドレスカウンタ７を制御する。

【００３８】したがって、スケジュールメモリ１のアク
ティブ面とスタンバイ面に対し、それぞれ周期が異なる
スケジュールを設定することができ、設定後、スケジュ
ールメモリ１の面を切り換えると、同時に２対１セレク
タ１５によりスケジュール周期長も自動的に切り換わる
ので、ソフトウエアによって、面を切り換えた後にスケ
ジュール周期長を新たに設定し直す必要がなくなる。

【００３９】また、ソフトウエアによって第１スケジュ
ール周期長レジスタ９と第２スケジュール周期長レジス
タ１０にスケジュール周期長を設定した後、第１スケジ
ュール周期長レジスタ９と第２スケジュール周期長レジ
スタ１０からの出力信号を、スケジュール周期終了タイ
ミングで、レジスタ１３とレジスタ１４にそれぞれ取り
込み、これにより、現在サービスを提供しているスケジ
ュールの周期が終了するタイミングで、スケジュール周
期長を更新する。

【００４０】図１１はスケジュール周期の変更のタイミ
ングを示すタイミングチャートであり、この図に示すよ
うなタイミングで、スケジュール周期の変更を行う。し
たがって、通信サービス中にスケジュール周期を変更す
る時においても、ユーザーに帯域を保障することができ
る。

【００４１】図１２は多数の出力回線が存在する場合の
回路構成を示すブロック図である。この図に示すよう
に、多数の出力回線が存在する場合には、図３で示した
面認識の回路と、図７で示したスケジュール周期長制御
回路とを、各出力回線毎に設けた構成とする。この図に
おいて、１６はカウンタ、１７はｎ対１セレクタであ
る。

【００４２】この多出力回線回路においては、カウンタ
１６で回線の数をカウントし、このカウンタ１６から回
線番号を示す信号Ｋを出力させ、この信号Ｋを制御信号
とするｎ対１セレクタ１７によって、各回線（回線０，
１，２……ｎ）とスケジュールメモリ１とのアクセスを
時分割で行う構成とする。

【００４３】図１３はカウンタとｎ対１セレクタとのタ
イミングを示すタイミングチャートである。この図に示
すように、多出力回線回路では、１セルスロット内に各
回線が時分割でスケジュールメモリ１とアクセスする方
式をとる。

【００４４】したがって、複数の回線が存在する場合で
も、回線の数だけスケジュールメモリ１を使用する必要
はなく、１つのスケジュールメモリ１だけで多数の回線
の多重が可能となる。

【００４５】図１４はスケジュールメモリにデュアルポ
ート型のメモリを用いた構成を示すブロック図である。
上記に述べた構成において、スケジュールメモリ１にシ
ングルポート型のメモリを用いた場合には、１面構成で
は、図１５の（ａ）に示すような回路となり、２面構成
では、図１５の（ｂ）に示すような回路となる。

【００４６】図１５の（ａ）に示した１面構成回路であ
れば、セレクタ１８により、ハードウエアとソフトウエ
アとが時分割でスケジュールメモリ１にアクセスするこ
とになり、ソフトウエアによって非同期にスケジュール
メモリ１にアクセスすることができない。

【００４７】一方、図１５の（ｂ）に示した２面構成回
路であれば、セレクタ１９とセレクタ２０により、ソフ
トウエアによって非同期にスケジュールメモリ１にアク
セスすることができるが、スタンバイ面しかアクセスす
ることができない。

【００４８】そこで、スケジュールメモリ１にデュアル
ポート型のメモリを用い、一方のポートはハードウエア
によるアクセス用、もう一方のポートはソフトウエアに
よるアクセス用とする。

【００４９】これにより、ソフトウエアによって、アク
ティブ面とスタンバイ面のに両方に非同期にアクセスす
ることが可能となり、図１５の（ａ）と（ｂ）に示した
セレクタ１８、セレクタ１９およびセレクタ２０の回路
も削除することができる。

【００５０】

【発明の効果】この発明によれば、通信サービス中にト
ラフィックの変動が生じ、スケジュールを変更しなけれ
ばならない場合でも、サービスを提供しているユーザー
に対し、何の影響も与えることなく、かつ、複雑な制御
を必要とせず、容易にしかも円滑にスケジュールを変更
することが可能となり、ＡＴＭ通信システムにおけるト
ラフィックシェーピングの向上に寄与するところが大き
い。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】面切り換えの状態を示す説明図である。

【図３】面認識の回路を示すブロック図である。

【図４】ＡＣＴビットの切り換えのタイミングを示すタ
イミングチャートである。

【図５】Ｅ−ＮＯＲ回路の出力信号の真理値表を示す説
明図である。

【図６】面切り換えのタイミングを示すタイミングチャ
ートである。

【図７】スケジュール周期長制御回路を示すブロック図
である。

【図８】スケジュール周期長制御回路のタイミングを示
すタイミングチャートである。

【図９】スケジュール周期長レジスタの詳細回路を示す
ブロック図である。

【図１０】Ｅ−ＯＲ回路とＥ−ＮＯＲ回路の出力信号の
真理値表を示す説明図である。

【図１１】スケジュール周期の変更のタイミングを示す
タイミングチャートである。

【図１２】多数の出力回線が存在する場合の回路構成を
示すブロック図である。

【図１３】カウンタとｎ対１セレクタとのタイミングを
示すタイミングチャートである。

【図１４】スケジュールメモリにデュアルポート型のメ
モリを用いた構成を示すブロック図である。

【図１５】スケジュールメモリにシングルポート型のメ
モリを用いた場合の構成を示すブロック図である。

【符号の説明】

１ スケジュールメモリ ２ スケジュールメモリアクセス制御部 ３ ＡＣＴビット ４ Ｅ−ＮＯＲ回路 ５ フリップフロップ ６ スケジュール周期長レジスタ ７ アドレスカウンタ ８ 一致検出回路 ９ 第１スケジュール周期長レジスタ １０ 第２スケジュール周期長レジスタ １１ Ｅ−ＯＲ回路 １２ Ｅ−ＮＯＲ回路 １３，１４ レジスタ １５ ２対１セレクタ １６ カウンタ １７ ｎ対１セレクタ １８，１９，２０ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 蔵屋 久義 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 三浦 健司 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 出力回線上に複数のバッファを設け、各
   バッファの読み出し周期をスケジュールとしてスケジュ
   ールメモリに記憶し、その読み出しスケジュールに従っ
   て各バッファからセルを読み出し出力することにより帯
   域管理を行うＡＴＭ通信システムのトラフィックシェー
   ピング装置において、 スケジュールメモリをアクティブ面とスタンバイ面の２
   面で構成し、それらの２面を任意に切り換えてアクセス
   するスケジュールメモリアクセス制御手段を設けたこと
   を特徴とするＡＴＭ通信システムのトラフィックシェー
   ピング装置。
2. 【請求項２】 スケジュールメモリのアクティブ面とス
   タンバイ面の切り換え状態を記憶する状態記憶部を有
   し、スケジュールメモリのアクティブ面とスタンバイ面
   を切り換える毎にその状態記憶部の状態を切り換え、そ
   の状態記憶部の状態により、スケジュールメモリのどち
   らの面がアクティブ面かスタンバイ面かを認識すること
   が可能な面認識の回路をさらに備えてなる請求項１記載
   のＡＴＭ通信システムのトラフィックシェーピング装
   置。
3. 【請求項３】 スケジュールメモリからスケジュールを
   読み出す周期を記憶するスケジュール周期長レジスタを
   さらに備えてなる請求項１記載のＡＴＭ通信システムの
   トラフィックシェーピング装置。
4. 【請求項４】 スケジュール周期長レジスタが、アクテ
   ィブ面用とスタンバイ面用の２面で構成され、スケジュ
   ールメモリのアクティブ面とスタンバイ面に対し、それ
   ぞれ周期長が異なるスケジュールを設定することを特徴
   とする請求項３記載のＡＴＭ通信システムのトラフィッ
   クシェーピング装置。
5. 【請求項５】 トラフィックシェーピング処理を行う出
   力回線毎にスケジュールメモリアクセス制御手段を設
   け、スケジュールメモリアクセス制御手段を順次選択す
   ることにより複数のスケジュールメモリアクセス制御手
   段から１セルスロット内に時分割で単一のスケジュール
   メモリに対してアクセスを可能とするセレクタ部と、出
   力回線数を順次カウントすることによりセレクタ部を切
   り換えるための信号を生成するカウンタ部をさらに備
   え、単一のスケジュールメモリで複数の出力回線のトラ
   フィックシェーピング処理を行うことを特徴とする請求
   項１記載のＡＴＭ通信システムのトラフィックシェーピ
   ング装置。