JPH09105954A - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
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- JPH09105954A JPH09105954A JP13945696A JP13945696A JPH09105954A JP H09105954 A JPH09105954 A JP H09105954A JP 13945696 A JP13945696 A JP 13945696A JP 13945696 A JP13945696 A JP 13945696A JP H09105954 A JPH09105954 A JP H09105954A
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Abstract
(57)【要約】
【目的】 アクティブマトリクス型の液晶表示装置の作
製過程において、プラズマから与えられるエネルギーに
よって不良が発生しないようにする。 【構成】 ゲイト配線１０１とソース配線１０２を作製
段階において１０９で示す配線で短絡させておく。そし
て最終的に画素電極をパターニングする際に１０３の領
域で配線１０９を分断する。こうすることにより、２つ
の配線は等電位となるので、急激な電位差の発生による
不良の発生を防ぐことができる。また、最終工程におい
て上層の導電パターンを利用して配線１０９を分断する
ことで、工程を煩雑化することがない。
製過程において、プラズマから与えられるエネルギーに
よって不良が発生しないようにする。 【構成】 ゲイト配線１０１とソース配線１０２を作製
段階において１０９で示す配線で短絡させておく。そし
て最終的に画素電極をパターニングする際に１０３の領
域で配線１０９を分断する。こうすることにより、２つ
の配線は等電位となるので、急激な電位差の発生による
不良の発生を防ぐことができる。また、最終工程におい
て上層の導電パターンを利用して配線１０９を分断する
ことで、工程を煩雑化することがない。
Description
【０００１】
【産業上の利用分野】本明細書で開示する発明は集積化
された薄膜半導体装置の作製方法に関する。また本明細
書で開示する発明は、アクティブマトリクス型の液晶表
示装置の作製方法に関する。
された薄膜半導体装置の作製方法に関する。また本明細
書で開示する発明は、アクティブマトリクス型の液晶表
示装置の作製方法に関する。
【０００２】
【従来の技術】従来よりアクティブマトリクス型の液晶
表示装置が知られている。これは、ガラス基板上に数十
万個の単位で配置された画素電極のそれぞれに薄膜トラ
ンジスタを配置する構成を有している。画素電極のそれ
ぞれに配置された薄膜トランジスタは、ぞれぞれの画素
電極に出入りする電荷を制御する機能を有している。
表示装置が知られている。これは、ガラス基板上に数十
万個の単位で配置された画素電極のそれぞれに薄膜トラ
ンジスタを配置する構成を有している。画素電極のそれ
ぞれに配置された薄膜トランジスタは、ぞれぞれの画素
電極に出入りする電荷を制御する機能を有している。
【０００３】また、画素電極に配置された薄膜トランジ
スタを駆動するための薄膜トランジスタ回路（ドライバ
ー回路と称される）を同一ガラス基板上に集積化する構
成も知られている。これは、周辺一体型のアクティブマ
トリクス型と称されている。
スタを駆動するための薄膜トランジスタ回路（ドライバ
ー回路と称される）を同一ガラス基板上に集積化する構
成も知られている。これは、周辺一体型のアクティブマ
トリクス型と称されている。
【０００４】
【発明が解決しようとする課題】このようなアクティブ
マトリクス型の液晶表示装置を作製する場合、ガラス基
板上に集積化された薄膜トランジスタのいくつかが動作
不良になってしまう現象が見られる。
マトリクス型の液晶表示装置を作製する場合、ガラス基
板上に集積化された薄膜トランジスタのいくつかが動作
不良になってしまう現象が見られる。
【０００５】本発明者らは、この問題について鋭意研究
した結果以下に示すような知見を得た。
した結果以下に示すような知見を得た。
【０００６】アクティブマトリクス型の液晶表示装置の
ような集積化された半導体装置を作製する場合には、絶
縁膜や配線の形成において、プラズマＣＶＤ法でスパッ
タ法による成膜やプラズマエッチングが利用されてい
る。
ような集積化された半導体装置を作製する場合には、絶
縁膜や配線の形成において、プラズマＣＶＤ法でスパッ
タ法による成膜やプラズマエッチングが利用されてい
る。
【０００７】図３にプラズマを生じさせた場合における
イオンのエネルギー（相対値）とイオンの数（相対値）
との概略の関係を示す。一般に図３の斜線に示すような
プラズマダメージを与える高エネルギーイオンが少なか
らず存在する。
イオンのエネルギー（相対値）とイオンの数（相対値）
との概略の関係を示す。一般に図３の斜線に示すような
プラズマダメージを与える高エネルギーイオンが少なか
らず存在する。
【０００８】一方、プラズマＣＶＤ法やスパッタ法を用
いて成膜された絶縁膜は膜質が緻密でなく、その耐圧が
数十Ｖ程度以下と低いという事実がある。また、利用さ
れる基板は、ほとんど完全な絶縁体であるガラスや石英
であるので非常に帯電し易いという問題がある。
いて成膜された絶縁膜は膜質が緻密でなく、その耐圧が
数十Ｖ程度以下と低いという事実がある。また、利用さ
れる基板は、ほとんど完全な絶縁体であるガラスや石英
であるので非常に帯電し易いという問題がある。
【０００９】ここで図４に示すような状態を考える。図
４（Ｂ）に示すのは、（Ａ）に示すような記号で示され
る薄膜トランジスタを作製する場合における一工程であ
る。図４（Ｂ）は、層間絶縁膜３１を成膜している状況
を示すものである。
４（Ｂ）に示すのは、（Ａ）に示すような記号で示され
る薄膜トランジスタを作製する場合における一工程であ
る。図４（Ｂ）は、層間絶縁膜３１を成膜している状況
を示すものである。
【００１０】ここでは、この層間絶縁膜３１をプラズマ
ＣＶＤ法やスパッタ法で成膜する場合を想定する。この
成膜時において当然図３に示すような高エネルギーを有
するイオンが試料に衝突する。
ＣＶＤ法やスパッタ法で成膜する場合を想定する。この
成膜時において当然図３に示すような高エネルギーを有
するイオンが試料に衝突する。
【００１１】一般にソース（Ｓ）電極とゲイト電極
（Ｇ）との間は導通状態にはない。従って、局所的にで
はあるが、成膜中においてソース（Ｓ）電極とゲイト
（Ｇ）電極の電位差が瞬間的に数十Ｖ〜数百Ｖに達して
しまうような状態が実現されてしまう場合がある。
（Ｇ）との間は導通状態にはない。従って、局所的にで
はあるが、成膜中においてソース（Ｓ）電極とゲイト
（Ｇ）電極の電位差が瞬間的に数十Ｖ〜数百Ｖに達して
しまうような状態が実現されてしまう場合がある。
【００１２】ソース電極とゲイト電極とは活性層３２と
ゲイト絶縁膜３０とを介して配置されている。一方、前
述したようにＣＶＤ法やスパッタ法で成膜されたゲイト
絶縁膜３０の耐圧は数十Ｖ以下である。従って、上記の
状況においては、ゲイト絶縁膜３０が電気的に破壊して
しまうことになる。
ゲイト絶縁膜３０とを介して配置されている。一方、前
述したようにＣＶＤ法やスパッタ法で成膜されたゲイト
絶縁膜３０の耐圧は数十Ｖ以下である。従って、上記の
状況においては、ゲイト絶縁膜３０が電気的に破壊して
しまうことになる。
【００１３】この結果、薄膜トランジスタは動作不良な
ものとなってしまう。この問題を解決するためには、絶
縁膜３１の成膜時において、ソース電極とゲイト電極と
が電気的にショートしていて、等電位になるようにして
おけばよい。しかし、最終的な動作を行わせる状態にお
いては、ソース電極とゲイト電極とが直接電気的にショ
ートしていてはいけない。
ものとなってしまう。この問題を解決するためには、絶
縁膜３１の成膜時において、ソース電極とゲイト電極と
が電気的にショートしていて、等電位になるようにして
おけばよい。しかし、最終的な動作を行わせる状態にお
いては、ソース電極とゲイト電極とが直接電気的にショ
ートしていてはいけない。
【００１４】そこで図４（Ｂ）に示すような工程におい
ては、最終段階までソース電極とゲイト電極とを電気的
にショートした状態とし、最終段階でソース電極とゲイ
ト電極とを切断することが必要とされる。しかし、この
ような工程は、工程数を増やすことになる。工程数を増
やすことは、生産歩留りの問題や生産コスト点から好ま
しいものではない。
ては、最終段階までソース電極とゲイト電極とを電気的
にショートした状態とし、最終段階でソース電極とゲイ
ト電極とを切断することが必要とされる。しかし、この
ような工程は、工程数を増やすことになる。工程数を増
やすことは、生産歩留りの問題や生産コスト点から好ま
しいものではない。
【００１５】
【発明が解決しようとする課題】本明細書で開示する発
明は、図４（Ｂ）に示すような工程における半導体装置
の破壊の問題を解決する技術を提供することを課題とす
る。即ち、プラズマから与えられるパルス状の高電位
（これらの高電位は局所的にまた瞬間的に加わる）によ
って、作製途中の半導体装置が破壊してしまうことを防
ぐ技術を提供することを課題とする。また上記技術を特
別な作製工程の追加を行わずに実現することを課題とす
る。
明は、図４（Ｂ）に示すような工程における半導体装置
の破壊の問題を解決する技術を提供することを課題とす
る。即ち、プラズマから与えられるパルス状の高電位
（これらの高電位は局所的にまた瞬間的に加わる）によ
って、作製途中の半導体装置が破壊してしまうことを防
ぐ技術を提供することを課題とする。また上記技術を特
別な作製工程の追加を行わずに実現することを課題とす
る。
【００１６】
【課題を解決するための手段】本明細書で開示する発明
の一つは、図２にその具体的な作製工程例を示すよう
に、薄膜トランジスタのゲイト電極１０１に延在した第
１の配線１００を形成する工程と、前記第１の配線上に
第１の絶縁膜２０６を形成する工程と、前記絶縁膜上に
前記薄膜トランジスタのソース領域２１１に接続された
第２の配線１０２を形成する工程と、前記第２の配線上
に第２の絶縁膜２０７を形成する工程と、前記第２の絶
縁膜上に導電パターン２１４を形成する工程と、を有
し、前記第１及び／または前記第２の配線には放電パタ
ーン（図６または図７参照）が形成されており、前記導
電パターンを形成すると同時に前記第１及び／または前
記第２の配線を切断（図２（Ｅ）参照）することを特徴
とする。
の一つは、図２にその具体的な作製工程例を示すよう
に、薄膜トランジスタのゲイト電極１０１に延在した第
１の配線１００を形成する工程と、前記第１の配線上に
第１の絶縁膜２０６を形成する工程と、前記絶縁膜上に
前記薄膜トランジスタのソース領域２１１に接続された
第２の配線１０２を形成する工程と、前記第２の配線上
に第２の絶縁膜２０７を形成する工程と、前記第２の絶
縁膜上に導電パターン２１４を形成する工程と、を有
し、前記第１及び／または前記第２の配線には放電パタ
ーン（図６または図７参照）が形成されており、前記導
電パターンを形成すると同時に前記第１及び／または前
記第２の配線を切断（図２（Ｅ）参照）することを特徴
とする。
【００１７】上記構成において、各絶縁膜は多層に構成
されたものであってもよい。
されたものであってもよい。
【００１８】多結晶の発明の構成は、図２のその具体的
な作製工程例を示すように、アクティブマトリクス回路
（図１参照）の作製工程であって、格子状に配置される
第１の配線１０１を形成する工程と、前記第１の配線上
に第１の絶縁膜２０６を形成する工程と、前記第１の絶
縁膜上に前記第１の配線に直交する格子状に配置される
第２の配線１０２を形成する工程と、前記第２の配線上
に第２の絶縁膜２０７を形成する工程と、前記第２の絶
縁膜上に導電パターン２１４を形成する工程と、を有
し、前記第１及び／または前記第２の配線には放電パタ
ーン（図６または図７参照）が形成されており、前記導
電パターンを形成すると同時に前記第１及び／または前
記第２の配線を切断（図２（Ｅ）参照）することを特徴
とする。
な作製工程例を示すように、アクティブマトリクス回路
（図１参照）の作製工程であって、格子状に配置される
第１の配線１０１を形成する工程と、前記第１の配線上
に第１の絶縁膜２０６を形成する工程と、前記第１の絶
縁膜上に前記第１の配線に直交する格子状に配置される
第２の配線１０２を形成する工程と、前記第２の配線上
に第２の絶縁膜２０７を形成する工程と、前記第２の絶
縁膜上に導電パターン２１４を形成する工程と、を有
し、前記第１及び／または前記第２の配線には放電パタ
ーン（図６または図７参照）が形成されており、前記導
電パターンを形成すると同時に前記第１及び／または前
記第２の配線を切断（図２（Ｅ）参照）することを特徴
とする。
【００１９】他の発明の構成は、アクティブマトリクス
回路を構成する配線を形成する工程と、前記配線上に絶
縁膜を形成する工程と、前記絶縁膜上に導電パターンを
形成する工程と、を有し、前記配線は放電パターンを有
し、前記導電パターンの形成時に前記放電パターンを有
した配線を切断することを特徴とする。
回路を構成する配線を形成する工程と、前記配線上に絶
縁膜を形成する工程と、前記絶縁膜上に導電パターンを
形成する工程と、を有し、前記配線は放電パターンを有
し、前記導電パターンの形成時に前記放電パターンを有
した配線を切断することを特徴とする。
【００２０】この構成は、例えば、図１の１００や１１
４で示される短絡配線に図６または図７に示すような放
電パターンが形成されたものとした場合に、画素電極２
１４（図２参照）のパターニングの際にこの放電パター
ンをマトリクス状に配置された配線１０１や１０２から
切り離す場合のものである。
４で示される短絡配線に図６または図７に示すような放
電パターンが形成されたものとした場合に、画素電極２
１４（図２参照）のパターニングの際にこの放電パター
ンをマトリクス状に配置された配線１０１や１０２から
切り離す場合のものである。
【００２１】他の発明の構成は、アクティブマトリクス
回路を構成する配線を形成する工程と、前記配線上に絶
縁膜を形成する工程と、前記絶縁膜上に導電パターンを
形成する工程と、を有し、前記配線は放電パターンを有
し、前記導電パターンの形成時に前記放電パターンを前
記アクティブマトリクス回路を構成する配線から分離す
ることを特徴とする。
回路を構成する配線を形成する工程と、前記配線上に絶
縁膜を形成する工程と、前記絶縁膜上に導電パターンを
形成する工程と、を有し、前記配線は放電パターンを有
し、前記導電パターンの形成時に前記放電パターンを前
記アクティブマトリクス回路を構成する配線から分離す
ることを特徴とする。
【００２２】
【作用】図２に示す工程において、配線同士を接続する
配線１００や１１４を画素電極２１４のパターニング時
に切断することによって、画素電極のパターニング以前
において、各配線が短絡した状態とすることができる。
配線１００や１１４を画素電極２１４のパターニング時
に切断することによって、画素電極のパターニング以前
において、各配線が短絡した状態とすることができる。
【００２３】こうすることで、プラズマプロセスにおい
て作製途中の半導体装置の絶縁膜に局所的な高電圧が印
加される現象を抑制することができる。またこの短絡部
分を画素電極のパターニングの際に切断する工程と採用
することにより、作製工程を特に増やさなくてもよい構
成とすることができる。
て作製途中の半導体装置の絶縁膜に局所的な高電圧が印
加される現象を抑制することができる。またこの短絡部
分を画素電極のパターニングの際に切断する工程と採用
することにより、作製工程を特に増やさなくてもよい構
成とすることができる。
【００２４】また、配線同士を接続する配線１００や１
１４に図６や図７で示される放電パターンを設けること
により、作製工程途中において、配線１００や１１４を
伝播するパルス電位を減少また消滅させることができ
る。
１４に図６や図７で示される放電パターンを設けること
により、作製工程途中において、配線１００や１１４を
伝播するパルス電位を減少また消滅させることができ
る。
【００２５】
〔実施例１〕本実施例は、図１に示すようなアクティブ
マトリクス型の液晶表示装置の構成において、１０３、
１０４、１０５で示される部分を画素電極（図１には図
示せず）のパターニングの際にエッチング除去すること
を特徴とする。
マトリクス型の液晶表示装置の構成において、１０３、
１０４、１０５で示される部分を画素電極（図１には図
示せず）のパターニングの際にエッチング除去すること
を特徴とする。
【００２６】本実施例では、アクティブマトリクス領域
に配置され、それぞれが互いに接続されたソース配線お
よびゲイト配線を最終段階でそれぞれ分離する工程につ
いて説明する。
に配置され、それぞれが互いに接続されたソース配線お
よびゲイト配線を最終段階でそれぞれ分離する工程につ
いて説明する。
【００２７】画素電極は最終工程において形成され、そ
の形成の後にはプラズマを用いる処理工程は存在しな
い。従って、プラズマを利用する工程として、画素電極
の形成工程を最終工程ということができる。
の形成の後にはプラズマを用いる処理工程は存在しな
い。従って、プラズマを利用する工程として、画素電極
の形成工程を最終工程ということができる。
【００２８】本実施例においては、この画素電極の形成
の前では、例えばゲイト配線１０１とソース配線１０２
とを１０９で示される短絡用の配線（この配線はゲイト
配線１０１の形成と同時に形成される）でつながった状
態としておく。
の前では、例えばゲイト配線１０１とソース配線１０２
とを１０９で示される短絡用の配線（この配線はゲイト
配線１０１の形成と同時に形成される）でつながった状
態としておく。
【００２９】即ち、プラズマが利用される最終工程まで
は、各配線が電気的にショートした状態としておく。こ
のようにすることで、プラズマによって誘起される高電
位パルスによって作製途中の薄膜トランジスタが破壊し
てしまうことを抑制することができる。
は、各配線が電気的にショートした状態としておく。こ
のようにすることで、プラズマによって誘起される高電
位パルスによって作製途中の薄膜トランジスタが破壊し
てしまうことを抑制することができる。
【００３０】例えば、画素電極を構成するＩＴＯ膜の成
膜工程において、ゲイト配線１０１とソース配線１０２
とは接続された状態となる。即ち、薄膜トランジスタ１
０６のゲイト電極１１０とソース電極２１１とは接続さ
れ同電位となっている。
膜工程において、ゲイト配線１０１とソース配線１０２
とは接続された状態となる。即ち、薄膜トランジスタ１
０６のゲイト電極１１０とソース電極２１１とは接続さ
れ同電位となっている。
【００３１】従って、不可避に局所的な高電圧が加わっ
た状態となっても薄膜トランジスタ１０６のゲイト電極
１１０とソース電極２１１（図１のソース配線１０２か
ら延在して設けられている）との間に数十Ｖ以上の電圧
が加わるような状況を避けることができる。
た状態となっても薄膜トランジスタ１０６のゲイト電極
１１０とソース電極２１１（図１のソース配線１０２か
ら延在して設けられている）との間に数十Ｖ以上の電圧
が加わるような状況を避けることができる。
【００３２】そして画素電極の形成を行うパターニング
工程において、１０３で示される部分で配線を切断（分
断）することで、回路を完成させることができる。図１
には、この配線の切断を行う他の箇所として１０４や１
０５で示される領域が示されている。
工程において、１０３で示される部分で配線を切断（分
断）することで、回路を完成させることができる。図１
には、この配線の切断を行う他の箇所として１０４や１
０５で示される領域が示されている。
【００３３】図１に示すような構成とすると、ゲイト配
線１０１と１１２、さらにはソース配線１０２と１０８
のそれぞれ全てを作製工程中において等電位とすること
ができる。そして、プラズマや放電を利用した成膜工程
やエッチング工程において、不要な電位差が生じる問題
を解決することができる。
線１０１と１１２、さらにはソース配線１０２と１０８
のそれぞれ全てを作製工程中において等電位とすること
ができる。そして、プラズマや放電を利用した成膜工程
やエッチング工程において、不要な電位差が生じる問題
を解決することができる。
【００３４】図２に図１に示す構成の一部の作製工程断
面図を示す。図２に示されているのは、図１に示す構成
における薄膜トランジスタ１０６の断面作製工程図と、
ゲイト配線１０１から延在した短絡用の配線１００のＡ
−Ａ’で示される断面の作製工程図と、ソース配線１０
２から延在した短絡用の配線１１４のＢ−Ｂ’で示され
る断面の作製工程図とを同一の図面上に示したものであ
る。（実際には全体として図２に示すような断面箇所が
得られるわけではない）
面図を示す。図２に示されているのは、図１に示す構成
における薄膜トランジスタ１０６の断面作製工程図と、
ゲイト配線１０１から延在した短絡用の配線１００のＡ
−Ａ’で示される断面の作製工程図と、ソース配線１０
２から延在した短絡用の配線１１４のＢ−Ｂ’で示され
る断面の作製工程図とを同一の図面上に示したものであ
る。（実際には全体として図２に示すような断面箇所が
得られるわけではない）
【００３５】以下図２に示す作製工程を説明する。まず
図２（Ａ）に示すようにガラス基板２０１上に図示しな
い酸化珪素膜を下地膜として成膜する。図１に示すよう
な構成は、このガラス基板２０１上に配置されることに
なる。
図２（Ａ）に示すようにガラス基板２０１上に図示しな
い酸化珪素膜を下地膜として成膜する。図１に示すよう
な構成は、このガラス基板２０１上に配置されることに
なる。
【００３６】次に非晶質珪素膜をプラズマＣＶＤ法や減
圧熱ＣＶＤ法で５００Åの厚さに成膜する。この非晶質
珪素膜の膜厚は、２００〜２０００Å程度とすればよ
い。そしてこれにレーザー光の照射および／または加熱
処理を施す。こうすることによって図示しない結晶化性
珪素膜を得る。
圧熱ＣＶＤ法で５００Åの厚さに成膜する。この非晶質
珪素膜の膜厚は、２００〜２０００Å程度とすればよ
い。そしてこれにレーザー光の照射および／または加熱
処理を施す。こうすることによって図示しない結晶化性
珪素膜を得る。
【００３７】そしてこの図示しない結晶性珪素膜をパタ
ーニングすることによって、図２（Ａ）の２０２で示さ
れる薄膜トランジスタの活性層を形成する。次にゲイト
絶縁膜として機能する酸化珪素膜２０３をプラズマＣＶ
Ｄ法またはスパッタ法によって１０００Åの厚さに成膜
する。
ーニングすることによって、図２（Ａ）の２０２で示さ
れる薄膜トランジスタの活性層を形成する。次にゲイト
絶縁膜として機能する酸化珪素膜２０３をプラズマＣＶ
Ｄ法またはスパッタ法によって１０００Åの厚さに成膜
する。
【００３８】さらにスカンジウムを0.2 ｗｔ％含有させ
た図示しないアルミニウム膜を５０００Åの厚さにスパ
ッタ法で成膜する。アルミニウム膜中にスカンジスムを
微量に含有させるのは、後の工程（特に加熱が行われる
工程）において、ヒロックやウィスカーが発生してしま
うことを抑制するためである。ヒロックやウィスカーと
いうのは、アルミニウムの異常成長によって形成される
角状あるいは刺状の突起物のことである。
た図示しないアルミニウム膜を５０００Åの厚さにスパ
ッタ法で成膜する。アルミニウム膜中にスカンジスムを
微量に含有させるのは、後の工程（特に加熱が行われる
工程）において、ヒロックやウィスカーが発生してしま
うことを抑制するためである。ヒロックやウィスカーと
いうのは、アルミニウムの異常成長によって形成される
角状あるいは刺状の突起物のことである。
【００３９】次に図示しないアルミニウム膜をパターニ
ングする。こうしてゲイト配線１０１とゲイト配線１０
１から延在したゲイト電極１１０を形成する。また同時
にゲイト配線１０１から延在した短絡用の配線１００を
同時に形成する。
ングする。こうしてゲイト配線１０１とゲイト配線１０
１から延在したゲイト電極１１０を形成する。また同時
にゲイト配線１０１から延在した短絡用の配線１００を
同時に形成する。
【００４０】なお図２には示されていないが、図１の１
０９で示される短絡用の配線もこの工程において同時に
形成される。このゲイト配線１０１とゲイト配線から延
在したゲイト電極１１０、さらにはゲイト配線１０１か
ら延在した短絡用の配線１００を１層目の配線という。
０９で示される短絡用の配線もこの工程において同時に
形成される。このゲイト配線１０１とゲイト配線から延
在したゲイト電極１１０、さらにはゲイト配線１０１か
ら延在した短絡用の配線１００を１層目の配線という。
【００４１】また他の実施例で詳述するが、短絡用の配
線には、放電あるいは誘起された高電位パルスを減少ま
たは消滅させるためのパターンを配置する。
線には、放電あるいは誘起された高電位パルスを減少ま
たは消滅させるためのパターンを配置する。
【００４２】次に電解溶液中においてゲイト電極１１０
と、ゲイト配線１０１と、ゲイト配線から延在した短絡
用の配線１００と１０９を陽極とした陽極酸化を行う。
この工程において、図２（Ａ）に示す陽極酸化膜２０４
と２０５が形成される。
と、ゲイト配線１０１と、ゲイト配線から延在した短絡
用の配線１００と１０９を陽極とした陽極酸化を行う。
この工程において、図２（Ａ）に示す陽極酸化膜２０４
と２０５が形成される。
【００４３】この陽極酸化膜は５００Åの厚さに形成す
る。この陽極酸化膜は、ヒロックの発生を抑え、配線間
ショートが生じないようにするために有効なものであ
る。こうして図２（Ａ）に示す状態を得る。
る。この陽極酸化膜は、ヒロックの発生を抑え、配線間
ショートが生じないようにするために有効なものであ
る。こうして図２（Ａ）に示す状態を得る。
【００４４】この陽極酸化工程は、電解溶液として、酒
石酸を３％含んだエチレングルコール溶液をアンモニア
水で中和したものを用いる。またこの電解溶液中におい
て、アルミニウムパターンを陽極、白金を陰極として、
両電極間に電流を流すことによって行われる。
石酸を３％含んだエチレングルコール溶液をアンモニア
水で中和したものを用いる。またこの電解溶液中におい
て、アルミニウムパターンを陽極、白金を陰極として、
両電極間に電流を流すことによって行われる。
【００４５】次に図２（Ａ）の状態で不純物イオンの注
入を行う。この工程において、ソース領域２１１とドレ
イン領域２１２とが自己整合的に形成される。（図２
（Ｂ））
入を行う。この工程において、ソース領域２１１とドレ
イン領域２１２とが自己整合的に形成される。（図２
（Ｂ））
【００４６】次に第１の層間絶縁膜２０６として酸化珪
素膜または窒化珪素膜を５０００Åの厚さにプラズマＣ
ＶＤ法で成膜する。この層間絶縁膜としては、酸化珪素
膜と窒化珪素膜との積層膜や酸化窒化珪素膜を用いるこ
とができる。なお酸化窒化珪素膜は、ガスソースとし
て、ＴＥＯＳガスとＮ2 Ｏガスとの混合ガスを用いたプ
ラズマＣＶＤ法によって成膜する。
素膜または窒化珪素膜を５０００Åの厚さにプラズマＣ
ＶＤ法で成膜する。この層間絶縁膜としては、酸化珪素
膜と窒化珪素膜との積層膜や酸化窒化珪素膜を用いるこ
とができる。なお酸化窒化珪素膜は、ガスソースとし
て、ＴＥＯＳガスとＮ2 Ｏガスとの混合ガスを用いたプ
ラズマＣＶＤ法によって成膜する。
【００４７】次にコンタクトホールの形成を行う。この
コンタクトホールの形成はドライエッチングが利用され
る。近年パターンの微細化が進んでおり、これに従って
異方性エッチングが利用できるドライエッチングが多用
される傾向にある。
コンタクトホールの形成はドライエッチングが利用され
る。近年パターンの微細化が進んでおり、これに従って
異方性エッチングが利用できるドライエッチングが多用
される傾向にある。
【００４８】ここで、ドライエッチングを用いても、プ
ラズマから誘起される高電位パルスによって、作製途中
の薄膜トランジスタが破壊されることは抑制される。こ
れは、各配線や電極が接続され同電位となっているの
で、例えばゲイト絶縁膜２０３に高い電位差が加わるこ
とが抑制されるからである。
ラズマから誘起される高電位パルスによって、作製途中
の薄膜トランジスタが破壊されることは抑制される。こ
れは、各配線や電極が接続され同電位となっているの
で、例えばゲイト絶縁膜２０３に高い電位差が加わるこ
とが抑制されるからである。
【００４９】次に２層目の配線を形成するためのチタン
膜とアルミニウム膜とチタン膜との３層膜を成膜する。
この３層膜の成膜はスパッタ法によって行う。この際に
も各配線や電極間に高い電位差が生じてしまうことが抑
制される。
膜とアルミニウム膜とチタン膜との３層膜を成膜する。
この３層膜の成膜はスパッタ法によって行う。この際に
も各配線や電極間に高い電位差が生じてしまうことが抑
制される。
【００５０】上記３層膜を成膜したら、これをパターニ
ングする。こうして、ソース配線１０２（延在してソー
ス領域２１１にコンタクトする）、ドレイン電極１１
３、ソース配線１０２から延在した短絡用の配線１１４
を形成する。（図２（Ｂ））
ングする。こうして、ソース配線１０２（延在してソー
ス領域２１１にコンタクトする）、ドレイン電極１１
３、ソース配線１０２から延在した短絡用の配線１１４
を形成する。（図２（Ｂ））
【００５１】これらの電極や配線は２層目の配線と呼ば
れる。またこれらの配線や電極の配置される位置関係は
図１に示すようなものとなる。
れる。またこれらの配線や電極の配置される位置関係は
図１に示すようなものとなる。
【００５２】図２を見れば明らかなようにゲイト配線１
０１（図１参照）から延在したゲイト電極１１０、さら
にゲイト配線１０１から延在した配線１００で構成され
る１層目の配線（図１では実線で示される）と、ソース
配線１０２やソース配線から延在した配線１１４で構成
される２層目の配線（図１では点線で示される）とは、
層間絶縁膜２０６によって上下に分離される構成とな
る。
０１（図１参照）から延在したゲイト電極１１０、さら
にゲイト配線１０１から延在した配線１００で構成され
る１層目の配線（図１では実線で示される）と、ソース
配線１０２やソース配線から延在した配線１１４で構成
される２層目の配線（図１では点線で示される）とは、
層間絶縁膜２０６によって上下に分離される構成とな
る。
【００５３】こうして図２（Ｂ）に示す状態を得たら、
次に第２の層間絶縁膜２０７として酸化珪素膜または窒
化珪素膜を成膜する。（図２（Ｃ））
次に第２の層間絶縁膜２０７として酸化珪素膜または窒
化珪素膜を成膜する。（図２（Ｃ））
【００５４】この第２の層間絶縁膜２０７の成膜時にお
いては、全ての電極および配線が短絡されている状態で
ある。従って、プラズマの影響による不要な電位差の発
生を抑制することができる。そして局部的な高電圧印加
による不良の発生を抑制することができる。
いては、全ての電極および配線が短絡されている状態で
ある。従って、プラズマの影響による不要な電位差の発
生を抑制することができる。そして局部的な高電圧印加
による不良の発生を抑制することができる。
【００５５】さらにソース電極１１３と後に形成される
画素電極２１４（図２（Ｅ）参照）とを接続するための
コンタクトホール２０８を形成する。
画素電極２１４（図２（Ｅ）参照）とを接続するための
コンタクトホール２０８を形成する。
【００５６】また、同時に１層目の配線であるゲイト配
線１０１から延在した短絡用の配線１００を１０５の領
域（図２（Ｅ）参照）で切断するための開口２０９を形
成する。
線１０１から延在した短絡用の配線１００を１０５の領
域（図２（Ｅ）参照）で切断するための開口２０９を形
成する。
【００５７】また、同時に２層目の配線であるソース配
線１０２から延在した短絡用の配線１１４を１０４の領
域（図２（Ｅ）参照）で切断するための開口２１０を形
成する。（図２（Ｃ））
線１０２から延在した短絡用の配線１１４を１０４の領
域（図２（Ｅ）参照）で切断するための開口２１０を形
成する。（図２（Ｃ））
【００５８】これらの開溝の形成もドライエッチングで
もって行う。この工程においても各配線や電極が接続さ
れ同電位となっているので、プラズマから各配線や電極
間に誘起される高電位の影響を抑制することができる。
もって行う。この工程においても各配線や電極が接続さ
れ同電位となっているので、プラズマから各配線や電極
間に誘起される高電位の影響を抑制することができる。
【００５９】図２（Ｃ）を見れば分かるように、この工
程において、１層目の配線１００と２層目の配線１１４
とに達する開口２０９と２１０とが形成される。
程において、１層目の配線１００と２層目の配線１１４
とに達する開口２０９と２１０とが形成される。
【００６０】次に画素電極を構成するためのＩＴＯ膜２
１３をスパッタ法で成膜する。この画素電極の成膜にお
いても、各配線や電極が同電位となっているので、プラ
ズマの影響によって各配線間や電極間において不要な電
位差が発生することが抑制される。
１３をスパッタ法で成膜する。この画素電極の成膜にお
いても、各配線や電極が同電位となっているので、プラ
ズマの影響によって各配線間や電極間において不要な電
位差が発生することが抑制される。
【００６１】特に図１において実線で示される１層目の
配線であるゲイト配線１０１と、点線で示される２層目
の配線１０２とを短絡した状態で層間絶縁膜や画素電極
の成膜が行われことは重要である。このような状態で成
膜（およびドライエッチング）が行われることで、１層
目の配線およびそこと電気的につながった領域と、２層
目の配線との間で高電圧が加わる状態を抑制することが
できる。
配線であるゲイト配線１０１と、点線で示される２層目
の配線１０２とを短絡した状態で層間絶縁膜や画素電極
の成膜が行われことは重要である。このような状態で成
膜（およびドライエッチング）が行われることで、１層
目の配線およびそこと電気的につながった領域と、２層
目の配線との間で高電圧が加わる状態を抑制することが
できる。
【００６２】この結果、例えば前述したゲイト電極１１
０と活性層２０２との間に高電圧が加わるような状況を
避けることができる。即ち、ゲイト絶縁膜２０３に高電
圧が印加されることを抑制することができる。
０と活性層２０２との間に高電圧が加わるような状況を
避けることができる。即ち、ゲイト絶縁膜２０３に高電
圧が印加されることを抑制することができる。
【００６３】次にＩＴＯ膜２１３をパターニングする。
このパターニングもドライエッチングによって行う。こ
のＩＴＯのエッチングを行った後にさらに配線１００と
１１４のエッチングを行う。即ち、図２（Ｅ）の１０５
と１０４の領域において、配線１００と１１４をエッチ
ング除去する。
このパターニングもドライエッチングによって行う。こ
のＩＴＯのエッチングを行った後にさらに配線１００と
１１４のエッチングを行う。即ち、図２（Ｅ）の１０５
と１０４の領域において、配線１００と１１４をエッチ
ング除去する。
【００６４】こうして、配線１００と１１４とが、１０
５と１０４の領域において切断（分断）される。
５と１０４の領域において切断（分断）される。
【００６５】図２には、図１の１０４と１０５で示され
る領域で配線を分断する状態が示されている。他に１０
３で示される領域における配線１０９の分断も同じ工程
において同時に行われる。
る領域で配線を分断する状態が示されている。他に１０
３で示される領域における配線１０９の分断も同じ工程
において同時に行われる。
【００６６】こうしてアクティブマトリクス型の液晶表
示装置の画素領域の回路構成が完成する。
示装置の画素領域の回路構成が完成する。
【００６７】本実施例においては、プラズマが利用され
る工程において、アンテナとして機能してしまう各配線
や電極が電気的にショートし同電位となっている。従っ
て、局所的にプラズマから高電位が誘起されても、それ
が原因で作製途中の薄膜トランジスタが破壊されてしま
うことを抑制することができる。
る工程において、アンテナとして機能してしまう各配線
や電極が電気的にショートし同電位となっている。従っ
て、局所的にプラズマから高電位が誘起されても、それ
が原因で作製途中の薄膜トランジスタが破壊されてしま
うことを抑制することができる。
【００６８】〔実施例２〕本実施例は、図５（Ｂ）に示
すような等価回路を有したアクティブマトリクス型の液
晶表示装置の画素領域の構成に関する。図５（Ａ）は図
５（Ｂ）に示す等価回路を有した構成を上面から見た様
子を示す。
すような等価回路を有したアクティブマトリクス型の液
晶表示装置の画素領域の構成に関する。図５（Ａ）は図
５（Ｂ）に示す等価回路を有した構成を上面から見た様
子を示す。
【００６９】図５において、５０２がゲイト配線であ
り、５０１がソース配線である。このゲイト配線とソー
ス配線とはマトリクス状に配置されており、この２つの
配線に囲まれた領域に５１２、５１３、５１４で示され
るような画素電極が配置されている。
り、５０１がソース配線である。このゲイト配線とソー
ス配線とはマトリクス状に配置されており、この２つの
配線に囲まれた領域に５１２、５１３、５１４で示され
るような画素電極が配置されている。
【００７０】図５に示す構成は、Ｍ型に配置された半導
体層（活性層）の上をゲイト配線５０２と容量線５０３
とが横断することにより、（Ｂ）に示すような回路構成
とするものである。
体層（活性層）の上をゲイト配線５０２と容量線５０３
とが横断することにより、（Ｂ）に示すような回路構成
とするものである。
【００７１】（Ｂ）を見れば明らかなように、ゲイト配
線５０２と容量線５０３とが直接接続されていては、回
路は動作しない。またゲイト配線５０２と容量線５０３
とは、同一の導電膜をパターニングして形成される。
線５０２と容量線５０３とが直接接続されていては、回
路は動作しない。またゲイト配線５０２と容量線５０３
とは、同一の導電膜をパターニングして形成される。
【００７２】このような構成において、ゲイト配線５０
２と容量線５０３とを覆って絶縁膜を形成する際等にお
いて、２つの配線間に高電圧が加わってしまう場合があ
る。（Ｂ）を見れば明らかなようにゲイト配線５０２と
容量線５０３との間に高い電圧が加わった場合、その間
に形成されているトランジスタやＭＯＳ容量は破壊され
てしまう。
２と容量線５０３とを覆って絶縁膜を形成する際等にお
いて、２つの配線間に高電圧が加わってしまう場合があ
る。（Ｂ）を見れば明らかなようにゲイト配線５０２と
容量線５０３との間に高い電圧が加わった場合、その間
に形成されているトランジスタやＭＯＳ容量は破壊され
てしまう。
【００７３】そこで本実施例で示す構成においては、画
素電極５１３（この画素電極は最後に形成される）の形
成時までは、５００で示される部分でゲイト線５０２と
容量線５０３とを接続しておき、画素電極５１３のパタ
ーニング時に５００の領域を切断することを特徴とす
る。
素電極５１３（この画素電極は最後に形成される）の形
成時までは、５００で示される部分でゲイト線５０２と
容量線５０３とを接続しておき、画素電極５１３のパタ
ーニング時に５００の領域を切断することを特徴とす
る。
【００７４】このような構成とすることで、特に作製工
程を増加させずに、ゲイト配線５０２と容量線５０３と
の間に高い電圧が加わることを防ぐことができる。
程を増加させずに、ゲイト配線５０２と容量線５０３と
の間に高い電圧が加わることを防ぐことができる。
【００７５】〔実施例３〕本実施例は、図１に示す短絡
用の配線１０９や１１４、さらには１００のパターン形
状に関する。
用の配線１０９や１１４、さらには１００のパターン形
状に関する。
【００７６】プラズマによって誘起されるパルス状の高
電位は、局所的な異常放電によって生成される。従っ
て、パルス状の高電位が誘起される場所も不特定の局所
領域となる。
電位は、局所的な異常放電によって生成される。従っ
て、パルス状の高電位が誘起される場所も不特定の局所
領域となる。
【００７７】アクティブマトリクス領域が大面積となっ
た場合、プラズマから誘起された高電位パルスが配線を
長い距離に渡り伝播することが考えられる。このような
場合、各配線や電極が同電位となっていても上記伝播す
る高電位パルスの影響が懸念される。
た場合、プラズマから誘起された高電位パルスが配線を
長い距離に渡り伝播することが考えられる。このような
場合、各配線や電極が同電位となっていても上記伝播す
る高電位パルスの影響が懸念される。
【００７８】本実施例で示すのは、このような場合に効
果を発揮する構成に関する。本実施例においては、１０
９や１１４、さらには１００で示される短絡用の配線の
一部に図６に示すようなパターンを形成する。
果を発揮する構成に関する。本実施例においては、１０
９や１１４、さらには１００で示される短絡用の配線の
一部に図６に示すようなパターンを形成する。
【００７９】図６（Ａ）に示すのは、配線６０１を伝播
してきた高電位パルス波形を６０２で示される部分で減
少あるいは消滅させるための配線パターンである。この
配線パターンは、６０２で示される部分でパルスを衝突
させ、そのエネルギーをそこで放電させてしまうための
ものである。
してきた高電位パルス波形を６０２で示される部分で減
少あるいは消滅させるための配線パターンである。この
配線パターンは、６０２で示される部分でパルスを衝突
させ、そのエネルギーをそこで放電させてしまうための
ものである。
【００８０】図６（Ａ）に示すようなパターンは、１０
０や１１４で示される短絡用の配線の途中や終端部に配
置することが効果的である。これは、高電位パルスが配
線を何回も往復しないようにすることに効果がある。
０や１１４で示される短絡用の配線の途中や終端部に配
置することが効果的である。これは、高電位パルスが配
線を何回も往復しないようにすることに効果がある。
【００８１】また、図６（Ｂ）に示すのは、グランド電
位を有するベタ配線６０３に囲まれて放電用のパターン
６０５が配置された配線６０４である。
位を有するベタ配線６０３に囲まれて放電用のパターン
６０５が配置された配線６０４である。
【００８２】このようなパターンも１００や１１４で示
される短絡用の配線の終端部に配置することが有効であ
る。また、アクティブマトリクス領域と周辺駆動回路領
域との間の領域に配置することも有用である。
される短絡用の配線の終端部に配置することが有効であ
る。また、アクティブマトリクス領域と周辺駆動回路領
域との間の領域に配置することも有用である。
【００８３】図７で示されるのは、２つの配線７０１と
７０３を７０２で示されるような配線パターンで接続し
たものである。このような構成は、配線７０１と７０３
を伝播してきた高電位パルスが７０２のパターン部分で
衝突し、そこで放電される機能を有している。
７０３を７０２で示されるような配線パターンで接続し
たものである。このような構成は、配線７０１と７０３
を伝播してきた高電位パルスが７０２のパターン部分で
衝突し、そこで放電される機能を有している。
【００８４】図７で示すようなパターンは、１００や１
１４で示される短絡用の配線の終端部やアクティブマト
リクス領域からはずれた部分に設けることが有効であ
る。図７で示すようなパターンを設けることにより、ア
クティブマトリクス回路内を高電位パルスが縦横無尽に
伝播することを抑制することができる。
１４で示される短絡用の配線の終端部やアクティブマト
リクス領域からはずれた部分に設けることが有効であ
る。図７で示すようなパターンを設けることにより、ア
クティブマトリクス回路内を高電位パルスが縦横無尽に
伝播することを抑制することができる。
【００８５】
【発明の効果】本明細書で開示する発明を利用するこに
よって、プラズマから誘起されるパルス状の高電位によ
って、作製途中の半導体装置が破壊してしまうことを防
ぐことができる。特に特別な作製工程の追加を行わずに
このことを実現することができる。
よって、プラズマから誘起されるパルス状の高電位によ
って、作製途中の半導体装置が破壊してしまうことを防
ぐことができる。特に特別な作製工程の追加を行わずに
このことを実現することができる。
【図１】 アクティブマトリクス型の液晶表示装置の構
成の概要を示す。
成の概要を示す。
【図２】 アクティブマトリクス型の回路を作製する工
程を示す。
程を示す。
【図３】 プラズマ中のイオンのエネルギーの分布を示
す。
す。
【図４】 従来における薄膜トランジスタの作製工程を
示す。
示す。
【図５】 アクティブマトリクス型の回路の例を示す。
【図６】 配線パターンを示す図。
【図７】 配線パターンを示す図。
１０１ ゲイト配線 １０２ ソース配線 １０３ 切断領域 １０４ 切断領域 １０５ 切断領域 １０６ 薄膜トランジスタ １０７ 液晶 １０８ ソース配線 １０９ 短絡配線 １１０ ゲイト電極 １１２ ゲイト配線 ２１１ ドレイン領域
Claims (6)
- 【請求項１】薄膜トランジスタのゲイト電極に延在した
第１の配線を形成する工程と、 前記第１の配線上に第１の絶縁膜を形成する工程と、 前記絶縁膜上に前記薄膜トランジスタのソース領域に接
続された第２の配線を形成する工程と、 前記第２の配線上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に導電パターンを形成する工程と、 を有し、 前記第１及び／または前記第２の配線には放電パターン
が形成されており、 前記導電パターンを形成すると同時に前記第１及び／ま
たは前記第２の配線を切断することを特徴とする半導体
装置の作製方法。 - 【請求項２】アクティブマトリクス回路の作製工程であ
って、 格子状に配置される第１の配線を形成する工程と、 前記第１の配線上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に前記第１の配線に直交する格子状
に配置される第２の配線を形成する工程と、 前記第２の配線上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に導電パターンを形成する工程と、 を有し、 前記第１及び／または前記第２の配線には放電パターン
が形成されており、 前記導電パターンを形成すると同時に前記第１及び／ま
たは前記第２の配線を切断することを特徴とする半導体
装置の作製方法。 - 【請求項３】請求項１または請求項２において、第１の
配線と第２の配線とは接続されて形成され、導電パター
ンの形成時に切断されることを特徴とする半導体装置の
作製方法。 - 【請求項４】アクティブマトリクス回路を構成する配線
を形成する工程と、 前記配線上に絶縁膜を形成する工程と、 前記絶縁膜上に導電パターンを形成する工程と、 を有し、 前記配線は放電パターンを有し、 前記導電パターンの形成時に前記放電パターンを有した
配線を切断することを特徴とする半導体装置の作製方
法。 - 【請求項５】請求項４において、最初アクティブマトリ
クス回路を構成する配線は互いに接続された状態を有
し、 導電パターンの形成の際に互いに分離されることを特徴
とする半導体装置の作製方法。 - 【請求項６】アクティブマトリクス回路を構成する配線
を形成する工程と、 前記配線上に絶縁膜を形成する工程と、 前記絶縁膜上に導電パターンを形成する工程と、 を有し、 前記配線は放電パターンを有し、 前記導電パターンの形成時に前記放電パターンを前記ア
クティブマトリクス回路を構成する配線から分離するこ
とを特徴とする半導体装置の作製方法。
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