JPH09106681A - ビットラインの状態確認用トランジスタ回路 - Google Patents

ビットラインの状態確認用トランジスタ回路

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JPH09106681A
JPH09106681A JP8217120A JP21712096A JPH09106681A JP H09106681 A JPH09106681 A JP H09106681A JP 8217120 A JP8217120 A JP 8217120A JP 21712096 A JP21712096 A JP 21712096A JP H09106681 A JPH09106681 A JP H09106681A
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JP
Japan
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bit line
phase
during
circuit
pair
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JP8217120A
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Bryan D Ackland
デヴィッド アックランド ブライアン
Jay H O'neill
ヘンリー オニール ジェイ
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AT&T Corp
Original Assignee
AT&T Corp
AT&T IPM Corp
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Publication date
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 電力消費量の少ないセンス増幅器、さらにま
た個別のラッチ回路を必要とせずに全体回路を単純化で
きるセンス増幅器を提供する。 【解決手段】 本発明によれば、電力消費の問題は、読
み出し電流がセンス増幅器によりビットラインから取り
出される時間長を最小にするようなセンス増幅器により
解決できる。特に交差結合されたセンス増幅器が、メモ
リサイクルの間メモリセルが読み出されているときに、
ビットラインから電流を取り出すことが許容されている
時間を最小にする。さらにビットラインから交差結合さ
れた増幅器を介して接地までの電流パスの長さを制限し
て、ＳＥＬＥＣＴ期間の短い一部の間だけ存在するよう
にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルの状態
を確認する回路に関し、特に電力消費量の少ないトラン
ジスタ回路に関する。
【０００２】
【従来の技術】メモリセルからデータを読み出したり、
メモリセルにデータを書き込む高速回路、特にパケット
データをバッファ処理する高速回路に対するニーズが米
国特許第５，３０９，３９５号に記載されている。この
前掲の米国特許は、速度に関する問題を１回のメモリサ
イクルでメモリユニットから読み出し、およびそれに書
き込む回路を具備することにより解決している。この回
路は、プレチャージ回路と１対の交差結合センス増幅器
とラッチ生成器と読み出しラッチと書き込み回路とを有
する。前掲の３９５特許の図５に示されるように、メモ
リサイクルを規定するクロックを最初のハーフサイクル
（ｔ0−ｔ1）の間、メモリアレイ内を延びる１対の０ビ
ットラインと１ビットラインとをチャージし、同時にセ
ンス増幅器がクランプされ、残りの出力を生成する。こ
の最初のハーフサイクルの終了時にビットラインのプレ
チャージが終了する。クロックの次のハーフサイクルの
間、ワードがメモリ内で選択されパスが接続完了され、
それによりセンス増幅器がビットラインから電流を取り
出せるようになる。アナログ回路要素により提供される
自己時間遅延（ｔ1−ｔ2）の後、センス増幅器のクラン
プが取り除かれ、これにより増幅器は選択されたワード
の蓄積された２進情報状態により決定されるビットライ
ン上の電圧変化に追従する。この期間の間増幅器間の交
差結合が正のフィードバックを提供し、これによりビッ
トライン上の小さな電圧差をセンス増幅器の出力点上の
相補的論理状態に増幅する。最終期間（ｔ3−ｔ4）の
間、このセンス（検出）増幅器は、読み出されたデータ
をラッチし、新たなデータをメモリセル内に書き込むよ
うな信号を生成する。前掲の３９５特許の回路に対し、
メモリクロックの単一のハーフサイクル中に、メモリセ
ルに対し読み出し操作と書き込み操作の両方を実行させ
ることが、読み出しラッチ回路と書き込み回路に対する
共通のラッチ信号の条件である。前掲の３９５特許の回
路の利点は、その再生可能に交差結合された増幅器は、
読み出し操作の間ビットラインをわずかだけディスチャ
ージし、その後メモリセルの内容が読み出されるとビッ
トラインからわずか無視可能な電流を取り出すことがで
きる点である。ビットラインを供給電位に近づけること
により検出動作が完了後ビットラインの急速なプレチャ
ージを容易にする。
【０００３】前掲の３９５特許の回路は多くの応用例に
おいて、充分に満足できる機能を有し、メモリセルの内
容が読み出された後、低いパワードレインを有するが、
その交差結合された増幅器は、高速動作を達成するため
にメモリサイクルのプレチャージ部分の間と検出部分の
間、ビットラインから大量の電流を取り出してしまう。
【０００４】
【発明が解決しようとする課題】したがって本発明の目
的は、ビットラインから取り出す電流量が少なく、その
結果前掲の３９５特許よりも電力消費量の少ないセンス
増幅器を提供することである。さらにまた個別のラッチ
回路を必要とせずに全体回路を単純化できるセンス増幅
器を提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、速度の
問題は、自己クロック回路要素に頼ることなく回路動作
の４つの相を規定するクロックを採用することにより解
決でき、そして電力消費の問題は、読み出し電流がセン
ス増幅器によりビットラインから取り出される時間長を
最小にするようなセンス増幅器により解決できる。
【０００６】特に交差結合されたセンス増幅器が、メモ
リサイクルの間メモリセルが読み出されているときに、
ビットラインから電流を取り出すことが許容されている
時間を最小にする。さらにビットラインから交差結合さ
れた増幅器を介して接地までの電流パスの長さ（前掲の
３９５特許の”ＳＥＬＥＣＴ”波形の間持続する）を制
限して、ＳＥＬＥＣＴ期間（本発明においては評価期
間”ＥＶＡＬ”でプレチャージ期間の間ではない）の短
い一部の間だけ存在するようにする。さらにまた本発明
のセンス増幅器が、前掲の３９５特許で必要とされる別
個のラッチ生成機の機能を実行できるように回路を変更
することにより、より経済的な回路が実現できる。
【０００７】本発明によれば、メモリサイクルは４つの
相”ＰＲＥＣＨＡＲＧＥ”，”ＳＥＮＳＥ”，”ＥＶＡ
Ｌ”，”ＨＯＬＤ”に区分できる。これは前掲の３９５
特許の中間長さ自己タイムインターバルによる２つの
相”ｃｌｏｃｋ”と”ｓｅｌｅｃｔ”とは異なるもので
ある。
【０００８】
【発明の実施の形態】次に図１の回路を図２の波形を用
いて説明する。図２において、従来通り活性状態では波
を高く表す。図１においても従来通り、波形がアクティ
ブロウを表す場合には上線を用いる。ただし、上線は本
明細書においてはマイナス（−）をもって表す。図１に
おいて、ビットラインＢＩＴと−ＢＩＴリードは、３９
５特許の同一タイプのメモリアレイ（図示せず）のある
メモリセル（図示せず）に接続される。
【０００９】図１の回路は図２（ａ）に示す４つの相Ｃ
ＬＯＣＫ波形の元で動作する。このクロック波形は、図
２（ｂ）から（ｇ）のそれぞれの波形のスタートと終了
時を制御する。図１の回路は、図２（ｆ）のＳＥＬＥＣ
Ｔ波形によりメモリアレイにアクセスする動作状態に入
る。そしてこのＳＥＬＥＣＴ波形は後続の３相ＰＲＥＣ
ＨＡＲＧＥ，ＳＥＮＳＥ，ＥＶＡＬの間活性状態に維持
される。このＳＥＬＥＣＴ波形は、トランジスタＴ１，
Ｔ２を活性状態にして、ＰＲＥＣＨＡＲＧＥ相，ＳＥＮ
ＳＥ相，ＥＶＡＬ相の間、導通状態に維持する。図１内
の全てのトランジスタは、Ｐチャネルエンハストモ−ド
トランジスタであるが、ただし、トランジスタＴ５，Ｔ
６，Ｔ７は、Ｎチャネルエンハンストモードトランジス
タである。
【００１０】ＰＲＥＣＨＡＲＧＥ相 図２に示すＰＲＥＣＨＡＲＧＥ相の間、波形（ｂ）ＰＲ
Ｅ，（ｃ）ＢＡＬはハイ（即ち図１のアクティブロウ）
であり、一方（ｅ）ＥＮ、（ｇ）ＨＯＬＤはロウ（即ち
図１のインアクティブハイ）である。波形（ｂ）ＰＲＥ
は、トランジスタＴ１２，Ｔ１３を活性化してビットラ
インを供給電圧Ｖddの電位に初期化する。トランジスタ
Ｔ３，Ｔ５は、ビットラインＢＩＴの情報蓄積状態に応
答する正増幅器を構成し、トランジスタＴ４，Ｔ６は、
ビットラインＢＩＴ ＢＡＲの情報蓄積状態に応答する
反転増幅器を構成する。トランジスタ対Ｔ３，Ｔ５は、
以降対のセンス増幅器の一方と称し、トランジスタ対Ｔ
４，Ｔ６は、対のセンス増幅器の他方と称する。このＰ
ＲＥＣＨＡＲＧＥ相の間、センス増幅器の両方のトラン
ジスタＴ３，Ｔ４のソース端末は、バランス回路のトラ
ンジスタＴ１１により接続され、ＰＲＥＣＨＡＲＧＥ相
の終了時これらの端末間の無視可能な電圧差を保証す
る。
【００１１】ＰＲＥＣＨＡＲＧＥ相の間、（ｃ）ＢＡＬ
波形は、バランス回路トランジスタＴ８を活性化して、
トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６のゲート端末を一
緒にクランプする。（トランジスタＴ８は、後続のＳＥ
ＮＳＥ相の間導通状態を保持する。）活性状態の時に
（ｅ）ＥＮ波形は、非活性状態でトランジスタＴ７のゲ
ートをこのトランジスタを非導通状態に維持するような
電位に維持する。このトランジスタＴ７を非導通状態に
維持することにより、センス増幅器を接地から切り離
し、センス増幅器がビットライン用に接地への電流パス
提供できないようになる。トランジスタＴ７が、非導通
状態にある間、センス増幅器内のトランジスタのソース
端末は、ビットライン上の電位に追従するが、このトラ
ンジスタは電力を消費しない。ＰＲＥＣＨＡＲＧＥ相の
間、ビットラインに接続されているトランジスタＴ１
４，Ｔ１５は、どちらもオフ状態である。これらのトラ
ンジスタは、ＰＲＥＣＨＡＲＧＥ相の終了後、ビットラ
インの１つの電位が落ち始めたときに動作状態に入る。
【００１２】ＳＥＮＳＥ相 ＳＥＮＳＥ相の間、ＢＡＬ波形は活性状態のままであ
る。（ｄ）ＷＳ波形は、活性状態になりアレイ（図示せ
ず、ただし、３９５特許のワードラインと類似）内のメ
モリセルの列をリンクするワードラインを選択する。
（ｂ）ＰＲＥ波形は、非活性状態となりトランジスタＴ
１２とＴ１３をターンオフし、ＰＲＥＣＨＡＲＧＥ期間
を終了する。このＰＲＥＣＨＡＲＧＥ期間の終了によ
り、ビットラインは、それらが接続されるメモリセル内
に蓄積された情報により支配される電位をとることがで
きる。ビットラインの１つの電位は低下し始める。この
時間の間、交差接続されたセンス増幅器の１つは低下し
つつあるビットラインを追跡するソースを有し（この点
が３９５特許とは異なる）、トランジスタＴ７は、依然
として非導通状態にあるので、ビットラインからセンス
増幅器を介して接地までのパスは存在しない。このセン
ス増幅器のトランジスタのゲート（複数）は、ＢＡＬ波
形の制御下のトランジスタＴ８により依然として互いに
接続される。ビットラインの１つ（例えばビットライン
ＢＩＴ）の電位がそれを低下させると、そのビットライ
ンに接続されているトランジスタＴ１４は、そのドレイ
ンが対向するビットラインに接続されているトランジス
タＴ１５をターンオンし、そのビットラインをハイ状態
にクランプして両方のビットラインの電位が低下するの
を阻止する。
【００１３】ＥＶＡＬ相 この相の間ＷＳ波形は、活性状態を維持する。このＢＡ
Ｌ波形が非活性状態になり、ＥＮ波形は活性状態にな
る。このＢＡＬ波形が非活性状態にあることによりＴ８
は非導通状態になり、これによりセンス増幅器のトラン
ジスタのゲートのバランスを終了させる。同時にＥＮ波
形の活性状態相によりトランジスタＴ７は、ビットライ
ンからセンス増幅器を介して接地までの電流パスを完結
させる。このセンス増幅器は、ある電位に落ちたビット
ラインに対応する状態を採る。この相の間、ビットライ
ンの間メモリセルにより駆動されるように低下し続け
る。これはセンス増幅器がどのビットラインからも電流
を取り出すような相のみである。安定状態に到達すると
電流が停止する。
【００１４】ＬＡＴＣＨ相 この４番目の相の間ＨＯＬＤ波形が活性状態になり、ト
ランジスタＴ９とＴ１０をターンオンし、センス増幅器
端末ＢとＢＮを電位ソースＶddに接続する。これは、セ
ンス増幅器内のデータを電力消費なしにラッチする。こ
の相の間セレクトＳＥＬＥＣＴ波形は、非活性状態にな
り、これによりトランジスタＴ１，Ｔ２をターンオフ
し、メモリビットラインをセンス増幅器から切り離す。
このＷＳ波形は、非活性状態相になり、より低い電位に
引かれるメモリビットラインを停止することにより電力
をセーブする。この４番目の相は、ＰＲＥＣＨＡＲＧＥ
信号が活性状態になり、次のサイクルが開始する（即ち
メモリを空にする）時に終了する。このＰＲＥＣＨＡＲ
ＧＥ信号は、次の読みだしサイクルが、セレクト信号が
上がり、ＨＯＬＤ信号が落ちるときに開始するまでハイ
状態を維持する。
【００１５】情報が回路（図示せず、ただし３９５特許
に開示されている）によりメモリセル内に入力されるＷ
ＲＩＴＥ相は、ビットライン上の状態規定作動電圧を増
加させるものであり、このＷＲＩＴＥ相は、センス増幅
器がその後ビットラインから切断されるので、ＬＡＴＣ
Ｈ相の間あるいはその後に発生する。
【００１６】３９５特許の動作との比較 ３９５特許においては、ＳＥＬＥＣＴ信号によりトラン
ジスタ５８が導通し、それによりビットラインに対し、
センス増幅器を介した接地までのパスが完結し、それに
よりメモリサイクルの残りの間中ビットラインからの電
流を取り出すことになる。間隔ｔ1−ｔ2とｔ2−ｔ3とは
自己時間（self-timed）即ちアナログ回路パラメータに
より決定されるものである。後者の期間の持続時間は、
ビットライン間の電圧差により決定される。ビットライ
ン間の小さな電位差が存在せず、自己時間間隔ｔ1−ｔ2
が短い場合に、わずかな電位差が存在しない限りこの期
間は極めて短い。したがって、この期間の１つを短縮化
することにより他が長期化することになる。これに対
し、本発明の回路ではＳＥＮＳＥ相の間完全なハーフサ
イクルが発生することができ、これにより大きな電位差
が発生する。本発明の回路によれば、大きな電位差が発
生するのでＥＶＡＬ相の間増幅器によるビットラインの
状態の評価は、極めて高速で行うことができる。しか
し、このＥＶＡＬ相は、自己時間ではないのでＥＶＡＬ
相のハーフサイクルの全部を、センス増幅器を設定する
のに向けることができる。前述したように、３９５特許
のセンス増幅器はｔ1−ｔ4期間の間電流を取り出すこと
になるが、本発明においては、センス増幅器は、ＥＶＡ
Ｌ相の間のみビットラインから電流を取り出すことがで
き、その前のＳＥＮＳＥ相あるいは後続のＬＡＴＣＨ相
の間には電流を取り出すことはない。
【図面の簡単な説明】
【図１】本発明のセンス増幅器回路を表す図
【図２】図１の回路の動作を制御する波形を表す図
【図３】図１の回路との比較のために前掲の３９５特許
の回路を示す図
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイ ヘンリー オニール アメリカ合衆国，07728 ニュージャージ ー，フリーホールド，ブラッドレイ ドラ イブ 23

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリサイクルの間、同期ＳＲＡ
    Ｍのメモリセルを接続する１対のビットラインの状態を
    確認するトランジスタ回路において、 （Ａ）前記メモリサイクルの第１相の間、前記ビットラ
    インをプレチャージする手段と、 （Ｂ）前記ビットラインに対応する一対のトランジスタ
    増幅器と、 （Ｃ）前記メモリサイクルのある相で、前記一対の増幅
    器の状態を一次的にバランスさせる手段と、 （Ｄ）前記メモリサイクルの後の相の間、増幅器の状態
    を確保するために、前記一対の増幅器と前記ビットライ
    ンとを一次的に接続する手段と、 （Ｅ）前記後の相以降動作し、前記一対の増幅器を前記
    ビットラインから切り離す手段と、 （Ｆ）前記一対の増幅器を前記ビットラインから切り離
    すことに応答して、前記メモリサイクルの残りの相の
    間、前記ビットラインの状態とは独立して前記増幅器を
    確認した状態に維持する手段とからなることを特徴とす
    るビットラインの状態確認用トランジスタ回路。
  2. 【請求項２】 前記（Ｂ）増幅器は、ゲート電極とソー
    ス電極とドレイン電極を有するトランジスタからなり、
    前記（Ｃ）の手段は、前記増幅器のゲート電極間を接続
    するバランストランジスタを有することを特徴とする請
    求項１の回路。
  3. 【請求項３】 前記（Ｄ）の手段は、前記それぞれの増
    幅器に接続される前記ビットラインに対応するトランジ
    スタを有することを特徴とする請求項１の回路。
  4. 【請求項４】 前記それぞれのトランジスタは、前記ビ
    ットラインと前記増幅器の１つの間にソース電極とドレ
    イン電極を有することを特徴とする請求項３の回路。
  5. 【請求項５】 前記（Ｄ）の手段は、前記それぞれのト
    ランジスタのゲート電極を駆動する手段を有することを
    特徴とする請求項４の回路。
  6. 【請求項６】 前記（Ａ）の手段は、前記一対の増幅器
    のそれぞれのソース電極間に接続された交差結合トラン
    ジスタを有することを特徴とする請求項３の回路。
  7. 【請求項７】 前記（Ｆ）の手段は、前記一対の増幅器
    の各増幅器に対応したトランジスタを有することを特徴
    とする請求項１の回路。
  8. 【請求項８】 前記トランジスタは、前記増幅器が前記
    ビットラインから切り離された後、前記増幅器のソース
    とドレインに接続されるソースとドレインを有すること
    を特徴とする請求項７の回路。
  9. 【請求項９】 複数のメモリサイクル相の間、同期ＳＲ
    ＡＭのメモリセルを接続する１対のビットラインの状態
    を確認するトランジスタ回路の動作方法において、 （Ａ）複数のメモリサイクル相を規定するステップと、 （Ｂ）前記メモリサイクル相の第１相の間、前記ビット
    ラインをプレチャージするステップと、 （Ｃ）前記メモリサイクルのある相で、前記一対の増幅
    器の状態を一次的にバランスさせるステップと、 （Ｄ）前記メモリサイクルの後の相の間、増幅器の状態
    を確保するために、前記一対の増幅器と前記ビットライ
    ンとを一次的に接続するステップと、 （Ｅ）前記後の相以降動作し、前記一対の増幅器を前記
    ビットラインから切り離すステップと、 （Ｆ）前記一対の増幅器を前記ビットラインから切り離
    すことに応答して、前記メモリサイクルの残りの相の
    間、前記ビットラインの状態とは独立して前記増幅器を
    確認した状態に維持するステップとからなることを特徴
    とするビットラインの状態確認用トランジスタ回路の動
    作方法。
  10. 【請求項１０】 複数のメモリサイクル相の間、同期Ｓ
    ＲＡＭのメモリセルを接続する１対のビットラインの状
    態を確認するトランジスタ回路において、 （Ａ）メモリサイクル相の第１相の間、前記ビットライ
    ンをプレチャージする手段（Ｔ１１，Ｔ１２，Ｔ１３）
    と、 （Ｂ）前記ビットラインに対応し、前記それぞれのビッ
    トライン上の電位を予備的に追跡する一対のトランジス
    タ増幅器（Ｔ３／Ｔ５，Ｔ４／Ｔ６）と、 （Ｃ）前記メモリサイクルのある相（ＢＡＬ）で、前記
    一対の増幅器の状態を一次的にバランスさせる手段（Ｔ
    ８）と、 （Ｄ）前記メモリサイクルの後の相（ＥＮ）の間、前記
    一対の増幅器と前記ビットラインとを一次的に接続する
    手段（Ｔ７）と、 （Ｅ）前記ビットラインのそれぞれの状態を確認するた
    めに前記増幅器をイネーブルするバンランス手段を取り
    除く手段とからなることを特徴とするビットラインの状
    態確認用トランジスタ回路。
  11. 【請求項１１】 複数のメモリサイクル相の間、同期Ｒ
    ＡＭのあるメモリから情報を読み出す回路において、 （Ａ）前記メモリセルの出力に接続される一対のビット
    ラインと、 （Ｂ）前記メモリサイクルの第１相の間、前記ビットラ
    インをプリチャージする手段と、 （Ｃ）前記ビットラインに接続されメモリセル内にスト
    アされた値を表す検出出力を生成する再生的交差結合セ
    ンス増幅器と、 （Ｄ）前記メモリサイクルの第２相の間、前記センス増
    幅器の状態を一次的にバランスさせる手段と、 （Ｅ）前記検出出力の生成を可能にするために前記メモ
    リサイクルの第１と第２相の後、前記センス増幅器を電
    力パワーのソースに一次的に接続する手段とからなるこ
    とを特徴とするメモリから情報を読み出す回路。
  12. 【請求項１２】 前記（Ｅ）の手段は、前記検出出力が
    生成された時、前記増幅器を前記ビットラインから切り
    離すことを特徴とする請求項１１の回路。
  13. 【請求項１３】 （Ｇ）前記一対の増幅器を前記ビット
    ラインから切り離すことに応答して、前記メモリサイク
    ルの残りの相の間、前記ビットラインの状態とは独立し
    て前記増幅器を前記ビットラインから確認された状態に
    維持することを特徴とする請求項１２の回路。
  14. 【請求項１４】 （Ｈ）前記（Ｄ）の前に動作可能で、
    前記交差接続された増幅器が前記第２相の間、前記ビッ
    トライン上の電位を一次的に追跡させる手段とをさらに
    有することを特徴とする請求項１１の回路。
  15. 【請求項１５】 前記電力ソースは、前記ビットライン
    を含むことを特徴とする請求項１１の回路。
JP8217120A 1995-08-22 1996-08-19 ビットラインの状態確認用トランジスタ回路 Pending JPH09106681A (ja)

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