JPH02306492A - ダイナミック・ランダム・アクセス・メモリ - Google Patents
ダイナミック・ランダム・アクセス・メモリInfo
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- JPH02306492A JPH02306492A JP1127114A JP12711489A JPH02306492A JP H02306492 A JPH02306492 A JP H02306492A JP 1127114 A JP1127114 A JP 1127114A JP 12711489 A JP12711489 A JP 12711489A JP H02306492 A JPH02306492 A JP H02306492A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミック−ランダム・アクセス・メモリ
に関し、特に、動作電源電圧の定格値が低減されても容
易に対処することができるダイナミック・ランダム・ア
クセス・メモリに関する。
に関し、特に、動作電源電圧の定格値が低減されても容
易に対処することができるダイナミック・ランダム・ア
クセス・メモリに関する。
［従来の技術］
近年様々な分野で半導体メモリが一般的に用いられてい
る。このような半導体メモリの１つにダイナミック・ラ
ンダム・アクセス・メモリ（以下、ＤＲＡＭと称す）と
呼ばれる半導体メモリがある。
る。このような半導体メモリの１つにダイナミック・ラ
ンダム・アクセス・メモリ（以下、ＤＲＡＭと称す）と
呼ばれる半導体メモリがある。
まず従来から用いられているＤＲＡＭの構成および動作
について説明する。
について説明する。
第１２図に従来から用いられているＤＲＡＭの続出部の
全体の概略構成の一例を示す。第１２図を参照してＤＲ
ＡＭは、情報を記憶するメモリセルが行および列からな
るマトリクス状に配列されたメモリセルアレイＭＡと、
外部から与えられる外部アドレスに応答して内部アドレ
スを発生するアドレスバッファＡＢと、アドレスバッフ
ァＡＢから内部行アドレスを受け、メモリセルアレイＭ
Ａのうちの対応の行を選択するＸデコーダＡＤＸと、ア
ドレスバッファＡＢから内部列アドレスを受け、メモリ
セルアレイＭＡの対応の列を選択するＹデコーダＡＤＹ
とを含む。
全体の概略構成の一例を示す。第１２図を参照してＤＲ
ＡＭは、情報を記憶するメモリセルが行および列からな
るマトリクス状に配列されたメモリセルアレイＭＡと、
外部から与えられる外部アドレスに応答して内部アドレ
スを発生するアドレスバッファＡＢと、アドレスバッフ
ァＡＢから内部行アドレスを受け、メモリセルアレイＭ
Ａのうちの対応の行を選択するＸデコーダＡＤＸと、ア
ドレスバッファＡＢから内部列アドレスを受け、メモリ
セルアレイＭＡの対応の列を選択するＹデコーダＡＤＹ
とを含む。
アドレスバッファＡＢは、メモリセルアレイＭＡの行を
指定する行アドレスとメモリセルアレイＭＡの列を指定
する列アドレスとを時分割的に受け、それぞれ所定のタ
イミングで内部行アドレスおよび内部列アドレスを発生
し、ＸデコーダＡＤＸおよびＹデコーダＡＤＹへそれぞ
れ与える。
指定する行アドレスとメモリセルアレイＭＡの列を指定
する列アドレスとを時分割的に受け、それぞれ所定のタ
イミングで内部行アドレスおよび内部列アドレスを発生
し、ＸデコーダＡＤＸおよびＹデコーダＡＤＹへそれぞ
れ与える。
外部アドレスにより指定されるメモリセルのデータを読
出すために、ＸデコーダＡＤＸからの行アドレスデコー
ド信号により選択された行に接続されるメモリセルのデ
ータを検知し増幅するセンスアンプと、ＹデコーダＡＤ
Ｙからの列アドレスデコード信号に応答して、選択され
た１行のメモリセルのうち対応の列に接続されるメモリ
セルのデータを出力バッファＯＢへ伝達する入出力イン
ターフェイス（Ｉ １０）と、入出力インターフェイス
（１１０）を介して伝達されたメモリセルデ・ −夕を
ＤＲＡＭの外部へ伝達する出力バッファＯＢとを含む。
出すために、ＸデコーダＡＤＸからの行アドレスデコー
ド信号により選択された行に接続されるメモリセルのデ
ータを検知し増幅するセンスアンプと、ＹデコーダＡＤ
Ｙからの列アドレスデコード信号に応答して、選択され
た１行のメモリセルのうち対応の列に接続されるメモリ
セルのデータを出力バッファＯＢへ伝達する入出力イン
ターフェイス（Ｉ １０）と、入出力インターフェイス
（１１０）を介して伝達されたメモリセルデ・ −夕を
ＤＲＡＭの外部へ伝達する出力バッファＯＢとを含む。
ここで第１２図においては、センスアンプと入出力イン
ターフェイス（Ｉ １０）とが１つのブロックＳＩで示
される。出力バッファＯＢは、ブロックＳｌから伝達さ
れた続出データを受けて対応の出力データＤｏｕｔに変
換して出力する。
ターフェイス（Ｉ １０）とが１つのブロックＳＩで示
される。出力バッファＯＢは、ブロックＳｌから伝達さ
れた続出データを受けて対応の出力データＤｏｕｔに変
換して出力する。
ＤＲＡＭの各種動作タイミングを制御するための制御信
号を発生するために、制御信号発生系周辺回路ＣＧが設
けられる。制御信号発生系周辺回路ＣＧは、後に詳述す
る、プリチャージ電位ｖ［１１ワ一ド線駆動信号Ｒｎ、
イコライズ信号φＥ１プリチャージ信号φＰ、センスア
ンプ活性化信号φ８などを発生する。
号を発生するために、制御信号発生系周辺回路ＣＧが設
けられる。制御信号発生系周辺回路ＣＧは、後に詳述す
る、プリチャージ電位ｖ［１１ワ一ド線駆動信号Ｒｎ、
イコライズ信号φＥ１プリチャージ信号φＰ、センスア
ンプ活性化信号φ８などを発生する。
ＤＲＡＭに動作電源電圧を印加するためにパッドＰＡが
設けられる。パッドＰＡは外部電源端子に接続され、外
部から印加される動作電源電圧ＶＣＣを受は内部動作電
源電圧Ｖｃｃを伝達する。
設けられる。パッドＰＡは外部電源端子に接続され、外
部から印加される動作電源電圧ＶＣＣを受は内部動作電
源電圧Ｖｃｃを伝達する。
なお、半導体チップＣＨ上には、ＤＲＡＭと外部装置と
の接続を与えるためにチップＣＨ周辺に複数のポンディ
ングパッドが設けられているが、第１２図においては電
源用パッドＰＡのみが代表的に示される。
の接続を与えるためにチップＣＨ周辺に複数のポンディ
ングパッドが設けられているが、第１２図においては電
源用パッドＰＡのみが代表的に示される。
第１２図に示されるメモリセルアレイおよびそれに関連
の回路の概略構成を第１３図に示す。第１３図を参照し
て、メモリセルアレイＭＡは、各々がメモリセルアレイ
ＭＡの１行を選択するワード線ＷＬ １． ＷＬ ２．
−、 ＷＬ ｎと、各々がメモリセルアレイＭＡの１列
のメモリセルを選択するビット線対ＢＬＯ，Ｂτ爾、Ｂ
ＬＩ、Ｂτ了、・・・、ＢＬｍ、Ｂ丁席を含む。ビット
線ＢＬＯ，ＢＬＯ１・・・、ＢＬｍ、ＢＬｍは折返しビ
ット線を構成し、２本のビット線が１つのビット線対を
構成する。
の回路の概略構成を第１３図に示す。第１３図を参照し
て、メモリセルアレイＭＡは、各々がメモリセルアレイ
ＭＡの１行を選択するワード線ＷＬ １． ＷＬ ２．
−、 ＷＬ ｎと、各々がメモリセルアレイＭＡの１列
のメモリセルを選択するビット線対ＢＬＯ，Ｂτ爾、Ｂ
ＬＩ、Ｂτ了、・・・、ＢＬｍ、Ｂ丁席を含む。ビット
線ＢＬＯ，ＢＬＯ１・・・、ＢＬｍ、ＢＬｍは折返しビ
ット線を構成し、２本のビット線が１つのビット線対を
構成する。
すなわちビット線ＢＬＯ，ＢＬＯが１対のビット線対を
構成し、ビット線ＢＬＩ、ＢＬ１が１対のビット線対を
構成する。以下同様にして、ビット線ＢＬｍ、ＢＬｍが
ビット線対を構成する。
構成し、ビット線ＢＬＩ、ＢＬ１が１対のビット線対を
構成する。以下同様にして、ビット線ＢＬｍ、ＢＬｍが
ビット線対を構成する。
情報を記憶するメモリセル１は、ビット線ＢＬＯ，Ｂ、
ＬＯ１・・・、ＢＬｍ、ＢＬｍの各々と１本のおきのワ
ード線との交点に設けられる。すなわち、各ビット線対
においては、１本のワード線と１対のビット線のいずれ
かのビット線との交点にメモリセル１が接続される。
ＬＯ１・・・、ＢＬｍ、ＢＬｍの各々と１本のおきのワ
ード線との交点に設けられる。すなわち、各ビット線対
においては、１本のワード線と１対のビット線のいずれ
かのビット線との交点にメモリセル１が接続される。
ビット線対ＢＬＯ，ＢＬＯ，−・・、ＢＬｍ、ＢＬｌの
各々には、ＤＲＡＭのスタンバイ時に各ビット線の電位
を平衡化し、かつ所定の電位ＶＢにプリチャージするた
めに、プリチャージ／イコライズ回路１５０が設けられ
る。
各々には、ＤＲＡＭのスタンバイ時に各ビット線の電位
を平衡化し、かつ所定の電位ＶＢにプリチャージするた
めに、プリチャージ／イコライズ回路１５０が設けられ
る。
選択されたメモリセルのデータを検知し増幅するために
、ビット線対ＢＬＯ，ＢＬＯ１・・・、ＢＬｍ、ＢＬｍ
の各々には、センスアンプ５０が設けられる。センスア
ンプ５０は、第１の信号線１４および第２の信号線１７
を介してそれぞれ伝達される第１のセンスアンプ駆動信
号φ、および第２のセンスアンプ駆動信号φＢに応答し
て活性化され、対応のビット線対の電位差を検出し差動
的に増幅する。
、ビット線対ＢＬＯ，ＢＬＯ１・・・、ＢＬｍ、ＢＬｍ
の各々には、センスアンプ５０が設けられる。センスア
ンプ５０は、第１の信号線１４および第２の信号線１７
を介してそれぞれ伝達される第１のセンスアンプ駆動信
号φ、および第２のセンスアンプ駆動信号φＢに応答し
て活性化され、対応のビット線対の電位差を検出し差動
的に増幅する。
選択されたメモリセルのデータを出力バッファＯＢ（第
１２図参照）へ伝達するために、ビ・ソト線対ＢＬＯ，
百Ｔ石、・・・、ＢＬｍ、Ｂτ石の各々に、Ｙデコーダ
ＡＤＹからの列アドレスデコード信号に応答してオン状
態となり、対応のビット線対をデータ入出力バスｌ１０
１丁７δへ接続するトランスファゲートＴｏ、ＴＯ’
、ＴＩ、ＴＩ’ 、Ｔｍ、Ｔｍ’ が設けられる。トラ
ンスファゲートＴＯ，ＴＯ’はビット線ＢＬＯ，Ｂで万
に対して設けられ、トランスファゲートＴｌ、Ｔｌ’
はビット線ＢＬＩ、ＢＬＩに対して設けられ、トランス
ファゲートＴｍ、Ｔｍ’ はビット線対ＢＬｍ。
１２図参照）へ伝達するために、ビ・ソト線対ＢＬＯ，
百Ｔ石、・・・、ＢＬｍ、Ｂτ石の各々に、Ｙデコーダ
ＡＤＹからの列アドレスデコード信号に応答してオン状
態となり、対応のビット線対をデータ入出力バスｌ１０
１丁７δへ接続するトランスファゲートＴｏ、ＴＯ’
、ＴＩ、ＴＩ’ 、Ｔｍ、Ｔｍ’ が設けられる。トラ
ンスファゲートＴＯ，ＴＯ’はビット線ＢＬＯ，Ｂで万
に対して設けられ、トランスファゲートＴｌ、Ｔｌ’
はビット線ＢＬＩ、ＢＬＩに対して設けられ、トランス
ファゲートＴｍ、Ｔｍ’ はビット線対ＢＬｍ。
ＢＬｍに対して設けられる。ＹデコーダＡＤＹからの列
アドレスデコード信号に応答して１対のトランスファゲ
ートがオン状態となり、対応のビ・ント線対がデータ入
出力バスＩ１０．Ｉ１０へ接続される。センスアンプ５
０．トランスファゲートＴＱ、Ｔｏ’ 〜Ｔｍ、Ｔｍ’
およびデータ入出力バスＩ１０．Ｉ／δが第１２図に示
すプロ・ツクＳ■に対応する。
アドレスデコード信号に応答して１対のトランスファゲ
ートがオン状態となり、対応のビ・ント線対がデータ入
出力バスＩ１０．Ｉ１０へ接続される。センスアンプ５
０．トランスファゲートＴＱ、Ｔｏ’ 〜Ｔｍ、Ｔｍ’
およびデータ入出力バスＩ１０．Ｉ／δが第１２図に示
すプロ・ツクＳ■に対応する。
第１４図は、第１３図に示される構成のうち１対のビッ
ト線対に関連する回路構成を詳細に示す図であり、特に
センスアンプ５０を駆動する装置の構成を具体的に示す
回路図である。
ト線対に関連する回路構成を詳細に示す図であり、特に
センスアンプ５０を駆動する装置の構成を具体的に示す
回路図である。
第１４図を参照して、メモリセル１は、情報を電荷の形
態で記憶するメモリキャパシタ６と、ワード線３上に伝
達されるワード線駆動信号Ｒｎに応答してオン状態とな
り、メモリキャパシタ６をビット線２へ接続する選択ト
ランジスタ５を備える。選択トランジスタ５はｎチャネ
ル絶縁ゲート電界効果トランジスタ（以下、ｎ−ＦＥＴ
と称す）から構成され、そのゲートはワード線３に接続
され、そのソースはビット線２に接続される。メモリキ
ャパシタ６の一方電極は記憶ノード４を介して選択トラ
ンジスタ５のドレインへ接続され、他方電極は接地電位
ＧＮＤへ接続される。
態で記憶するメモリキャパシタ６と、ワード線３上に伝
達されるワード線駆動信号Ｒｎに応答してオン状態とな
り、メモリキャパシタ６をビット線２へ接続する選択ト
ランジスタ５を備える。選択トランジスタ５はｎチャネ
ル絶縁ゲート電界効果トランジスタ（以下、ｎ−ＦＥＴ
と称す）から構成され、そのゲートはワード線３に接続
され、そのソースはビット線２に接続される。メモリキ
ャパシタ６の一方電極は記憶ノード４を介して選択トラ
ンジスタ５のドレインへ接続され、他方電極は接地電位
ＧＮＤへ接続される。
プリチャージ／イコライズ回路１５０は、ｎ−ＦＥＴ９
，１０および１２を含む。ｎ−ＦＥＴ９は、プリチャー
ジ信号伝達用信号線１１を介して伝達されるプリチャー
ジ信号φＰに応答してオン状態となり、プリチャージ電
位伝達用信号線８を介して伝達されるプリチャージ電圧
ｖ８をビット線２へ伝達する。ｎ−ＦＥＴｌ０は、信号
線１１を介して伝達されるプリチャージ信号φＰに応答
してオン状態となり、信号線８を介して伝達されるプリ
チャージ電圧ＶＢをビット線７へ伝達する。
，１０および１２を含む。ｎ−ＦＥＴ９は、プリチャー
ジ信号伝達用信号線１１を介して伝達されるプリチャー
ジ信号φＰに応答してオン状態となり、プリチャージ電
位伝達用信号線８を介して伝達されるプリチャージ電圧
ｖ８をビット線２へ伝達する。ｎ−ＦＥＴｌ０は、信号
線１１を介して伝達されるプリチャージ信号φＰに応答
してオン状態となり、信号線８を介して伝達されるプリ
チャージ電圧ＶＢをビット線７へ伝達する。
ｎ−ＦＥＴ１２は、イコライズ信号伝達用信号線１３を
介して伝達されるイコライズ信号φＰに応答してオン状
態となり、ビット線２およびビット線７を電気的に短絡
してビット線２およびビット線７の電位を平衡化する。
介して伝達されるイコライズ信号φＰに応答してオン状
態となり、ビット線２およびビット線７を電気的に短絡
してビット線２およびビット線７の電位を平衡化する。
センスアンプ５０は、ｎチャネル絶縁ゲート電界効果ト
ランジスタ（以下、ｐ−ＦＥＴと称す）１５、．１５と
、ｎ−ＦＥＴ１８，１９を含む。センスアンプ５０は、
０ＭＯ８構成のフリップフロップにより構成され、ｐ−
ＦＥＴ１５，１６のゲートとその一方電極が交差接続さ
れ、かつｎ−ＦＥＴ１８，１９のゲートとその一方電極
が交差接続される。ｐ−ＦＥＴ１５とｎ−ＦＥＴ１８の
一方電極との接続点はビット線２に接続される。ｐ−Ｆ
Ｅ、Ｔ１６およびｎ−ＦＥＴ１９の一方電極との接続点
は、ビット線７へ接続される。ｐ−ＦＥＴ１５，１６の
他方電極はともに第１のセンスアンプ駆動信号φえを伝
達する信号線１４に接続される。ｎ−ＦＥＴ１８，１’
９の他方電極はともに第２のセンスアンプ駆動信号φ８
を伝達する信号線１７に接続される。
ランジスタ（以下、ｐ−ＦＥＴと称す）１５、．１５と
、ｎ−ＦＥＴ１８，１９を含む。センスアンプ５０は、
０ＭＯ８構成のフリップフロップにより構成され、ｐ−
ＦＥＴ１５，１６のゲートとその一方電極が交差接続さ
れ、かつｎ−ＦＥＴ１８，１９のゲートとその一方電極
が交差接続される。ｐ−ＦＥＴ１５とｎ−ＦＥＴ１８の
一方電極との接続点はビット線２に接続される。ｐ−Ｆ
Ｅ、Ｔ１６およびｎ−ＦＥＴ１９の一方電極との接続点
は、ビット線７へ接続される。ｐ−ＦＥＴ１５，１６の
他方電極はともに第１のセンスアンプ駆動信号φえを伝
達する信号線１４に接続される。ｎ−ＦＥＴ１８，１’
９の他方電極はともに第２のセンスアンプ駆動信号φ８
を伝達する信号線１７に接続される。
信号線１４と信号線１７との間には、信号線１４．１７
の電位を所定電位ＶＢにプリチャージしかつイコライズ
するために、ｎ−ＦＥＴ２６，２７および２８が設けら
れる。ｎ−ＦＥＴ２６は、信号線１１を介して伝達され
るプリチャージ信号φＰに応答してオン状態となり、信
号線８を介して伝達される所定の一定電位のプリチャー
ジ電圧■らを信号線１４上へ伝達する。ｎ−ＦＥＴ２７
は信号線１１を介して伝達されるプリチャージ信号φＰ
に応答してオン状態となり、信号線８を介して伝達され
るプリチャージ電圧■８を信号線１７上へ伝達する。ｎ
−ＦＥＴ２８は、信号線１１を介して伝達されるプリチ
ャージ信号φＰに応答してオン状態となり、信号線１４
．１７を電気的に短絡して、信号線１４．１７は電位を
平衡化する。
の電位を所定電位ＶＢにプリチャージしかつイコライズ
するために、ｎ−ＦＥＴ２６，２７および２８が設けら
れる。ｎ−ＦＥＴ２６は、信号線１１を介して伝達され
るプリチャージ信号φＰに応答してオン状態となり、信
号線８を介して伝達される所定の一定電位のプリチャー
ジ電圧■らを信号線１４上へ伝達する。ｎ−ＦＥＴ２７
は信号線１１を介して伝達されるプリチャージ信号φＰ
に応答してオン状態となり、信号線８を介して伝達され
るプリチャージ電圧■８を信号線１７上へ伝達する。ｎ
−ＦＥＴ２８は、信号線１１を介して伝達されるプリチ
ャージ信号φＰに応答してオン状態となり、信号線１４
．１７を電気的に短絡して、信号線１４．１７は電位を
平衡化する。
センスアンプ５０を駆動するために、信号線１４と第１
の電源電位供給端子２４（第１２図に示すパッドＰＡに
対応）との間に、第１のセンスアンプ活性化信号７７に
応答してオン状態となり、信号線１４を第１の電源線３
１へ接続するｐ−ＦＥＴ２２が設けられる。
の電源電位供給端子２４（第１２図に示すパッドＰＡに
対応）との間に、第１のセンスアンプ活性化信号７７に
応答してオン状態となり、信号線１４を第１の電源線３
１へ接続するｐ−ＦＥＴ２２が設けられる。
同様に、信号線１７と第２の電源電位供給端子２９との
間に、第２のセンスアンプ活性化信号φ８に応答してオ
ン状態となり、信号線１７を第２の電源線３０へ接続す
るｎ−ＦＥＴ２５が設けられる。
間に、第２のセンスアンプ活性化信号φ８に応答してオ
ン状態となり、信号線１７を第２の電源線３０へ接続す
るｎ−ＦＥＴ２５が設けられる。
センスアンプ活性化信号φ５．φ８はそれぞれ信号入力
端子２３ａ、２３ｂを介してｐ−ＦＥＴ２２およびｎ−
ＦＥＴ２５のゲートへ与えられる。
端子２３ａ、２３ｂを介してｐ−ＦＥＴ２２およびｎ−
ＦＥＴ２５のゲートへ与えられる。
電源端子２４．２９は、ＤＲＡＭ外部から所定の電位供
給を受けるために、ＤＲＡＭが形成される半導体チップ
Ｃ１周辺に形成されたボンディングパッドにより形成さ
れる。端子２４はパッドＰＡに対応する。
給を受けるために、ＤＲＡＭが形成される半導体チップ
Ｃ１周辺に形成されたボンディングパッドにより形成さ
れる。端子２４はパッドＰＡに対応する。
ビット線２は寄生容量２０を有し、ビット線７は寄生容
量２１を有する。
量２１を有する。
なお、第１４図に示す構成においては、図面の煩雑化を
避けるために、１本のワード線３と、このワード線３に
接続されたメモリセル１のみが代表的に示される。また
、ビット線２，７および信号線１４．１７を所定電位に
プリチャージするプリチャージ電圧ＶＢは通常動作電源
電圧Ｖｃｃの約２分の１の一定の電位に設定される。
避けるために、１本のワード線３と、このワード線３に
接続されたメモリセル１のみが代表的に示される。また
、ビット線２，７および信号線１４．１７を所定電位に
プリチャージするプリチャージ電圧ＶＢは通常動作電源
電圧Ｖｃｃの約２分の１の一定の電位に設定される。
第１５図は第１４図に示す回路構成の動作を示す信号波
形図である。第１５図においては、第１４図に示すメモ
リセル１に論理“１”の情報が記憶されており、この記
憶情報“１”を読出す場合の動作の信号波形が示される
。次に、第１４図および第１５図を参照してメモリセル
データの読出動作について説明する。
形図である。第１５図においては、第１４図に示すメモ
リセル１に論理“１”の情報が記憶されており、この記
憶情報“１”を読出す場合の動作の信号波形が示される
。次に、第１４図および第１５図を参照してメモリセル
データの読出動作について説明する。
時刻ｔｏから時刻ｔ１の間のスタンバイ状態においては
、プリチャージ信号φＰおよびイコライズ信号φＥはと
もに“Ｈ″レベルある。このため、ｎ−ＦＥＴ９，１０
．１２およびｎ−ＦＥＴ２６．２７．２８はすべてオン
状態にあり、これによりビット線２，７および信号線１
４．１７はそれぞれ所定のプリチャージ電位ＶＢ （
＝Ｖｃｃ／２）に保持されている。
、プリチャージ信号φＰおよびイコライズ信号φＥはと
もに“Ｈ″レベルある。このため、ｎ−ＦＥＴ９，１０
．１２およびｎ−ＦＥＴ２６．２７．２８はすべてオン
状態にあり、これによりビット線２，７および信号線１
４．１７はそれぞれ所定のプリチャージ電位ＶＢ （
＝Ｖｃｃ／２）に保持されている。
時刻ｔ１においてスタンバイ状態が終了し、メモリサイ
クルが始まると、プリチャージ信号φＰおよびイコライ
ズ信号φＥはそれぞれＬ” レベルへ降下する。これに
よりｎ−ＦＥＴ９，１０゜１２．２６．２７および２８
はすべてオフ状態となる。
クルが始まると、プリチャージ信号φＰおよびイコライ
ズ信号φＥはそれぞれＬ” レベルへ降下する。これに
よりｎ−ＦＥＴ９，１０゜１２．２６．２７および２８
はすべてオフ状態となる。
時刻ｔ２において、プリチャージ信号φＰおよびイコラ
イズ信号φＥが“Ｌ” レベルとなり、ｎ−ＦＥＴ９，
１０，１２，２６．２７および２８がすべてオフ状態と
なったとき、第１２図にに示すアドレスバッファＡＢか
ら内部行アドレスがＸデコーダＡＤＸへ与えられ、メモ
リセルアレイＭＡにおける行選択が行なわれる。
イズ信号φＥが“Ｌ” レベルとなり、ｎ−ＦＥＴ９，
１０，１２，２６．２７および２８がすべてオフ状態と
なったとき、第１２図にに示すアドレスバッファＡＢか
ら内部行アドレスがＸデコーダＡＤＸへ与えられ、メモ
リセルアレイＭＡにおける行選択が行なわれる。
時刻ｔ３において、選択されたワード線３（第一 １
４ − １４図に示すワード線３が選択されたものとする）上に
ワード線駆動信号Ｒｎが伝達され、ワード線３の電位が
立上がる。これにより、メモリセル１の選択トランジス
タ５がオン状態となり、メモリキャパシタ６がビット線
２へ接続される。この結果、記憶ノード４に蓄えられて
いた電荷がビット線２上ぺ移動し、ビット線２の電位が
わずかΔＶ上昇する。このビット線２の電位上昇Δ■の
値は、メモリキャパシタ６の容量値Ｃ６とビット線２の
寄生容量２０の容量値Ｃ２０と記憶ノード４の記憶電圧
Ｖ４とによって決定され、通常１００〜２００ｍＶの値
となる。
４ − １４図に示すワード線３が選択されたものとする）上に
ワード線駆動信号Ｒｎが伝達され、ワード線３の電位が
立上がる。これにより、メモリセル１の選択トランジス
タ５がオン状態となり、メモリキャパシタ６がビット線
２へ接続される。この結果、記憶ノード４に蓄えられて
いた電荷がビット線２上ぺ移動し、ビット線２の電位が
わずかΔＶ上昇する。このビット線２の電位上昇Δ■の
値は、メモリキャパシタ６の容量値Ｃ６とビット線２の
寄生容量２０の容量値Ｃ２０と記憶ノード４の記憶電圧
Ｖ４とによって決定され、通常１００〜２００ｍＶの値
となる。
時刻ｔ４において、センスアンプ活性化信号φ、が上昇
し、一方センスアンプ活性化信号ｉが降下し、ｎ −Ｆ
Ｅ Ｔ ２５およびｐ−ＦＥＴ２２がそれぞれオン状
態となり、第１の信号線１４および第２の信号線１７は
それぞれ第１の電源線３１および第２の電源線３０へそ
れぞれ接続される。
し、一方センスアンプ活性化信号ｉが降下し、ｎ −Ｆ
Ｅ Ｔ ２５およびｐ−ＦＥＴ２２がそれぞれオン状
態となり、第１の信号線１４および第２の信号線１７は
それぞれ第１の電源線３１および第２の電源線３０へそ
れぞれ接続される。
これにより、第１の信号線１４の電位が上昇し始め、か
つ第２の信号線１７の電位が下降し始める。
つ第２の信号線１７の電位が下降し始める。
この第１および第２の信号線１４．１７の電位の上昇お
よび下降により、ｐ−ＦＥＴ１５，１６およびｎ−ＦＥ
Ｔ１８，１９からなるフリップフロップ回路（センスア
ンプ５０）が活性化され、メモリセルデータのセンス動
作を開始し、ビット線２．７間の微小電位差ΔＶの差動
増幅を行なう。
よび下降により、ｐ−ＦＥＴ１５，１６およびｎ−ＦＥ
Ｔ１８，１９からなるフリップフロップ回路（センスア
ンプ５０）が活性化され、メモリセルデータのセンス動
作を開始し、ビット線２．７間の微小電位差ΔＶの差動
増幅を行なう。
ここで、ビット線７は選択メモリセルが接続されていな
いので、ビット線７の電位が時刻ｔ４までプリチャージ
レベルのＶ ｃ ｃ ／ ２のままである。
いので、ビット線７の電位が時刻ｔ４までプリチャージ
レベルのＶ ｃ ｃ ／ ２のままである。
このセンス動作の場合、ビット線２がΔＶだけ電位上昇
したことにより、ｎ−Ｆ−ＥＴ１９がオン状態となると
、第２の信号線１７の電位下降に伴い、寄生容量２１に
与えられていた電荷がｎ−ＦＥＴ１９を介して第２の信
号線１７へ放電されて、時刻ｔ５においてビット線７の
電位がほぼＯＶ程度になる。
したことにより、ｎ−Ｆ−ＥＴ１９がオン状態となると
、第２の信号線１７の電位下降に伴い、寄生容量２１に
与えられていた電荷がｎ−ＦＥＴ１９を介して第２の信
号線１７へ放電されて、時刻ｔ５においてビット線７の
電位がほぼＯＶ程度になる。
一方、ビット線７の電位下降により、ｐ−ＦＥＴ１５が
オン状態となり、第１の信号線１４上の電位がｐＬＦＥ
Ｔ１５を介してビット線２上へ伝達され、ビット線２の
電位がＶｃｃレベルに上昇する。ビット線２上の電位は
選択トランジスタ５を介して記憶ノード４へ伝達され、
記憶ノード４の電位レベルがＶｃｃ−ＶＴＮ となり、
メモリセル１へのデータの再書込みが行なわれる。ここ
でＶＴＮは選択トランジスタ５のしきい値電圧である。
オン状態となり、第１の信号線１４上の電位がｐＬＦＥ
Ｔ１５を介してビット線２上へ伝達され、ビット線２の
電位がＶｃｃレベルに上昇する。ビット線２上の電位は
選択トランジスタ５を介して記憶ノード４へ伝達され、
記憶ノード４の電位レベルがＶｃｃ−ＶＴＮ となり、
メモリセル１へのデータの再書込みが行なわれる。ここ
でＶＴＮは選択トランジスタ５のしきい値電圧である。
ビット線２．７上の信号電位の増幅動作が完了し、その
電位がそれぞれ電源電位Ｖｃｃレベル、接地電位ＧＮＤ
レベルに確定すると、時刻ｔ８までの間に列デコーダＡ
ＤＹ （第１２図参照）からのアドレスデコード信号に
よりメモリセルアレイの１列が選択され、ビット線２．
７がデータ入出力バスＩ１０． Ｉｌｏ （第１３図
参照）に接続され、メモリセル１の情報の読出しが行な
われる。
電位がそれぞれ電源電位Ｖｃｃレベル、接地電位ＧＮＤ
レベルに確定すると、時刻ｔ８までの間に列デコーダＡ
ＤＹ （第１２図参照）からのアドレスデコード信号に
よりメモリセルアレイの１列が選択され、ビット線２．
７がデータ入出力バスＩ１０． Ｉｌｏ （第１３図
参照）に接続され、メモリセル１の情報の読出しが行な
われる。
以上がメモリセルからのデータの読出し、増幅および再
書込み−までの動作である。これらの一連の □動作
が終了すると、次のメモリサイクルに備えてスタンバイ
状態に入る。
書込み−までの動作である。これらの一連の □動作
が終了すると、次のメモリサイクルに備えてスタンバイ
状態に入る。
すなわち、時刻ｔ８において、ワード線駆動信号Ｒｎが
下降を始め、時刻ｔ９において接地電位レベルの“Ｌ″
レベル立下がると、選択トランジスタ５がオフ状態とな
り、メモリセル１がビット線２と電気的に切り離されて
待機状態となる。
下降を始め、時刻ｔ９において接地電位レベルの“Ｌ″
レベル立下がると、選択トランジスタ５がオフ状態とな
り、メモリセル１がビット線２と電気的に切り離されて
待機状態となる。
時刻ｔｌＯにおいて、センスアンプ活性化信号φｓｒ＜
６ｓがそれぞれ下降および上昇をし始め、時刻ｔｌｌで
それぞれ接地電位のＧＮＤレベルの低レベル、および電
源電圧Ｖｃｃレベルの高レベルとなると、ｐ−ＦＥＴ２
２およびｎ−ＦＥＴ２５がオフ状態となり、センスアン
プが不活性化される。
６ｓがそれぞれ下降および上昇をし始め、時刻ｔｌｌで
それぞれ接地電位のＧＮＤレベルの低レベル、および電
源電圧Ｖｃｃレベルの高レベルとなると、ｐ−ＦＥＴ２
２およびｎ−ＦＥＴ２５がオフ状態となり、センスアン
プが不活性化される。
時刻ｔ１２において、イコライズ信号φＥが上昇始め、
ｎ−ＦＥＴ１２がオン状態となると、ビット線２．７が
電気的に接続されて電位レベルの高いビット線２から電
位レベルの低いビット線７へと電荷が移動し、はぼ時刻
ｔ１３にビット線２゜７の電位がともにプリチャージ電
圧ＶＢ（−Ｖｃ−Ｃ／２）となる。また、このとき同時
に、ｐ−ＦＥＴ２２およびｎ−、ＦＥＴ２５がオフ状態
となったことにより、高インピーダンス状態とされた第
１の信号線１４および第２の信号線１７とビット線２お
よびビット線７との間に電荷の移動が生じ、信号線１４
．１７の電位レベルはそれぞれＶｃｃ／２＋１ＶＴＰｌ
、Ｖｃｃ／２−ＶＴＮとなる。
ｎ−ＦＥＴ１２がオン状態となると、ビット線２．７が
電気的に接続されて電位レベルの高いビット線２から電
位レベルの低いビット線７へと電荷が移動し、はぼ時刻
ｔ１３にビット線２゜７の電位がともにプリチャージ電
圧ＶＢ（−Ｖｃ−Ｃ／２）となる。また、このとき同時
に、ｐ−ＦＥＴ２２およびｎ−、ＦＥＴ２５がオフ状態
となったことにより、高インピーダンス状態とされた第
１の信号線１４および第２の信号線１７とビット線２お
よびビット線７との間に電荷の移動が生じ、信号線１４
．１７の電位レベルはそれぞれＶｃｃ／２＋１ＶＴＰｌ
、Ｖｃｃ／２−ＶＴＮとなる。
ここで、ＶＴＰはｐ−ＦＥＴ１６，２２のしきい値電圧
であり、ＶＴＮはｎ−ＦＥＴ１８，１９のしきい値電圧
である。
であり、ＶＴＮはｎ−ＦＥＴ１８，１９のしきい値電圧
である。
時刻Ｔ１４において、プリチャージ信号φＰが上昇を始
めると、ｎ−ＦＥＴ９，１０，１６．１７および２８が
導通し始め、時刻ｔ１５においてプリチャージ信号φＰ
が電源電圧Ｖｃｃレベルの“Ｈ″レベルなると、ｎ−Ｆ
ＥＴ９，１０，２６．２７および２８はすべてオン状態
となり、ビット線２，７ヘプリチヤージ電圧ＶＢがそれ
ぞれ伝達されるとともに、信号線１４．１７がｎ−ＦＥ
Ｔ２８を介して電気的に接続され、それぞれの電位が平
衡化されるとともに、ｎ−ＦＥＴ２６゜２７を介して所
定のプリチャージ電圧ＶＢが伝達され、これにより第１
および第２の信号線１４゜１７の電位がともにＶｃｃ／
２となる。
めると、ｎ−ＦＥＴ９，１０，１６．１７および２８が
導通し始め、時刻ｔ１５においてプリチャージ信号φＰ
が電源電圧Ｖｃｃレベルの“Ｈ″レベルなると、ｎ−Ｆ
ＥＴ９，１０，２６．２７および２８はすべてオン状態
となり、ビット線２，７ヘプリチヤージ電圧ＶＢがそれ
ぞれ伝達されるとともに、信号線１４．１７がｎ−ＦＥ
Ｔ２８を介して電気的に接続され、それぞれの電位が平
衡化されるとともに、ｎ−ＦＥＴ２６゜２７を介して所
定のプリチャージ電圧ＶＢが伝達され、これにより第１
および第２の信号線１４゜１７の電位がともにＶｃｃ／
２となる。
このプリチャージ信号φＰの”Ｈ”レベルへの移行によ
り、ビット線２，７および信号線１４゜１７上の電位が
安定化され、次の読出動作に備えることになる。
り、ビット線２，７および信号線１４゜１７上の電位が
安定化され、次の読出動作に備えることになる。
［発明が解決しようとする課題］
上述のようなりＲＡＭの従来の応用分野は、小型から大
型までの計算機における主記憶装置が中心であった。し
かしながら、ＤＲＡＭの記憶容量の増大に伴うビット単
価の減少により、音声データを扱う分野、たとえば電話
における留守番録音、電子手帳への録音等の分野ににも
このようなビット単価の安いＤＲＡＭの用途が拡がり始
めている。
型までの計算機における主記憶装置が中心であった。し
かしながら、ＤＲＡＭの記憶容量の増大に伴うビット単
価の減少により、音声データを扱う分野、たとえば電話
における留守番録音、電子手帳への録音等の分野ににも
このようなビット単価の安いＤＲＡＭの用途が拡がり始
めている。
ところが、このような分野においては、通常、電源とし
ては電池が用いられることが多い。この場合たとえば１
．５Ｖの乾電池を３個直列に接続して電源として用いる
と、得られる電源電圧は４゜５ｖである。
ては電池が用いられることが多い。この場合たとえば１
．５Ｖの乾電池を３個直列に接続して電源として用いる
と、得られる電源電圧は４゜５ｖである。
一方上述のような標準的なりＲＡＭは、通常外部回路が
ＴＴＬ回路（バイポーラトランジスタから構成されるト
ランジスタ・トランジスタ・ロジック回路）であること
から、ＤＲＡＭのこのよう＝ ２０− な回路に対する適合性（コンパチビリティ）を良くする
ためにＤＲＡＭの電源電圧は５ｖとしてメモリに対する
設計が行なわれる。すなわちＤＲＡＭの各種仕様値は動
作電源電圧５ｖの下で選定され、かつＤＲＡＭを構成す
る素子の各パラメータは動作電源電圧が５ｖであるとし
て設計される。
ＴＴＬ回路（バイポーラトランジスタから構成されるト
ランジスタ・トランジスタ・ロジック回路）であること
から、ＤＲＡＭのこのよう＝ ２０− な回路に対する適合性（コンパチビリティ）を良くする
ためにＤＲＡＭの電源電圧は５ｖとしてメモリに対する
設計が行なわれる。すなわちＤＲＡＭの各種仕様値は動
作電源電圧５ｖの下で選定され、かつＤＲＡＭを構成す
る素子の各パラメータは動作電源電圧が５ｖであるとし
て設計される。
上述のように、ＤＲＡＭの動作ｘｇ雷電圧して乾電池を
３個直列に接続して得られる４、５ｖの場合既に設計値
の５Ｖに対し０．５Ｖの差があるが、電池を動作電源と
して使用する場合はその寿命による電圧降下も考慮する
必要があり、一般的には、乾電池の電圧が１．５■から
１．２ｖまで低下することを考慮しておく必要がある。
３個直列に接続して得られる４、５ｖの場合既に設計値
の５Ｖに対し０．５Ｖの差があるが、電池を動作電源と
して使用する場合はその寿命による電圧降下も考慮する
必要があり、一般的には、乾電池の電圧が１．５■から
１．２ｖまで低下することを考慮しておく必要がある。
このような乾電池１個の電圧が１．２ｖの場合、電源電
圧としては３．６ｖになる。すなわち、このような乾電
池を動作電源として用いる音声データ処理分野において
もＤＲＡＭを十全に機能させることができるようにする
ためには、動作電源電圧が３．６Ｖでも正常に動作する
ようにＤＲＡＭを設計することが必要となる。
圧としては３．６ｖになる。すなわち、このような乾電
池を動作電源として用いる音声データ処理分野において
もＤＲＡＭを十全に機能させることができるようにする
ためには、動作電源電圧が３．６Ｖでも正常に動作する
ようにＤＲＡＭを設計することが必要となる。
−２１＝
現在使用されているＤＲＡＭが低電源電圧で動作しない
、または動作の余裕（動作マージン）が大幅に減少する
主な要因としては２つ挙げられる。
、または動作の余裕（動作マージン）が大幅に減少する
主な要因としては２つ挙げられる。
その１つは、高速動作の必要性ということである。
たとえば標準形のＤＲＡＭにおいては、通常アクセス時
間（アドレスが与えられてからデータが読出しまたは書
込まれるまで必要とされる時間）は８０ｎ ｓないし１
２０ｎｓまたはサイクル時間（信号「τ否が活性化され
てから１つのメモリセルへのデータの書込み／読出しが
終了し、スタンバイ状態に移行するまでの時間）は１６
０ｎｓ〜２２０ｎｓとなる動作速度が要求される。
間（アドレスが与えられてからデータが読出しまたは書
込まれるまで必要とされる時間）は８０ｎ ｓないし１
２０ｎｓまたはサイクル時間（信号「τ否が活性化され
てから１つのメモリセルへのデータの書込み／読出しが
終了し、スタンバイ状態に移行するまでの時間）は１６
０ｎｓ〜２２０ｎｓとなる動作速度が要求される。
ＤＲＡＭの動作速度は動作電源電圧に依存して変化し、
動作電源電圧が低下するとアクセス時間（サイクル時間
）が長くなり、上述の時間を満足することができなくな
る。たとえば、動作電源電圧が５ｖでアクセス時間が１
００ｎｓのＤＲＡＭの場合、電源電圧が３．６ｖに低下
するとそのアクセス時間は１５０ｎｓと長くなる。
動作電源電圧が低下するとアクセス時間（サイクル時間
）が長くなり、上述の時間を満足することができなくな
る。たとえば、動作電源電圧が５ｖでアクセス時間が１
００ｎｓのＤＲＡＭの場合、電源電圧が３．６ｖに低下
するとそのアクセス時間は１５０ｎｓと長くなる。
他の１つの要因は、電源電圧が低下するとメモリセルか
らの読出電圧が小さくなり、メモリセルデータの増幅が
正常に行なわれなくなるということである。
らの読出電圧が小さくなり、メモリセルデータの増幅が
正常に行なわれなくなるということである。
一般的に、アクセス時間（サイクル時間）の問題は電源
電圧が４．５ｖ付近から起こり、メモリセルデータの増
幅の問題は電源電圧が４．Ｏｖ付近から生じ′る。
電圧が４．５ｖ付近から起こり、メモリセルデータの増
幅の問題は電源電圧が４．Ｏｖ付近から生じ′る。
したがって、従来のＤＲＡＭをそのまま、音声データ処
理分野のような、電源として電池を用いるような低電源
電圧の用途に用いることは困難であるという問題があっ
た。
理分野のような、電源として電池を用いるような低電源
電圧の用途に用いることは困難であるという問題があっ
た。
それゆえに、この発明の目的は、低電源電圧化に対して
も容易に対処することができるＤＲＡＭを提供すること
である。
も容易に対処することができるＤＲＡＭを提供すること
である。
この発明の他の目的は、動作可能な電源電圧の範囲が広
いＤＲＡＭを提供することである。
いＤＲＡＭを提供することである。
この発明のさらに他の目的は、電源電圧に対し複数の定
格電圧を設定しても正常に動作するＤＲＡＭを提供する
ことである。
格電圧を設定しても正常に動作するＤＲＡＭを提供する
ことである。
この発明のさらに他の目的は、電源電圧の定格値に応じ
てアクセス時間の変化により対処することができるＤＲ
ＡＭを提供することである。
てアクセス時間の変化により対処することができるＤＲ
ＡＭを提供することである。
この発明のさらに他の目的は、動作電源電圧の定格値に
応じてセンスアンプの活性化タイミングおよび／または
動作速度を変化させ、これにより動作電源電圧の定格値
の切換えに対しても容易に対処することのできるＤＲＡ
Ｍを提供することである。
応じてセンスアンプの活性化タイミングおよび／または
動作速度を変化させ、これにより動作電源電圧の定格値
の切換えに対しても容易に対処することのできるＤＲＡ
Ｍを提供することである。
［課題を解決するための手段］
この発明に係るＤＲＡＭは、外部から与えられる制御信
号に応答してセンスアンプの動作速度およびタイミング
の少なくとも一方を規定する回路手段と、センスアンプ
活性化信号とこの動作規定手段出力とに応答してセンス
アンプの動作速度およびタイミングを規定された動作速
度および／またはタイミングに従ってセンスアンプを駆
動する手段とを含む。
号に応答してセンスアンプの動作速度およびタイミング
の少なくとも一方を規定する回路手段と、センスアンプ
活性化信号とこの動作規定手段出力とに応答してセンス
アンプの動作速度およびタイミングを規定された動作速
度および／またはタイミングに従ってセンスアンプを駆
動する手段とを含む。
この発明の他のＤＲＡＭは、外部から与えられる動作電
源電圧を検出する回路手段と、この電圧検出回路手段出
力に応答してセンスアンプの動作速度およびタイミング
の少なくとも一方を規定する手段と、この動作規定手段
出力とセンスアンプ活性化信号とに応答してセンスアン
プを規定された動作速度およびタイミングで駆動する回
路手段とを含む。
源電圧を検出する回路手段と、この電圧検出回路手段出
力に応答してセンスアンプの動作速度およびタイミング
の少なくとも一方を規定する手段と、この動作規定手段
出力とセンスアンプ活性化信号とに応答してセンスアン
プを規定された動作速度およびタイミングで駆動する回
路手段とを含む。
し作用］
この発明に係る動作規定手段は動作電源電圧に応じたセ
ンスアンプの動作速度およびタイミングの少なくとも一
方を規定する。センスアンプの動作速度は、その充放電
速度が遅いほどセンスアンプの感度が良くなることが知
られている。また、センス開始時刻は遅くする程読出電
圧値は大きくなる。したがって、電源電圧の定格値に応
じセンスアンプの動作速度およびタイミングの少なくと
も一方を可変とすれば、動作電源電圧が低くなったとし
ても、読出電圧および／またはセンスアンプの感度が応
じて改善されるため、メモリセルデータを確実に検知し
て増幅することが可能となり、複数の定格電圧を動作電
源電圧に対し設定したとしても、正常に機能するＤＲＡ
Ｍｔ−得ることかできる。
ンスアンプの動作速度およびタイミングの少なくとも一
方を規定する。センスアンプの動作速度は、その充放電
速度が遅いほどセンスアンプの感度が良くなることが知
られている。また、センス開始時刻は遅くする程読出電
圧値は大きくなる。したがって、電源電圧の定格値に応
じセンスアンプの動作速度およびタイミングの少なくと
も一方を可変とすれば、動作電源電圧が低くなったとし
ても、読出電圧および／またはセンスアンプの感度が応
じて改善されるため、メモリセルデータを確実に検知し
て増幅することが可能となり、複数の定格電圧を動作電
源電圧に対し設定したとしても、正常に機能するＤＲＡ
Ｍｔ−得ることかできる。
［発明の実施例コ
まず、この発明の実施例について説明する前に、この発
明を支える原理について説明する。
明を支える原理について説明する。
電源電圧として乾電池を用いるような前述の音声データ
処理分野においては計算機分野におけるほど高速性は要
求されない。通常の場合、このような音声データ処理分
野においては１μｓ〜１０μｓのアクセス（サイクル時
間）で十分要求される機能を果たすことができる。した
がって前述のような音声データ処理分野においてはアク
セス（サイクル）時間による低電源電圧化に対する障害
は取り除かれることになる。
処理分野においては計算機分野におけるほど高速性は要
求されない。通常の場合、このような音声データ処理分
野においては１μｓ〜１０μｓのアクセス（サイクル時
間）で十分要求される機能を果たすことができる。した
がって前述のような音声データ処理分野においてはアク
セス（サイクル）時間による低電源電圧化に対する障害
は取り除かれることになる。
次にＤＲＡＭの低電源電圧化に際して問題となるのは、
メモリセルデータの増幅ということである。しかしなが
ら、この問題には、上述のＤＲＡＭの高速、性という因
子が関係しており、高速性ということが要求されなくな
った場合には、このメモリセルデータの増幅という問題
も以下に述べるようにして解決することが可能となる。
メモリセルデータの増幅ということである。しかしなが
ら、この問題には、上述のＤＲＡＭの高速、性という因
子が関係しており、高速性ということが要求されなくな
った場合には、このメモリセルデータの増幅という問題
も以下に述べるようにして解決することが可能となる。
まず、本発明の原理をよりよく理解するためには第１５
図に示される動作波形図における時刻ｔ３から時刻ｔ５
までの間におけるセンス動作に対し詳細な説明が必要と
される。
図に示される動作波形図における時刻ｔ３から時刻ｔ５
までの間におけるセンス動作に対し詳細な説明が必要と
される。
第１６図に第１５図における時刻ｔ３から時刻ｔ５まで
の間を拡大した動作波形図を示す。なお、第１６図にお
いてはビット線２を電源電位Ｖｃｃレベルにまで引上げ
る動作は説明の煩雑さを避けるために省略しているが、
この電源電圧Ｖｃｃレベルにまで引上げる動作に対して
もセンス動作を行なう場合には以下に述べるものと同様
の議論が成立する。
の間を拡大した動作波形図を示す。なお、第１６図にお
いてはビット線２を電源電位Ｖｃｃレベルにまで引上げ
る動作は説明の煩雑さを避けるために省略しているが、
この電源電圧Ｖｃｃレベルにまで引上げる動作に対して
もセンス動作を行なう場合には以下に述べるものと同様
の議論が成立する。
第１６図を参照して、時刻ｔ３においてワード線駆動信
号Ｒｎが上昇をし始めてその電位レベルがビット線２の
電位よりもｎ−ＦＥＴ５のしきい値電圧ＶＴＮだけ高く
なる時刻ｔ３’においてｎ−ＦＥＴが導通をし始める。
号Ｒｎが上昇をし始めてその電位レベルがビット線２の
電位よりもｎ−ＦＥＴ５のしきい値電圧ＶＴＮだけ高く
なる時刻ｔ３’においてｎ−ＦＥＴが導通をし始める。
これにより、記憶ノード４からビット線２へ電荷が移動
をし始め、ビット線２の電位が上昇し始める。ワード線
駆動信号Ｒｎの電位上昇とともにｎ−ＦＥＴ５がさらに
導通しくさらに深いオン状態となり）、ビット線２の電
位はさらに上昇する。ビット線２の電位は時間とともに
上昇していくが、最終的に次の値で与えられる電圧Δｖ
１だけそのプリチャージレベルより上昇する。
をし始め、ビット線２の電位が上昇し始める。ワード線
駆動信号Ｒｎの電位上昇とともにｎ−ＦＥＴ５がさらに
導通しくさらに深いオン状態となり）、ビット線２の電
位はさらに上昇する。ビット線２の電位は時間とともに
上昇していくが、最終的に次の値で与えられる電圧Δｖ
１だけそのプリチャージレベルより上昇する。
ΔＶ１＝Ｃ６壷Ｖｃｃ／２ （Ｃ６＋Ｃ２０）・・・（
１） なお第１６図における動作波形図においてビット線２の
電位は、その変化がより明確となるように他の信号に比
べて拡大して示されている。
１） なお第１６図における動作波形図においてビット線２の
電位は、その変化がより明確となるように他の信号に比
べて拡大して示されている。
なお上述の式（１）において、Ｃ６はメモリセルキャパ
シタ６の容量値であり、Ｃ２０はビット線２の寄生容量
２０の容量値であり、Ｖｃｃは電源電圧である。
シタ６の容量値であり、Ｃ２０はビット線２の寄生容量
２０の容量値であり、Ｖｃｃは電源電圧である。
時刻ｔ４において、センスアンプ活性化信号φ５が上昇
し始めそのレベルがｎ−ＦＥＴ２５のしきい値電圧ＶＴ
Ｎだけ高くなると、時刻ｔ４’ においてｎ−ＦＥＴ２
５が導通をし始め、信号線１７の電位が下降し始める。
し始めそのレベルがｎ−ＦＥＴ２５のしきい値電圧ＶＴ
Ｎだけ高くなると、時刻ｔ４’ においてｎ−ＦＥＴ２
５が導通をし始め、信号線１７の電位が下降し始める。
時刻ｔ４″において、信号線１７の電位がＶｃｃ ／
２よりｎ−ＦＥＴ１９のしきい値電圧ＶＴＮだけ低下す
ると、センスアンプ５０が増幅動作を開始する。この場
合、ビット線２側の電位はＶｃｃ ／ ２よりΔＶｌ’
だけ高く、ビット線７側の電位はＶｃｃ／２である。し
たがってビット線２電位はビット線７より電位ΔＶ１′
だけ高い状態にある。活性化されたセンスアンプ５０が
この電圧差を増幅することにより、ビット線７の電位が
、信号線１７の電位降下に従ってｎ−ＦＥＴ１９を介し
て放電を行なって降下し、時刻ｔ５においてＯｖとなる
。すなわち、微小な電圧差ΔＶｌ’がセンスアンプ５０
により増幅されたことになる。
２よりｎ−ＦＥＴ１９のしきい値電圧ＶＴＮだけ低下す
ると、センスアンプ５０が増幅動作を開始する。この場
合、ビット線２側の電位はＶｃｃ ／ ２よりΔＶｌ’
だけ高く、ビット線７側の電位はＶｃｃ／２である。し
たがってビット線２電位はビット線７より電位ΔＶ１′
だけ高い状態にある。活性化されたセンスアンプ５０が
この電圧差を増幅することにより、ビット線７の電位が
、信号線１７の電位降下に従ってｎ−ＦＥＴ１９を介し
て放電を行なって降下し、時刻ｔ５においてＯｖとなる
。すなわち、微小な電圧差ΔＶｌ’がセンスアンプ５０
により増幅されたことになる。
この動作における重要な点は、センスアンプ５０の動作
を開始する時刻ｔ４’においていかに大きな電圧差ΔＶ
ｌ’を確保するかということである。電圧差（メモリセ
ルデータの読出電圧）Δ■１′が小さい場合には、セン
スアンプ５０が誤動作を起こすことになる。
を開始する時刻ｔ４’においていかに大きな電圧差ΔＶ
ｌ’を確保するかということである。電圧差（メモリセ
ルデータの読出電圧）Δ■１′が小さい場合には、セン
スアンプ５０が誤動作を起こすことになる。
理想的な増幅状態は、ビット線２とビット線７の寄生容
量２０．２１の容量値が同一、ビット線７とビット線７
に他のビット線から結合する電気的ノイズ電圧が同一、
ｎ−ＦＥＴ１８とｎ−ＦＥＴ１９の電気的な素子定数（
たとえばしきい値電圧）が同一のときに得られる。この
場合においＣは、センスアンプ５０は極めてわずかな電
圧差、たとえば１ｍＶでも正常に動作して検知増幅する
ことが可能である。しかしながら、実際には上述のよう
な理想的な増幅状態を与える条件は満たされず、何らか
の非平衡状態が生じており、センスアンプ５０が電圧差
を検知増幅するためには数１０ｍＶの電位差が′必要と
される。したがって、この必要最小限の電圧差ΔＶ１′
を得るためには時刻ｔ３’から時刻ｔ４’までの期間に
対し成る程度の時間が必要とされる。
量２０．２１の容量値が同一、ビット線７とビット線７
に他のビット線から結合する電気的ノイズ電圧が同一、
ｎ−ＦＥＴ１８とｎ−ＦＥＴ１９の電気的な素子定数（
たとえばしきい値電圧）が同一のときに得られる。この
場合においＣは、センスアンプ５０は極めてわずかな電
圧差、たとえば１ｍＶでも正常に動作して検知増幅する
ことが可能である。しかしながら、実際には上述のよう
な理想的な増幅状態を与える条件は満たされず、何らか
の非平衡状態が生じており、センスアンプ５０が電圧差
を検知増幅するためには数１０ｍＶの電位差が′必要と
される。したがって、この必要最小限の電圧差ΔＶ１′
を得るためには時刻ｔ３’から時刻ｔ４’までの期間に
対し成る程度の時間が必要とされる。
上述のようにこの時間を長くとればとるほどセンスアン
プ５０への入力電圧差は大きくなり、センスアンプ５０
が安定に動作する。しかしながら、この時間を長くとる
と、当然のことながら、メモリセルからデータを読出す
時間が長くなり、この結果アクセス時間が長くなり、同
様にサイクル時間も長くなる。したがって、一般のＤＲ
ＡＭ （アクセス時間が８０ないし１２０ｎｓ）におい
てはこの時間は１０〜１５ｎｓ程度に設定されている。
プ５０への入力電圧差は大きくなり、センスアンプ５０
が安定に動作する。しかしながら、この時間を長くとる
と、当然のことながら、メモリセルからデータを読出す
時間が長くなり、この結果アクセス時間が長くなり、同
様にサイクル時間も長くなる。したがって、一般のＤＲ
ＡＭ （アクセス時間が８０ないし１２０ｎｓ）におい
てはこの時間は１０〜１５ｎｓ程度に設定されている。
さらに第１６図を用いて電源電圧Ｖｃｃを低下させた場
合を考えてみる。式（１）より、電圧差Δｖ１は電源電
圧Ｖｃｃに比例するので、当然のことながら電圧差ΔＶ
ｌ’ もそれにつれて小さくなり、この結果センスアン
プ５０の誤動作が生じやすくなる。
合を考えてみる。式（１）より、電圧差Δｖ１は電源電
圧Ｖｃｃに比例するので、当然のことながら電圧差ΔＶ
ｌ’ もそれにつれて小さくなり、この結果センスアン
プ５０の誤動作が生じやすくなる。
仮に、センスアンプ５０を動作させる時刻（センス開始
時刻）を遅くして、ビット線２の電位が最終レベルに近
い時刻（第１６図における時刻ｔ４１）に設定すれば、
センスアンプ５０への入力電圧差を大きくすることがで
き、電源電圧Ｖｃｃの値を小さくすることが可能である
。
時刻）を遅くして、ビット線２の電位が最終レベルに近
い時刻（第１６図における時刻ｔ４１）に設定すれば、
センスアンプ５０への入力電圧差を大きくすることがで
き、電源電圧Ｖｃｃの値を小さくすることが可能である
。
通常のＤＲＡＭにおいては、時刻ｔ３’から時刻ｔ４”
までの時間を５０ｎ ｓ〜１００ｎｓの間の時間に設定
すれば、時刻ｔ４”においてほぼ最終レベルのΔＶ１の
電位上昇をビット線２上に生じさせることができる。こ
のような長い時間は通常のＤＲＡＭの用途にとっては許
容することができないが、前述のような低電圧電源の音
声データ処理分野に用いる場合においては、その要求さ
れるアクセス時間（サイクル時間）はマイクロ秒オーダ
であるため、この時刻ｔ３’から時刻ｔ４”までの時間
を５０ｎｓ〜１００ｎｓとしても全く問題がなく、その
要求される性能を十分に果たすことができる。
までの時間を５０ｎ ｓ〜１００ｎｓの間の時間に設定
すれば、時刻ｔ４”においてほぼ最終レベルのΔＶ１の
電位上昇をビット線２上に生じさせることができる。こ
のような長い時間は通常のＤＲＡＭの用途にとっては許
容することができないが、前述のような低電圧電源の音
声データ処理分野に用いる場合においては、その要求さ
れるアクセス時間（サイクル時間）はマイクロ秒オーダ
であるため、この時刻ｔ３’から時刻ｔ４”までの時間
を５０ｎｓ〜１００ｎｓとしても全く問題がなく、その
要求される性能を十分に果たすことができる。
電圧差Δｖ１と電圧差ΔＶｌ’ との関係をさらに詳し
く検討してみ“る。一般的にＤＲＡＭにおいては、電圧
差ΔＶｌ’が電圧差Δｖ１の７０ないし８０％の値にな
った時点に時刻ｔ４″が設定され、この時刻ｔ４’にお
いてセンスアンプのセンス動作が開始される。このこと
は、時刻ｔ４’を時刻ｔ４”に遅延させた場合に、同一
のセンスアンプ５０への入力電圧差を確保するのに必要
な電源電圧は７０ないし８０％低くてもよいことを意味
する。すなわち電源電圧５■の７０〜８０％として、３
．５〜４．Ｏｖの電源電圧が得られる。
く検討してみ“る。一般的にＤＲＡＭにおいては、電圧
差ΔＶｌ’が電圧差Δｖ１の７０ないし８０％の値にな
った時点に時刻ｔ４″が設定され、この時刻ｔ４’にお
いてセンスアンプのセンス動作が開始される。このこと
は、時刻ｔ４’を時刻ｔ４”に遅延させた場合に、同一
のセンスアンプ５０への入力電圧差を確保するのに必要
な電源電圧は７０ないし８０％低くてもよいことを意味
する。すなわち電源電圧５■の７０〜８０％として、３
．５〜４．Ｏｖの電源電圧が得られる。
したがって電源電圧として電池を用いるような場合にお
いてこの時刻ｔ４”においてセンスアンプのセンス動作
が開始されるように設定すれば、メモリセルデータの検
知増幅を誤りなく行なうことが可能となる。
いてこの時刻ｔ４”においてセンスアンプのセンス動作
が開始されるように設定すれば、メモリセルデータの検
知増幅を誤りなく行なうことが可能となる。
上述のように電源電圧が低い場合においては、センスア
ンプの活性化時刻を送らせることによりメモリセルデー
タの確実な検知増幅という問題の解決が得られるが、ま
だこれだけでは十分ではない。
ンプの活性化時刻を送らせることによりメモリセルデー
タの確実な検知増幅という問題の解決が得られるが、ま
だこれだけでは十分ではない。
より確実にメモリセルデータの検知増幅を行なうための
より改善された手法は、第１６図に示されるように、信
号線１７の電位下降速度を小さくしてセンスアンプ５ｏ
の感度を改善することである（第１６図の破線Ａ）。こ
こで、第１６図において信号線１７の電位における破線
はそのセンスアンプのセンス開始時刻がｔ４’に設定さ
れた場合の電位変化を示している。信号線１７における
電位下降速度を小さくすることによりセンスアンプ５０
の感度が良くなることは一般的に知られている（日経エ
レクトロニクス１９７９年１月８日号第１１０頁ないし
第１３３頁を参照）。したがって、このように信号線１
７における電位下降速度を遅くしセンスアンプの動作速
度を小さくすることにより、センスアンプの感度が改善
され、電源電圧を３．６ｖに下げることが可能になる。
より改善された手法は、第１６図に示されるように、信
号線１７の電位下降速度を小さくしてセンスアンプ５ｏ
の感度を改善することである（第１６図の破線Ａ）。こ
こで、第１６図において信号線１７の電位における破線
はそのセンスアンプのセンス開始時刻がｔ４’に設定さ
れた場合の電位変化を示している。信号線１７における
電位下降速度を小さくすることによりセンスアンプ５０
の感度が良くなることは一般的に知られている（日経エ
レクトロニクス１９７９年１月８日号第１１０頁ないし
第１３３頁を参照）。したがって、このように信号線１
７における電位下降速度を遅くしセンスアンプの動作速
度を小さくすることにより、センスアンプの感度が改善
され、電源電圧を３．６ｖに下げることが可能になる。
この電位下降速度は小さくすればするほど感度は改善さ
れるが、電位下降開始から終了までの時間が１００ｎｓ
程度の下降速度でその感度はほぼ飽和する。この発明は
上述の手法に従ってＤＲＡＭの低電源電圧化に対処する
ものである。以下図面を参照してこの発明の実施例につ
いて説明する。
れるが、電位下降開始から終了までの時間が１００ｎｓ
程度の下降速度でその感度はほぼ飽和する。この発明は
上述の手法に従ってＤＲＡＭの低電源電圧化に対処する
ものである。以下図面を参照してこの発明の実施例につ
いて説明する。
第１図にこ、の発明の一実施例であるＤＲＡＭの全体の
概略構成を示す。第１図に示す構成においては、センス
アンプを駆動する回路部分のみが示される。第１図を参
照して、ＤＲＡＭは、センス動作速度規定回路２００お
よびセンスアンプ駆動回路２１０を含む。
概略構成を示す。第１図に示す構成においては、センス
アンプを駆動する回路部分のみが示される。第１図を参
照して、ＤＲＡＭは、センス動作速度規定回路２００お
よびセンスアンプ駆動回路２１０を含む。
センス動作速度規定回路２００は、端子２２０を介して
外部から与えられる動作速度指示信号Ａに応答して、セ
ンスアンプＳＡの動作速度および動作タイミングの少な
くとも一方を規定する信号ｃ、ｃ’を発生する。動作速
度指示信号Ａは、パッドＰＡへ与えられる外部電源電圧
の定格値に従って外部から与えられ、この電源電圧の定
格値に従ったセンスアンプの動作速度およびタイミング
を規定する。
外部から与えられる動作速度指示信号Ａに応答して、セ
ンスアンプＳＡの動作速度および動作タイミングの少な
くとも一方を規定する信号ｃ、ｃ’を発生する。動作速
度指示信号Ａは、パッドＰＡへ与えられる外部電源電圧
の定格値に従って外部から与えられ、この電源電圧の定
格値に従ったセンスアンプの動作速度およびタイミング
を規定する。
センスアンプ駆動回路２１０は、制御信号発生周辺回路
ＣＧから所定のタイミング（これは信号「τ下を所定時
間遅延することにより与えられる）で発生されるセンス
アンプ活性化信号φＳＯおよびセンス動作速度規定回路
２００からの動作速度およびタイミング規定信号ｃ、ｃ
’ に応答して、センスアンプＳＡを駆動する。センス
アンプＳＡはこの規定信号ｃ、 ｃ’が規定するタイ
ミングで活性化され、かつ規定された動作速度で動作す
る。
ＣＧから所定のタイミング（これは信号「τ下を所定時
間遅延することにより与えられる）で発生されるセンス
アンプ活性化信号φＳＯおよびセンス動作速度規定回路
２００からの動作速度およびタイミング規定信号ｃ、ｃ
’ に応答して、センスアンプＳＡを駆動する。センス
アンプＳＡはこの規定信号ｃ、 ｃ’が規定するタイ
ミングで活性化され、かつ規定された動作速度で動作す
る。
第２図にセンスアンプ駆動回路２１０の具体的構成の一
例を示す。第２図を参照して、センスアンプ駆動回路２
１０は、動作速度規定回路２００からの規定信号Ｃとセ
ンスアンプ活性化信号φ。
例を示す。第２図を参照して、センスアンプ駆動回路２
１０は、動作速度規定回路２００からの規定信号Ｃとセ
ンスアンプ活性化信号φ。
０を受けるＡＮＤゲートＧ１と、センスアンプ活性化信
号φｓｏを所定時間遅延させる遅延回路１００と、動作
規定信号Ｃ′と遅延回路１００からのセンスアンプ活性
化信号φ′５０を受けるＡＮＤゲートＧ２とを含む。信
号線１７には、センスアンプ５０を活性化するためにｎ
−ＦＥＴ２５゜２５′が設けられる。ｎ−ＦＥＴ２５の
ゲートへはＡＮＤゲートＧ１からの第１のセンスアンプ
駆動信号φ５が与えられる。ｎ−ＦＥＴ２５′のゲート
へはＡＮＤゲートＧ２からの第２のセンスアンプ駆動信
号φ′、が与えられる。次に動作について説明する。
号φｓｏを所定時間遅延させる遅延回路１００と、動作
規定信号Ｃ′と遅延回路１００からのセンスアンプ活性
化信号φ′５０を受けるＡＮＤゲートＧ２とを含む。信
号線１７には、センスアンプ５０を活性化するためにｎ
−ＦＥＴ２５゜２５′が設けられる。ｎ−ＦＥＴ２５の
ゲートへはＡＮＤゲートＧ１からの第１のセンスアンプ
駆動信号φ５が与えられる。ｎ−ＦＥＴ２５′のゲート
へはＡＮＤゲートＧ２からの第２のセンスアンプ駆動信
号φ′、が与えられる。次に動作について説明する。
規定信号Ｃは、パッドＰＡへ印加される電源電圧が５ｖ
の場合に“１”となる信号であり、一方規定信号Ｃ′ｉ
電源電圧の定格値が５■よりも低いときに“１”となる
信号である。標準電源電圧動作（Ｖｃｃ＝５Ｖ）の下に
おいては、規定信号Ｃは“１”、規定信号Ｃ′は“０”
である。この場合、ＡＮＤゲートＧ１がイネーブル状態
とされ、ＡＮＤゲートＧ２はディスエーブル状態とされ
る。
の場合に“１”となる信号であり、一方規定信号Ｃ′ｉ
電源電圧の定格値が５■よりも低いときに“１”となる
信号である。標準電源電圧動作（Ｖｃｃ＝５Ｖ）の下に
おいては、規定信号Ｃは“１”、規定信号Ｃ′は“０”
である。この場合、ＡＮＤゲートＧ１がイネーブル状態
とされ、ＡＮＤゲートＧ２はディスエーブル状態とされ
る。
したがって、通常のタイミングで制御信号発生層辺回路
ＣＧからセンスアンプ活性化信号φｓＯが発生された場
合、ＡＮＤゲートＧ１を介して通常の動作タイミングで
センスアンプ駆動信号φ５が発生され、ｎ−ＦＥＴ２５
が導通し始め、応じてセンスアンプ５０が活性化されて
メモリセルデータの検知増幅動作が行なわれる。
ＣＧからセンスアンプ活性化信号φｓＯが発生された場
合、ＡＮＤゲートＧ１を介して通常の動作タイミングで
センスアンプ駆動信号φ５が発生され、ｎ−ＦＥＴ２５
が導通し始め、応じてセンスアンプ５０が活性化されて
メモリセルデータの検知増幅動作が行なわれる。
パッドＰＡへ与えられる電源電圧の定格値が低い場合（
Ｖｃｃ＜５Ｖ）においては、規定信号Ｃは“０″となり
、一方規定信号Ｃ′は“１″となる。これにより、ＡＮ
ＤゲートＧ１がディスエーブル状態、ＡＮＤゲー）Ｇ２
がディスエーブル状態とされる。したがってこの場合、
遅延回路１００から発生される遅延センスアンプ駆動信
号φ′ｓｏに応答してｎ−ＦＥＴ２５’が導通し始め、
応じてセンスアンプ５０の検知増幅動作が行なわれる。
Ｖｃｃ＜５Ｖ）においては、規定信号Ｃは“０″となり
、一方規定信号Ｃ′は“１″となる。これにより、ＡＮ
ＤゲートＧ１がディスエーブル状態、ＡＮＤゲー）Ｇ２
がディスエーブル状態とされる。したがってこの場合、
遅延回路１００から発生される遅延センスアンプ駆動信
号φ′ｓｏに応答してｎ−ＦＥＴ２５’が導通し始め、
応じてセンスアンプ５０の検知増幅動作が行なわれる。
この場合、遅延回路１００が有する遅延時間は５０ｎ
ｓないし１００ｎｓであり、したがってメモリセルか選
択されて十分な時間が経過した後にビット線対間の電位
の差動増幅すなわわちメモリセルデータの増幅が行なわ
れる。これにより、電源電圧の定格値が小さい場合にお
いても、センスアンプ５０は安定に動作し、メモリセル
データの正確な検知増幅を行なうことができる。
ｓないし１００ｎｓであり、したがってメモリセルか選
択されて十分な時間が経過した後にビット線対間の電位
の差動増幅すなわわちメモリセルデータの増幅が行なわ
れる。これにより、電源電圧の定格値が小さい場合にお
いても、センスアンプ５０は安定に動作し、メモリセル
データの正確な検知増幅を行なうことができる。
なおこの場合において、通常時、ＡＮＤゲートＧｌ、Ｇ
２から発生されるセンスアンプ活性信号φＳ、φ′Ｓの
“Ｈ”レベルは電源電圧Ｖｃｃレベルである。したがっ
て、電源電圧の定格値が小さい場合においては、その“
Ｈ″レベル低い電位となっている。したがって、動作電
源電圧の定格値が低い場合においてはｎ−ＦＥＴ２５’
は浅いオン状態（電源電圧５ｖの場合に比べて）となっ
ており、信号線１７の放電に要する時間が長くなり、こ
れによりセンスアンプ５０の動作速度も遅くなっており
、センスアンプの感度は改善される。
２から発生されるセンスアンプ活性信号φＳ、φ′Ｓの
“Ｈ”レベルは電源電圧Ｖｃｃレベルである。したがっ
て、電源電圧の定格値が小さい場合においては、その“
Ｈ″レベル低い電位となっている。したがって、動作電
源電圧の定格値が低い場合においてはｎ−ＦＥＴ２５’
は浅いオン状態（電源電圧５ｖの場合に比べて）となっ
ており、信号線１７の放電に要する時間が長くなり、こ
れによりセンスアンプ５０の動作速度も遅くなっており
、センスアンプの感度は改善される。
なお第２図に示すセンスアンプ駆動回路の構成において
は、信号線１７の放電を電源電圧の定格値に従って行な
うために２個のｎ−ＦＥＴ２５゜２５′が設けられてい
る。これに変えて、１個のｎ−ＦＥＴのみを用いて電源
電圧の定格値に応じたセンスアンプの駆動を実現するこ
とも可能である。第３図にこの構成を示す。
は、信号線１７の放電を電源電圧の定格値に従って行な
うために２個のｎ−ＦＥＴ２５゜２５′が設けられてい
る。これに変えて、１個のｎ−ＦＥＴのみを用いて電源
電圧の定格値に応じたセンスアンプの駆動を実現するこ
とも可能である。第３図にこの構成を示す。
第３図を参照して、センスアンプ駆動回路２１・ ０に
は、ＡＮＤゲートＧ１およびＡＮＤゲート０２出力を受
けるＯＲゲートＧ３が設けられる。ＯＲゲートＧ３の出
力がｎ−ＦＥＴ２５のゲートへ与えられる。遅延回路１
００、ＡＮＤゲートＧｌ。
は、ＡＮＤゲートＧ１およびＡＮＤゲート０２出力を受
けるＯＲゲートＧ３が設けられる。ＯＲゲートＧ３の出
力がｎ−ＦＥＴ２５のゲートへ与えられる。遅延回路１
００、ＡＮＤゲートＧｌ。
Ｇ２は第２図に示す構成と同様である。この構成の場合
、ＯＲゲートＧ３はＡＮＤゲートＧ１およびＧ２から与
えられるセンスアンプ駆動信号φ、。
、ＯＲゲートＧ３はＡＮＤゲートＧ１およびＧ２から与
えられるセンスアンプ駆動信号φ、。
φ′、を通過させる。したがって、第３図に示す構成に
おいても、電源電圧の定格値に従ってｎ −ＦＥＴ２５
の動作タイミングを異ならせることができ、第２図に示
す構成と同様の効果を得ることができる。
おいても、電源電圧の定格値に従ってｎ −ＦＥＴ２５
の動作タイミングを異ならせることができ、第２図に示
す構成と同様の効果を得ることができる。
なお第２図および第３図に示す構成においてはセンスア
ンプを駆動する開始時刻に関する制御についてのみ考、
慮されている。しかしながら、前述のごとく、信号線１
７における電位下降速度をさらに遅くする方法を組合わ
せてもよい。このような構成としては、たとえば第２図
に示すｎ−ＦＥＴ２５′の導通抵抗を大きくし、ｎ−Ｆ
ＥＴ２５′による信号線１７の放電速度を遅くする構成
を用いればよい。
ンプを駆動する開始時刻に関する制御についてのみ考、
慮されている。しかしながら、前述のごとく、信号線１
７における電位下降速度をさらに遅くする方法を組合わ
せてもよい。このような構成としては、たとえば第２図
に示すｎ−ＦＥＴ２５′の導通抵抗を大きくし、ｎ−Ｆ
ＥＴ２５′による信号線１７の放電速度を遅くする構成
を用いればよい。
また１、単に信号線１７における電位下降速度のみで低
電源電圧化に対処する場合においては、第２図に示す構
成において遅延回路１００を除き、ｎ−ＦＥＴ２５’の
導通抵抗を大きくする構成とすればよい。この場合、信
号線１７の放電に要する時間がたとえば１００ｎｓの場
合、このｎ−ＦＥＴ２５’の導通抵抗のオーダは１００
にΩである。このよ？な構成の場合、第４図の破線Ｂに
示すように、信号線１７における放電が緩やかとなり、
センスアンプ５０の感度を改善することができ、センス
アンプを安定に動作させることができる。
電源電圧化に対処する場合においては、第２図に示す構
成において遅延回路１００を除き、ｎ−ＦＥＴ２５’の
導通抵抗を大きくする構成とすればよい。この場合、信
号線１７の放電に要する時間がたとえば１００ｎｓの場
合、このｎ−ＦＥＴ２５’の導通抵抗のオーダは１００
にΩである。このよ？な構成の場合、第４図の破線Ｂに
示すように、信号線１７における放電が緩やかとなり、
センスアンプ５０の感度を改善することができ、センス
アンプを安定に動作させることができる。
規定信号ｃ、ｃ’の供給手段としては、半導体チップＣ
Ｈに専用の外部リード端子を設け、電源電圧の定格値に
応じて動作速度およびタイミングを切換える信号Ａを与
えるのが１つの簡単な方法である。この場合、第１図に
示すように、センス動作速度規定回路２００は、たとえ
ば２段の縦続接続されたインバータにより構成される。
Ｈに専用の外部リード端子を設け、電源電圧の定格値に
応じて動作速度およびタイミングを切換える信号Ａを与
えるのが１つの簡単な方法である。この場合、第１図に
示すように、センス動作速度規定回路２００は、たとえ
ば２段の縦続接続されたインバータにより構成される。
この２段のインバータの各々から出力信号を取出すこと
により規定信号ｃ、ｃ’を得ることができる。
により規定信号ｃ、ｃ’を得ることができる。
上′述の説明においては、まず最初に電源電圧の定格値
を設定し、その設定された電源電圧値に応じてＤＲＡＭ
のデータ読出／書込動作を正確に行なう手法について述
べている。しかしながら、通常の計算機にＤＲＡＭを記
憶装置として用いる場合、データの読出／書込時以外に
単にデータを保持するだけの用い方が行なわれる場合が
ある。この場合、ＤＲＡＭはリフレッシュ動作のみを行
なうことになる。このときのリフレッシュ動作時におけ
るサイクル時間は通常１５．６μｓに設定され、高速動
作を必要としない。したがって、上述のようにこのよう
な高速動作を必要としないリフレッシュサイクル時にお
いてセンスアンプの動作タイミングおよび動作速度を遅
くすれば、電源電圧を低減することができ、メモリシス
テムの消費電力を低減することが可能となる。すなわち
、ＤＲＡＭの動作モードに応じて電源電圧を変化させ、
この変化させた電源電圧に応じてセンスアンプの動作タ
イミングおよび動作速度をも変化させ低消費電力化を図
る。この構成について以下に説明する。第５図にこの動
作モードに応じて電源電圧の定格値を変化させ、これに
応じてセンスアンプの動作速度および動作タイミングを
も変化させる構成における制御信号と電源電圧との関係
について示す。
を設定し、その設定された電源電圧値に応じてＤＲＡＭ
のデータ読出／書込動作を正確に行なう手法について述
べている。しかしながら、通常の計算機にＤＲＡＭを記
憶装置として用いる場合、データの読出／書込時以外に
単にデータを保持するだけの用い方が行なわれる場合が
ある。この場合、ＤＲＡＭはリフレッシュ動作のみを行
なうことになる。このときのリフレッシュ動作時におけ
るサイクル時間は通常１５．６μｓに設定され、高速動
作を必要としない。したがって、上述のようにこのよう
な高速動作を必要としないリフレッシュサイクル時にお
いてセンスアンプの動作タイミングおよび動作速度を遅
くすれば、電源電圧を低減することができ、メモリシス
テムの消費電力を低減することが可能となる。すなわち
、ＤＲＡＭの動作モードに応じて電源電圧を変化させ、
この変化させた電源電圧に応じてセンスアンプの動作タ
イミングおよび動作速度をも変化させ低消費電力化を図
る。この構成について以下に説明する。第５図にこの動
作モードに応じて電源電圧の定格値を変化させ、これに
応じてセンスアンプの動作速度および動作タイミングを
も変化させる構成における制御信号と電源電圧との関係
について示す。
第５図に示すように、時刻ＴＯ〜時刻Ｔ１の間において
は通常のデータの続出／書込動作が行なわれる。この動
作は高速で行なう必要があるため、電源電圧Ｖｃｃは５
ｖに設定されており、応じて規定信号Ｃ′が“０”、規
定信号Ｃは“１”に設定され、センスアンプも高速で動
作している。
は通常のデータの続出／書込動作が行なわれる。この動
作は高速で行なう必要があるため、電源電圧Ｖｃｃは５
ｖに設定されており、応じて規定信号Ｃ′が“０”、規
定信号Ｃは“１”に設定され、センスアンプも高速で動
作している。
時刻Ｔ１より時刻Ｔ２の間はデータ保持動作のみが行な
われる期間である。この場合、時刻Ｔ１の直前に規定信
号Ｃ′を“１”、規定信号Ｃを“０″に設定し、センス
アンプの動作を遅くし、次いで電源電圧Ｖｃｃを３．６
■に降下させる。
われる期間である。この場合、時刻Ｔ１の直前に規定信
号Ｃ′を“１”、規定信号Ｃを“０″に設定し、センス
アンプの動作を遅くし、次いで電源電圧Ｖｃｃを３．６
■に降下させる。
これによりＤＲＡＭは低電源電圧動作状態となり、低消
費電力で動作する。
費電力で動作する。
時刻Ｔ２から再び通常のデータ読出し／書込みを行なう
場合には、この時刻Ｔ２直前に電源電圧Ｖｃｃを３．６
Ｖから５ｖに上昇させ、次に規定信号Ｃ′を“Ｏ“、規
定信号Ｃを“１”とし、センスアンプを高速で動作させ
る。
場合には、この時刻Ｔ２直前に電源電圧Ｖｃｃを３．６
Ｖから５ｖに上昇させ、次に規定信号Ｃ′を“Ｏ“、規
定信号Ｃを“１”とし、センスアンプを高速で動作させ
る。
この場合、ＤＲＡＭの動作モードに応じてセンスアンプ
の動作速度／タイミングを規定する信号ｃ、ｃ’を発生
する必要がある。この場合、電源電圧の定格値の変化は
、外部でたとえばＣＰＵ（図示せず）により行なわれる
が、同様にこの動作モードを規定する信号により、セン
スアンプの動作を切換えるタイミングを与える信号が発
生される。
の動作速度／タイミングを規定する信号ｃ、ｃ’を発生
する必要がある。この場合、電源電圧の定格値の変化は
、外部でたとえばＣＰＵ（図示せず）により行なわれる
が、同様にこの動作モードを規定する信号により、セン
スアンプの動作を切換えるタイミングを与える信号が発
生される。
第６図に上述のようなりＲＡＭの動作モードに応じてセ
ンスアンプの動作を規定する信号Ｃ１Ｃ′の状態を切換
える構成を示す。
ンスアンプの動作を規定する信号Ｃ１Ｃ′の状態を切換
える構成を示す。
第６図を参照して、タイミング検出回路１３〇は、入力
端子８１を介して与えられる列アドレスストローブ信号
ＣＡＳ、外部端子８２を介して与えられる行アドレスス
トローブ信号ＲＡＳ、および外部端子８３を介して与え
らる書込信号Ｗとを受け、この受けた信号のタイミング
に応じて動作モードを規定する信号Ｔを発生する。この
タイミング検出回路１３０は、列アドレスストローブ信
号ＣＡＳ、行アドレスストローブ信号■τ茗および書込
信号Ｗの変化タイミングが通常のタイミングとは異なる
タイミングである場合に、モード指示信号Ｔが発生する
。たとえば列アドレスストローブ信号ＣＡＳがＬ″ レ
ベルへの立下がった後に、書込信号Ｗおよび行アドレス
ストローブ信号ＲＡＳがともに“Ｌ”レベルとなる場合
に指示信号Ｔが発生される。他のタイミングとしては、
たとえばオートリフレッシュ動作時などにおいて行なわ
れているＣＡＳビフォアＲＡＳかつ書込指示状態におい
て信号Ｔが発生される。切換信号発生回路１２０は、タ
イミング検出回路１３０からのモード指示信号Ｔと外部
端子ＰＯを介して与えられる外部アドレス信号ＡＯとに
応答して、規定信号ｃ、ｃ’を発生する。この場合、デ
ータ保持動作モードにおいては外部ドレスピンＰＯは未
使用状態となるので、このアドレス入力ピン端子ＰＯが
センスアンプ動作規定指示信号入力端子として用いられ
る。切換信号発生回路１２０は、外部アドレス信号ＡＯ
が“Ｈ”の場合に信号Ｔに応答して規定信号Ｃ，Ｃ’が
それぞれ“０”、“１”となる信号を発生する。
端子８１を介して与えられる列アドレスストローブ信号
ＣＡＳ、外部端子８２を介して与えられる行アドレスス
トローブ信号ＲＡＳ、および外部端子８３を介して与え
らる書込信号Ｗとを受け、この受けた信号のタイミング
に応じて動作モードを規定する信号Ｔを発生する。この
タイミング検出回路１３０は、列アドレスストローブ信
号ＣＡＳ、行アドレスストローブ信号■τ茗および書込
信号Ｗの変化タイミングが通常のタイミングとは異なる
タイミングである場合に、モード指示信号Ｔが発生する
。たとえば列アドレスストローブ信号ＣＡＳがＬ″ レ
ベルへの立下がった後に、書込信号Ｗおよび行アドレス
ストローブ信号ＲＡＳがともに“Ｌ”レベルとなる場合
に指示信号Ｔが発生される。他のタイミングとしては、
たとえばオートリフレッシュ動作時などにおいて行なわ
れているＣＡＳビフォアＲＡＳかつ書込指示状態におい
て信号Ｔが発生される。切換信号発生回路１２０は、タ
イミング検出回路１３０からのモード指示信号Ｔと外部
端子ＰＯを介して与えられる外部アドレス信号ＡＯとに
応答して、規定信号ｃ、ｃ’を発生する。この場合、デ
ータ保持動作モードにおいては外部ドレスピンＰＯは未
使用状態となるので、このアドレス入力ピン端子ＰＯが
センスアンプ動作規定指示信号入力端子として用いられ
る。切換信号発生回路１２０は、外部アドレス信号ＡＯ
が“Ｈ”の場合に信号Ｔに応答して規定信号Ｃ，Ｃ’が
それぞれ“０”、“１”となる信号を発生する。
第７図に第１３図に示される切換信号発生回路１２０の
構成の一例を示す。第７図を参照して、切換信号発生回
路１２０は、ｎ−ＦＥＴＱ９６、ｐ−ＦＥＴＱ９７、イ
ンバータ０５〜Ｇ８およびワンショットパルス発生回路
１２３を含む。
構成の一例を示す。第７図を参照して、切換信号発生回
路１２０は、ｎ−ＦＥＴＱ９６、ｐ−ＦＥＴＱ９７、イ
ンバータ０５〜Ｇ８およびワンショットパルス発生回路
１２３を含む。
ワンショットパルス発生回路１２３は、端子１２４を介
して与えられるモード検出信号Ｔに応答して所定のパル
ス幅を有する正極性のパルスを発生する。ｎ−ＦＥＴＱ
９６は、ワンショットパルス発生回路１２３からのパル
ス信号に応答してオン状態となり、端子ＰＯを介して与
えられるアトレス信号ＡＯを通過させる。インバータＧ
５．Ｇ６はラッチ回路１２５を構成しており、ｎ−ＦＥ
ＴＱ９６を介して与えられたアドレス信号ＡＯをラッチ
する。
して与えられるモード検出信号Ｔに応答して所定のパル
ス幅を有する正極性のパルスを発生する。ｎ−ＦＥＴＱ
９６は、ワンショットパルス発生回路１２３からのパル
ス信号に応答してオン状態となり、端子ＰＯを介して与
えられるアトレス信号ＡＯを通過させる。インバータＧ
５．Ｇ６はラッチ回路１２５を構成しており、ｎ−ＦＥ
ＴＱ９６を介して与えられたアドレス信号ＡＯをラッチ
する。
ｐ−ＦＥＴＱ９７は、端子１２４を介して与えられる動
作モード指示信号Ｔが“Ｌ”のときにオン状態となり、
ラッチ回路１２５の出力部であるノードＮ５を電源電圧
Ｖｃｃレベルに充電する。
作モード指示信号Ｔが“Ｌ”のときにオン状態となり、
ラッチ回路１２５の出力部であるノードＮ５を電源電圧
Ｖｃｃレベルに充電する。
ラッチ回路１２５の出力ノードＮ５に２段の縦続接続さ
れたインバータＧ７．Ｇ８が設けられる。
れたインバータＧ７．Ｇ８が設けられる。
インバータＧ７から規定信号Ｃ′が出力され、インバー
タＧ８から規定信号Ｃが出力される。次に動作について
説明する。
タＧ８から規定信号Ｃが出力される。次に動作について
説明する。
電源電圧Ｖｃｃが５ｖの通常の動作時におけるデータの
読出／書込動作モード時においては、信号Ｔは“Ｌ”
レベルである。これにより、ワンショットパルス発生回
路１２３の出力も“Ｌ”レベルであり、ｎ−ＦＥＴＱ９
６はオフ状態である。
読出／書込動作モード時においては、信号Ｔは“Ｌ”
レベルである。これにより、ワンショットパルス発生回
路１２３の出力も“Ｌ”レベルであり、ｎ−ＦＥＴＱ９
６はオフ状態である。
一方、ｐ−ＦＥＴＱ９７はオン状態であり、これにより
ラッチ回路１２５の出力ノードＮ５は電源電圧Ｖｃｃレ
ベルの′Ｈ″レベルに固定される。
ラッチ回路１２５の出力ノードＮ５は電源電圧Ｖｃｃレ
ベルの′Ｈ″レベルに固定される。
この結果、インバータＧ７から出力される規定信号Ｃ′
が“Ｌ”レベルとなり、インバータＧ８から出力される
規定信号Ｃは“Ｈ”レベルとなる。
が“Ｌ”レベルとなり、インバータＧ８から出力される
規定信号Ｃは“Ｈ”レベルとなる。
これにより、センスアンプは前述のごとく高速で動作す
る。
る。
データ保持動作モード時などの低電源電圧動作時におい
ては、信号Ｔが“Ｌ”レベルから”Ｈ”レベルに変化す
る。この信号Ｔのレベル変化に応答してワンショットパ
ルス発生回路１２３から正極性の単発パルスが発生され
、ｎ−ＦＥＴＱ９６がオン状態となる。一方、ｐ−ＦＥ
ＴＱ９７はオフ状態となっている。このとき、外部ピン
端子ＰＯヘアドレス信号ＡＯが与えられていると、この
与えられているアドレス信号ＡＯはラッチ回路１２５に
取込まれてラッチされる。アドレス信号ＡＯが“Ｈ”レ
ベルのときには、出力ノードＮ５の電位は“Ｌ”レベル
となり、応じて規定信号Ｃ′が“Ｈ”レベル、規定信号
Ｃが“Ｌ”レベルとなる。これにより、センスアンプの
動作タイミングおよび動作速度が遅くされる。
ては、信号Ｔが“Ｌ”レベルから”Ｈ”レベルに変化す
る。この信号Ｔのレベル変化に応答してワンショットパ
ルス発生回路１２３から正極性の単発パルスが発生され
、ｎ−ＦＥＴＱ９６がオン状態となる。一方、ｐ−ＦＥ
ＴＱ９７はオフ状態となっている。このとき、外部ピン
端子ＰＯヘアドレス信号ＡＯが与えられていると、この
与えられているアドレス信号ＡＯはラッチ回路１２５に
取込まれてラッチされる。アドレス信号ＡＯが“Ｈ”レ
ベルのときには、出力ノードＮ５の電位は“Ｌ”レベル
となり、応じて規定信号Ｃ′が“Ｈ”レベル、規定信号
Ｃが“Ｌ”レベルとなる。これにより、センスアンプの
動作タイミングおよび動作速度が遅くされる。
一方、この場合においてアドレス信号ＡＯが“Ｌ”レベ
ルであれば、ラッチ回路１２５の出力ノードＮ５は“Ｈ
″レベルあり、規定信号Ｃは“Ｉ（” レベル、規定信
号Ｃ′は″Ｌ″Ｌ″ルのままであり、通常動作時と同様
の状態を保持する。
ルであれば、ラッチ回路１２５の出力ノードＮ５は“Ｈ
″レベルあり、規定信号Ｃは“Ｉ（” レベル、規定信
号Ｃ′は″Ｌ″Ｌ″ルのままであり、通常動作時と同様
の状態を保持する。
なお、ラッチ回路１２５の出力ノードＮ５はたとえば電
源投入時または５Ｖ電源への復帰時に発生されるリセッ
ト信号Ｒｅ５ｅｔに応答してリセットされ、５ｖ電源動
作時および電源投入直後は″Ｌ″Ｌ″ルに設定される。
源投入時または５Ｖ電源への復帰時に発生されるリセッ
ト信号Ｒｅ５ｅｔに応答してリセットされ、５ｖ電源動
作時および電源投入直後は″Ｌ″Ｌ″ルに設定される。
第８図に、第６図のタイミング検出回路１３０の具体的
構成の一例を示す。
構成の一例を示す。
第８図を参照して、タイミング検出回路１３０は、ｎ−
ＦＥＴＱ１０１〜Ｑ１０４、インバータ０９〜Ｇ１３、
Ｇ１６、Ｇ１７、ＡＮＤゲート１４．１５およびワンシ
ョットパルス発生回路１３１を含む。
ＦＥＴＱ１０１〜Ｑ１０４、インバータ０９〜Ｇ１３、
Ｇ１６、Ｇ１７、ＡＮＤゲート１４．１５およびワンシ
ョットパルス発生回路１３１を含む。
ワンショットパルス発生回路１３１は、外部端子８２を
介して与えられる行アドレスストローブ信号ＲＡＳをイ
ンバータ０１Ｂを介して受け、信号■τ百の“Ｌ”レベ
ルへの移行（インバータ６１３出力の“Ｈ”レベルへの
移行）に応答して所定のパルス幅を有する正極性の単発
パルスを発生する。
介して与えられる行アドレスストローブ信号ＲＡＳをイ
ンバータ０１Ｂを介して受け、信号■τ百の“Ｌ”レベ
ルへの移行（インバータ６１３出力の“Ｈ”レベルへの
移行）に応答して所定のパルス幅を有する正極性の単発
パルスを発生する。
ＡＮＤゲートＧ１４は、列アドレスストローブ信号ＣＡ
Ｓおよび書込指示信号ＷをそれぞれインバータＧ１７．
Ｇ１６を介して受けるとともにワンショットパルス発生
回路１３１からの出力を受ける。したがって、ＡＮＤゲ
ートＧ１４からは信号ＣＡＳ、Ｗがともに“Ｌ”レベル
のときにワンショットパルス発生回路１３１からの単発
パルスを通過させる。
Ｓおよび書込指示信号ＷをそれぞれインバータＧ１７．
Ｇ１６を介して受けるとともにワンショットパルス発生
回路１３１からの出力を受ける。したがって、ＡＮＤゲ
ートＧ１４からは信号ＣＡＳ、Ｗがともに“Ｌ”レベル
のときにワンショットパルス発生回路１３１からの単発
パルスを通過させる。
ｎ−ＦＥＴＱＩＯＩは、ＡＮＤゲートＧ１４からのワン
ショットパルスＯＰに応答してオン状態となり、外部端
子８１からの信号ＣＡＳを通過させる。ｎ−ＦＥＴＱ１
０２は、ＡＮＤゲートＧ１４からのワンショットパルス
ＯＰに応答してオン状態となり、外部端子８３を介して
与えられる信号Ｗを通過させる。
ショットパルスＯＰに応答してオン状態となり、外部端
子８１からの信号ＣＡＳを通過させる。ｎ−ＦＥＴＱ１
０２は、ＡＮＤゲートＧ１４からのワンショットパルス
ＯＰに応答してオン状態となり、外部端子８３を介して
与えられる信号Ｗを通過させる。
インバータＧ９．ＧＩＯはインバータラッチ１３２を構
成し、ｎ−ＦＥＴＱＩＯＩ出力をラッチする。インバー
タＧｌｌ、Ｇ１２はインバークラッチ１３３を構成しｎ
−ＦＥＴＱ１０２出力をラッチする。
成し、ｎ−ＦＥＴＱＩＯＩ出力をラッチする。インバー
タＧｌｌ、Ｇ１２はインバークラッチ１３３を構成しｎ
−ＦＥＴＱ１０２出力をラッチする。
ＡＮＤゲートＧ１５はインバータラッチ１３２゜１３３
の出力をそれぞれ受け、モード指示信号Ｔを出力する。
の出力をそれぞれ受け、モード指示信号Ｔを出力する。
インバータラッチ１３２，１３３の各々にはリセット信
号Ｒｅ５ｅｔに応答してオン状態となり、各出力ノード
Ｎ７．Ｎ８を接地電位ＧＮＤレベルに設定するｎ−ＦＥ
ＴＱ１０３．Ｑ１０４が設けられる。次に、第８図に示
すタイミング検出回路１３０の動作をその動作波形図で
ある第９図および第１０図を参照して説明する。
号Ｒｅ５ｅｔに応答してオン状態となり、各出力ノード
Ｎ７．Ｎ８を接地電位ＧＮＤレベルに設定するｎ−ＦＥ
ＴＱ１０３．Ｑ１０４が設けられる。次に、第８図に示
すタイミング検出回路１３０の動作をその動作波形図で
ある第９図および第１０図を参照して説明する。
まず電源投入または５Ｖ電源復帰直後においてはリセッ
ト信号Ｒｅ５ｅｔによりｎ −Ｆ Ｅ Ｔ Ｑ １０３
、Ｑ１０４はオン状態となり、ノードＮ７゜Ｎ８電位を
“Ｌ”レベルに設定する。これにより信号Ｔのレベルは
“Ｌ″ レベルとなる。
ト信号Ｒｅ５ｅｔによりｎ −Ｆ Ｅ Ｔ Ｑ １０３
、Ｑ１０４はオン状態となり、ノードＮ７゜Ｎ８電位を
“Ｌ”レベルに設定する。これにより信号Ｔのレベルは
“Ｌ″ レベルとなる。
外部端子８２に印加される行アドレスストローブ信号Ｒ
ＡＳが“Ｌ”レベルに立下がると、ワンショットパルス
発生回路１３１から単発パルスが発生される。このとき
既に信号ＣＡＳ、Ｗがともに“Ｌ“レベルにあれば、Ａ
ＮＤゲー１−０１４からは単発パルスＯＰが出力される
。これによりｎ−ＦＥＴＱＩＯＩ、Ｑ１０２がオン状態
となる。
ＡＳが“Ｌ”レベルに立下がると、ワンショットパルス
発生回路１３１から単発パルスが発生される。このとき
既に信号ＣＡＳ、Ｗがともに“Ｌ“レベルにあれば、Ａ
ＮＤゲー１−０１４からは単発パルスＯＰが出力される
。これによりｎ−ＦＥＴＱＩＯＩ、Ｑ１０２がオン状態
となる。
これに応答して外部端子８１．８３にそれぞれ与えられ
ている列アドレスストローブ信号ＣＡＳおよび書込指示
信号Ｗがそれぞれラッチ回路１３２゜１３３に取込まれ
る。
ている列アドレスストローブ信号ＣＡＳおよび書込指示
信号Ｗがそれぞれラッチ回路１３２゜１３３に取込まれ
る。
ＤＲＡＭが通常のデータの読出／書込動作を行なう場合
においては、列アドレスストローブ信号ＣＡＳは行アド
レスストローブ信号ＲＡＳが“Ｌ″レベル立下がった後
にのみ、″Ｌ″レベルへ移行することが許される。した
がってこの通常のデータ読出／書込動作モード時（電源
電圧Ｖｃｃが５ｖの場合）、行アドレスストローブ信号
ＲＡＳが“Ｌ″レベル立下がった時点ｔにおいては、列
アドレスストローブ信号ＣＡＳおよび書込信号Ｗはとも
に“Ｈ” レベルである。このため、ＡＮＤゲートＧ１
４からはワンショットパルスｏＰは発生サレず、ｎ−Ｆ
ＥＴＱＩＯＩ、Ｑ１０２はともにオフ状態にある。した
がって、インバータラッチ１３２，１３３の出力ノード
Ｎ７．Ｎ８はリセット信号Ｒｅ５ｅｔに応答して既にＬ
”レベルとなった状態を保持している。これにより、Ａ
ＮＤゲートＧ１５からは“Ｌ”レベルの信号が出力され
る。
においては、列アドレスストローブ信号ＣＡＳは行アド
レスストローブ信号ＲＡＳが“Ｌ″レベル立下がった後
にのみ、″Ｌ″レベルへ移行することが許される。した
がってこの通常のデータ読出／書込動作モード時（電源
電圧Ｖｃｃが５ｖの場合）、行アドレスストローブ信号
ＲＡＳが“Ｌ″レベル立下がった時点ｔにおいては、列
アドレスストローブ信号ＣＡＳおよび書込信号Ｗはとも
に“Ｈ” レベルである。このため、ＡＮＤゲートＧ１
４からはワンショットパルスｏＰは発生サレず、ｎ−Ｆ
ＥＴＱＩＯＩ、Ｑ１０２はともにオフ状態にある。した
がって、インバータラッチ１３２，１３３の出力ノード
Ｎ７．Ｎ８はリセット信号Ｒｅ５ｅｔに応答して既にＬ
”レベルとなった状態を保持している。これにより、Ａ
ＮＤゲートＧ１５からは“Ｌ”レベルの信号が出力され
る。
なお、この場合通常の動作モード時においては、信号Ｃ
ＡＳ、信号Ｗがともにデータ書込時において“Ｌ”レベ
ルに移行する状態が存在する。しがしながら、ワンショ
ットパルス発生回路１３１が発生するパルス幅がこの信
号■τ百が“Ｌ″レベル立下がってから次に信号ＣＡＳ
、Ｗが“Ｌ”レベルに立下がるまでの間の時間よりも短
い時間に設定されておれば、上述のごと、く、ｎ−ＦＥ
ＴＱＩＯＩ、Ｑ１０２はともにオフ状態となり、信号Ｔ
は“Ｌ” レベルのままである。
ＡＳ、信号Ｗがともにデータ書込時において“Ｌ”レベ
ルに移行する状態が存在する。しがしながら、ワンショ
ットパルス発生回路１３１が発生するパルス幅がこの信
号■τ百が“Ｌ″レベル立下がってから次に信号ＣＡＳ
、Ｗが“Ｌ”レベルに立下がるまでの間の時間よりも短
い時間に設定されておれば、上述のごと、く、ｎ−ＦＥ
ＴＱＩＯＩ、Ｑ１０２はともにオフ状態となり、信号Ｔ
は“Ｌ” レベルのままである。
データ保持などの低電源電圧動作時においては、第１０
図に示すように、信号ＲＡＳが“Ｌ″レベル立下がる時
点ｔよりも先に信号ＣＡＳ、Ｗ力（ともに“Ｌ”レベル
に設定される。これにより、信号πτ１の立下がりに応
答してワンショットパルス発生回路１３１から発生され
たパルスはＡＮＤゲートＧ１４を通過し、単発パルスｏ
Ｐとしてｎ−ＦＥＴＱＩＯＩ、Ｑ１０２のゲートへ伝達
される。これにより、外部端子８１．．８３へ印加され
ていた信号Ｕτ下、Ｖがそれぞれインバータラッチ１３
２，１３３に取込まれてラッチされる。
図に示すように、信号ＲＡＳが“Ｌ″レベル立下がる時
点ｔよりも先に信号ＣＡＳ、Ｗ力（ともに“Ｌ”レベル
に設定される。これにより、信号πτ１の立下がりに応
答してワンショットパルス発生回路１３１から発生され
たパルスはＡＮＤゲートＧ１４を通過し、単発パルスｏ
Ｐとしてｎ−ＦＥＴＱＩＯＩ、Ｑ１０２のゲートへ伝達
される。これにより、外部端子８１．．８３へ印加され
ていた信号Ｕτ下、Ｖがそれぞれインバータラッチ１３
２，１３３に取込まれてラッチされる。
この信号ＣＡＳ、Ｗがともに“Ｌ”レベルにあるため、
ノードＮ７．Ｎ８電位はともに“Ｈ” レベルとなり、
ＡＮＤゲートＧ１５がら発生されるタイミング検出信号
Ｔの電位レベルも“Ｈ” レベルとなる。これにより、
センスアンプの動作タイミングおよび動作速度が低電源
電圧に対応したものに設定される。
ノードＮ７．Ｎ８電位はともに“Ｈ” レベルとなり、
ＡＮＤゲートＧ１５がら発生されるタイミング検出信号
Ｔの電位レベルも“Ｈ” レベルとなる。これにより、
センスアンプの動作タイミングおよび動作速度が低電源
電圧に対応したものに設定される。
この低電源電圧動作から通常のデータ読出／書込動作モ
ードに復帰するためには、リセットパルスＲｅ５ｅｔを
発生させることにより行なわれる。
ードに復帰するためには、リセットパルスＲｅ５ｅｔを
発生させることにより行なわれる。
なお上記実施例においてはいずれの場合においてもセン
スアンプの動作速度および／または動作タイミングを規
定するために電源電圧の定格値に応じた制御信号Ａを外
部１″′″′う介ビ与える構成内部で発生させることも
゛可能である。このセンスアンプ動作規定信号を内部で
発生させる構成の一例を第１１図に示す。
スアンプの動作速度および／または動作タイミングを規
定するために電源電圧の定格値に応じた制御信号Ａを外
部１″′″′う介ビ与える構成内部で発生させることも
゛可能である。このセンスアンプ動作規定信号を内部で
発生させる構成の一例を第１１図に示す。
第１１図を参照してこの発明のさらに他の実施例である
ＤＲＡＭでは、外部から印加される電源電圧Ｖｃｃを受
けるパッドＰＡに電位検出回路３００が接続される。電
位検出回路３００はパッドＰＡからの電源電圧Ｖｃｃが
通常の電源電圧であるか低電源電圧であるかを判定し、
この判定結果ニ応じた信号をセンス動作指示信号として
センス動作速度規定回路２００へ印加する。この電位検
出回路３００の構成としては、通常の動作電源電圧（５
Ｖ）と低電源電圧（たとえば３．６Ｖ）との間の電圧値
を基準電圧として用い、この基準電−５４＝ 圧とパッドＰ’Ａに与えられる動作電源電圧Ｖｃｃとの
大小比較を行ない、この比較結果に基づいて動作指示信
号Ａを発生する構成が最も単純な形態として考えられる
。
ＤＲＡＭでは、外部から印加される電源電圧Ｖｃｃを受
けるパッドＰＡに電位検出回路３００が接続される。電
位検出回路３００はパッドＰＡからの電源電圧Ｖｃｃが
通常の電源電圧であるか低電源電圧であるかを判定し、
この判定結果ニ応じた信号をセンス動作指示信号として
センス動作速度規定回路２００へ印加する。この電位検
出回路３００の構成としては、通常の動作電源電圧（５
Ｖ）と低電源電圧（たとえば３．６Ｖ）との間の電圧値
を基準電圧として用い、この基準電−５４＝ 圧とパッドＰ’Ａに与えられる動作電源電圧Ｖｃｃとの
大小比較を行ない、この比較結果に基づいて動作指示信
号Ａを発生する構成が最も単純な形態として考えられる
。
この構成の場合、センスアンプの動作を電源電圧の定格
値に応じて規定するために外部ピン端子を設ける必要が
なく、電源電圧Ｖｃｃのレベルに応じて正確にセンスア
ンプの動作速度およびタイミングを規定することが可能
となる。この第１１図に示す回路構成は、第６図に示す
回路にも適用可能であり、この電位検出回路３００出力
を第６図の切換信号発生回路１２０へ印加する構成とす
れば特にＤＲＡＭの動作モードに応じてアドレス信号を
設定する必要はなく、単に電源電圧の切換えおよび制御
信号ＣＡＳ、ＲＡＳおよび恥タイミング設定のみでセン
スアンプの動作を規定することが可能となり、より簡易
な制御回路でセンスアンプを駆動することが可能となる
。
値に応じて規定するために外部ピン端子を設ける必要が
なく、電源電圧Ｖｃｃのレベルに応じて正確にセンスア
ンプの動作速度およびタイミングを規定することが可能
となる。この第１１図に示す回路構成は、第６図に示す
回路にも適用可能であり、この電位検出回路３００出力
を第６図の切換信号発生回路１２０へ印加する構成とす
れば特にＤＲＡＭの動作モードに応じてアドレス信号を
設定する必要はなく、単に電源電圧の切換えおよび制御
信号ＣＡＳ、ＲＡＳおよび恥タイミング設定のみでセン
スアンプの動作を規定することが可能となり、より簡易
な制御回路でセンスアンプを駆動することが可能となる
。
なお上記実施例のいずれにおいても電源電圧の定格値と
して２種類が用いられ、この２種類の電源電圧でＤＲＡ
Ｍを動作させる場合の構成について説明している。しか
しながら、３種類の電源電圧の定格値の各々に対してＤ
ＲＡＭを正確に動作させることも、センスアンプの動作
開始タイミングをそれぞれに応じて設定することができ
れば容易に可能となる。
して２種類が用いられ、この２種類の電源電圧でＤＲＡ
Ｍを動作させる場合の構成について説明している。しか
しながら、３種類の電源電圧の定格値の各々に対してＤ
ＲＡＭを正確に動作させることも、センスアンプの動作
開始タイミングをそれぞれに応じて設定することができ
れば容易に可能となる。
なお、上記実施例においてはセンスアンプとしては低電
位側のビット線の放電動作についてのみ説明している。
位側のビット線の放電動作についてのみ説明している。
しかしながらこの場合、高電位側ビット線充電用ｐチャ
ネルＦＥＴからなるセンスアンプの動作タイミングおよ
び動作速度もｎ−ＦＥＴセンスアンプ動作に適合するよ
うにされ、同様に遅くされる。この構成は、たとえばｐ
チャネルＭＯ８ＦＥＴセンスアンプの駆動信号線に対し
ても第２図または第３図に示す構成と同様の構成が接続
される。
ネルＦＥＴからなるセンスアンプの動作タイミングおよ
び動作速度もｎ−ＦＥＴセンスアンプ動作に適合するよ
うにされ、同様に遅くされる。この構成は、たとえばｐ
チャネルＭＯ８ＦＥＴセンスアンプの駆動信号線に対し
ても第２図または第３図に示す構成と同様の構成が接続
される。
［発明の効果］
以上のようにこの発明によればセンスアンプの動作速度
および／または動作タイミングをＤＲＡＭ電源電圧の定
格値に応じて変更可能なようにし＝ ５６ ＝ たので、複数の定格値の電源電圧の各々に対しても正常
にメモリセルデータの検知増幅を行なうことができ、１
個の同一のチップ設計仕様で複数の定格電源電圧を有す
るＤＲＡＭを得ることが可能となる。
および／または動作タイミングをＤＲＡＭ電源電圧の定
格値に応じて変更可能なようにし＝ ５６ ＝ たので、複数の定格値の電源電圧の各々に対しても正常
にメモリセルデータの検知増幅を行なうことができ、１
個の同一のチップ設計仕様で複数の定格電源電圧を有す
るＤＲＡＭを得ることが可能となる。
また、ＤＲＡＭの動作モードに応じてその電源電圧定格
値を変更し応じてセンスアンプの動作も遅くするように
構成した場合、ＤＲＡＭに、おける。
値を変更し応じてセンスアンプの動作も遅くするように
構成した場合、ＤＲＡＭに、おける。
消費電力を大幅に低減することができる。
第１図はこの発明の一実施例であるＩ）ＲＡＭの要部の
構成を概略的に示す図である。第２図は第１図に示すセ
ンスアンプ駆動回路の具体的構成の一例を示す図である
。第３図は第１図に示すセンスアンプ駆動回路の具体的
構成の他の例を示す図である。第４図はセンスアンプの
動作速度を遅くさせた場合におけるセンスアンプ駆動信
号線の電位変化を概略的に示す図である。第５図は動作
モードに応じて電源電圧の定格値およびセンスアンプの
動作速度および／または動作タイミングを異ならせる際
の制御信号（センスアンプ活性化タイミング／速度規定
信号）と電源電圧との関係を示す図である。第６図は第
５図に示す踏査波形を実現するための回路構成を概略的
に示す図である。 第７図は第６図に示す切換信号発生回路の具体的構成の
一例を示す図である。第８図は第６図に示すタイミング
検出回路の具岬的構成の一例を示す図である。第９図お
よび第１０図は第８図に示すタイミング検出回路の動作
を示す信号波形図であり、第９図は通常動作時（電源電
圧が５Ｖ）の場合の動作波形図であり、第１０図は低電
源電圧時における動作を示す信号波形図である。第１１
図はこの発明の他の実施例であるＤＲＡＭの全体の構成
を概略的に示す図である。第１２図は従来のＤＲＡＭの
全体の構成を概略的に示す図である。 第１３図は従来のＤＲＡＭのメモリセルアレイ部および
それに関連の回路の構成を概略的に示す図である。第１
４図は１対のビット線とそれに関連するセンスアンプお
よびセンスアンプ駆動回路の構成を具体的に示す図であ
る。第１５図は第１４図に示す回路構成の動作を示す信
号波形図である。 第１６図は第１４図に示す回路構成の動作におけるメモ
リセルデータ読比時における動作波形を拡大して詳細に
示す図である。 図において、１７はセンスアンプ駆動信号線、２５、
２５’ はセンスアンプ活性化用のＭＯＳトランジスタ
、５０はセンスアンプ、１２０は切換信号発生回路、１
３０はタイミング検出回路、２００はセンス動作速度規
定回路、２１０はセンスアンプ駆動回路、ＰＡは電源用
パッド、３００は電源電圧検出回路、ＣＢは半導体チッ
プ、ＭＡはメモリセルアレイ、ＳＡはセンスアンプであ
る。 なお、図中、同一符号は同一または相当部分を示す。
構成を概略的に示す図である。第２図は第１図に示すセ
ンスアンプ駆動回路の具体的構成の一例を示す図である
。第３図は第１図に示すセンスアンプ駆動回路の具体的
構成の他の例を示す図である。第４図はセンスアンプの
動作速度を遅くさせた場合におけるセンスアンプ駆動信
号線の電位変化を概略的に示す図である。第５図は動作
モードに応じて電源電圧の定格値およびセンスアンプの
動作速度および／または動作タイミングを異ならせる際
の制御信号（センスアンプ活性化タイミング／速度規定
信号）と電源電圧との関係を示す図である。第６図は第
５図に示す踏査波形を実現するための回路構成を概略的
に示す図である。 第７図は第６図に示す切換信号発生回路の具体的構成の
一例を示す図である。第８図は第６図に示すタイミング
検出回路の具岬的構成の一例を示す図である。第９図お
よび第１０図は第８図に示すタイミング検出回路の動作
を示す信号波形図であり、第９図は通常動作時（電源電
圧が５Ｖ）の場合の動作波形図であり、第１０図は低電
源電圧時における動作を示す信号波形図である。第１１
図はこの発明の他の実施例であるＤＲＡＭの全体の構成
を概略的に示す図である。第１２図は従来のＤＲＡＭの
全体の構成を概略的に示す図である。 第１３図は従来のＤＲＡＭのメモリセルアレイ部および
それに関連の回路の構成を概略的に示す図である。第１
４図は１対のビット線とそれに関連するセンスアンプお
よびセンスアンプ駆動回路の構成を具体的に示す図であ
る。第１５図は第１４図に示す回路構成の動作を示す信
号波形図である。 第１６図は第１４図に示す回路構成の動作におけるメモ
リセルデータ読比時における動作波形を拡大して詳細に
示す図である。 図において、１７はセンスアンプ駆動信号線、２５、
２５’ はセンスアンプ活性化用のＭＯＳトランジスタ
、５０はセンスアンプ、１２０は切換信号発生回路、１
３０はタイミング検出回路、２００はセンス動作速度規
定回路、２１０はセンスアンプ駆動回路、ＰＡは電源用
パッド、３００は電源電圧検出回路、ＣＢは半導体チッ
プ、ＭＡはメモリセルアレイ、ＳＡはセンスアンプであ
る。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）行列状に配列された複数のメモリセルと、各々に
前記複数のメモリセルの１列が接続される複数のビット
線とを有するダイナミック・ランダム・アクセス・メモ
リであって、 前記複数のビット線の各々に設けられ、対応のビット線
上の電位を検知し増幅する手段、 外部から与えられる動作速度指示信号に応答して、前記
検知増幅手段の動作速度およびタイミングの少なくとも
一方を規定する手段、前記動作速度指示信号は前記複数
の定格電圧の各々に対応して発生され、および 前記動作規定手段出力とセンスアンプ活性化信号とに応
答して、前記動作速度指示信号が規定する動作速度およ
びタイミングに従って前記検知・増幅手段を駆動する手
段とを含む、動作電源電圧として複数の定格電圧を有す
るダイナミック・ランダム・アクセス・メモリ。 - （２）行列状に配列された複数のメモリセルと、各々に
前記複数のメモリセルの１列が接続される複数のビット
線とを有するダイナミック・ランダム・アクセス・メモ
リであって、前記ダイナミック・ランダム・アクセス・
メモリは動作電源電圧として複数の定格電圧を有してお
り、 前記複数のビット線の各々に対応して設けられ、対応の
ビット線の電位を検知し増幅する手段、前記ダイナミッ
ク・ランダム・アクセス・メモリに外部から印加される
電源電圧を検出する手段、前記電源電圧検出手段出力に
応答して、前記検知増幅手段の動作速度およびタイミン
グの少なくとも一方を規定する手段、および センスアンプ活性化信号と前記動作規定手段出力とに応
答して、前記検知増幅手段を駆動する手段を含み、前記
駆動手段は前記規定手段が規定する動作速度およびタイ
ミングで前記検知増幅手段を動作させる、動作電源電圧
として複数の定格電圧を有するダイナミック・ランダム
・アクセス・メモリ。
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|---|---|---|---|
| JP1127114A JP2614514B2 (ja) | 1989-05-19 | 1989-05-19 | ダイナミック・ランダム・アクセス・メモリ |
| US07/437,425 US5132932A (en) | 1989-05-19 | 1989-11-16 | Dynamic random access memory having a plurality of rated voltages as operation supply voltage and operating method thereof |
| DE4003824A DE4003824A1 (de) | 1989-05-19 | 1990-02-08 | Dynamischer speicher mit wahlfreiem zugriff mit einer mehrzahl von nennspannungen als betriebsversorgungsspannung und verfahren fuer dessen betreibung |
| KR1019900006249A KR930010938B1 (ko) | 1989-05-19 | 1990-05-03 | 동작전원 전압으로써 복수의 정격 전압을 가지는 다이나믹 · 랜덤 · 액세스 · 메모리 |
| US07/829,144 US5315550A (en) | 1989-05-19 | 1992-01-31 | Dynamic random access memory having sense amplifier activation delayed based on operation supply voltage and operating method thereof |
| US08/220,649 US5418747A (en) | 1989-05-19 | 1994-03-31 | Dynamic random access memory having a plurality of rated voltages as operation supply voltage and operating method thereof |
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|---|---|---|---|
| JP1127114A JP2614514B2 (ja) | 1989-05-19 | 1989-05-19 | ダイナミック・ランダム・アクセス・メモリ |
Publications (2)
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|---|---|
| JPH02306492A true JPH02306492A (ja) | 1990-12-19 |
| JP2614514B2 JP2614514B2 (ja) | 1997-05-28 |
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ID=14951955
Family Applications (1)
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|---|---|---|---|
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| US (3) | US5132932A (ja) |
| JP (1) | JP2614514B2 (ja) |
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| DE (1) | DE4003824A1 (ja) |
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