JPH09106692A - サンプリングホールド回路 - Google Patents
サンプリングホールド回路Info
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- JPH09106692A JPH09106692A JP8190565A JP19056596A JPH09106692A JP H09106692 A JPH09106692 A JP H09106692A JP 8190565 A JP8190565 A JP 8190565A JP 19056596 A JP19056596 A JP 19056596A JP H09106692 A JPH09106692 A JP H09106692A
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Abstract
(57)【要約】
【課題】 本来ホールドすべき電圧をホールドした良好
なサンプリングホールド信号を得ることができる様にし
たサンプリングホールド回路を提供することを目的とす
る。 【解決手段】 本発明に係るサンプリングホールド回路
は、信号入力端子を一方の導電形式のトランジスタの一
方の被制御電極に接続すると共に該一方の導電形式のト
ランジスタの他方の被制御電極にコンデンサと他方の導
電形式の半導体素子の一方の被制御電極とを接続し、上
記信号入力端子と上記他方の導電形式の半導体素子の他
方の被制御電極とを非接続状態とし、更に上記他方の導
電形式の半導体素子の他方の被制御電極には何等の電気
的入力もされないようにし、上記一方の導電形式のトラ
ンジスタの制御電極にサンプリングパルスを供給すると
共に上記他方の導電形式の半導体素子の制御電極に上記
サンプリングパルスと逆相のパルスを供給し、上記コン
デンサの両端にサンプリングホールド信号を得るように
している。
なサンプリングホールド信号を得ることができる様にし
たサンプリングホールド回路を提供することを目的とす
る。 【解決手段】 本発明に係るサンプリングホールド回路
は、信号入力端子を一方の導電形式のトランジスタの一
方の被制御電極に接続すると共に該一方の導電形式のト
ランジスタの他方の被制御電極にコンデンサと他方の導
電形式の半導体素子の一方の被制御電極とを接続し、上
記信号入力端子と上記他方の導電形式の半導体素子の他
方の被制御電極とを非接続状態とし、更に上記他方の導
電形式の半導体素子の他方の被制御電極には何等の電気
的入力もされないようにし、上記一方の導電形式のトラ
ンジスタの制御電極にサンプリングパルスを供給すると
共に上記他方の導電形式の半導体素子の制御電極に上記
サンプリングパルスと逆相のパルスを供給し、上記コン
デンサの両端にサンプリングホールド信号を得るように
している。
Description
【０００１】
【発明の属する技術分野】本発明は例えば固体撮像装置
の出力部に使用して好適なサンプリングホールド回路に
関する。
の出力部に使用して好適なサンプリングホールド回路に
関する。
【０００２】本発明は例えば固体撮像装置の出力部に使
用して好適なサンプリングホールド回路であって、信号
入力端子を一方の導電形式のトランジスタの一方の被制
御電極に接続すると共にこの一方の導電形式のトランジ
スタの他方の被制御電極にコンデンサと他方の導電形式
の半導体素子の被制御電極とを接続し、一方の導電形式
のトランジスタの制御電極にサンプリングパルスを供給
すると共に他方の導電形式の半導体素子の制御電極にサ
ンプリングパルスと逆相のパルスを供給し、コンデンサ
の両端にサンプリングホールド信号を得る様にしたこと
により、雑音成分のない良好なサンプリングホールド信
号を得る様にし、これを例えば固体撮像装置の出力部に
使用する場合には電荷検出信号を良好にサンプリングホ
ールドした信号を低域通過フィルタに供給して良好なビ
デオ信号を得ることができる様にしたものである。
用して好適なサンプリングホールド回路であって、信号
入力端子を一方の導電形式のトランジスタの一方の被制
御電極に接続すると共にこの一方の導電形式のトランジ
スタの他方の被制御電極にコンデンサと他方の導電形式
の半導体素子の被制御電極とを接続し、一方の導電形式
のトランジスタの制御電極にサンプリングパルスを供給
すると共に他方の導電形式の半導体素子の制御電極にサ
ンプリングパルスと逆相のパルスを供給し、コンデンサ
の両端にサンプリングホールド信号を得る様にしたこと
により、雑音成分のない良好なサンプリングホールド信
号を得る様にし、これを例えば固体撮像装置の出力部に
使用する場合には電荷検出信号を良好にサンプリングホ
ールドした信号を低域通過フィルタに供給して良好なビ
デオ信号を得ることができる様にしたものである。
【０００３】
【従来の技術】従来、固体撮像装置の出力部に使用され
るサンプリングホールド回路として図５に示す様なもの
が提案されている。この図５に示すサンプリングホール
ド回路は、固体撮像装置の電荷検出部において得られる
電荷検出信号、例えば図６Ａに示す様に、電圧Ｅ0 を基
準電圧として検出された信号電圧レベルＥ1 ，Ｅ2 ，Ｅ
3 ‥‥を有する電荷検出信号Ｓ1 が供給される電荷検出
信号入力端子１をバッファ増幅器２を介してスイッチン
グ素子を構成するｎチャネルＭＯＳ形電界効果トランジ
スタ（以下、ｎ−ＭＯＳ ＦＥＴという）３のソース電
極に接続すると共にこのｎ−ＭＯＳ ＦＥＴ３のゲート
電極を図６Ｂに示す様に電荷検出信号Ｓ1 に同期させた
サンプリングパルスφ S1が供給されるサンプリングパル
ス入力端子４に接続し、またｎ−ＭＯＳ ＦＥＴ３のド
レイン電極をホールド用コンデンサ５を介して接地する
と共にこのｎ−ＭＯＳ ＦＥＴ３のドレイン電極とコン
デンサ５の一端との接続中点をバッファ増幅器６を介し
てサンプリングホールド信号出力端子７に接続すること
によって構成される。
るサンプリングホールド回路として図５に示す様なもの
が提案されている。この図５に示すサンプリングホール
ド回路は、固体撮像装置の電荷検出部において得られる
電荷検出信号、例えば図６Ａに示す様に、電圧Ｅ0 を基
準電圧として検出された信号電圧レベルＥ1 ，Ｅ2 ，Ｅ
3 ‥‥を有する電荷検出信号Ｓ1 が供給される電荷検出
信号入力端子１をバッファ増幅器２を介してスイッチン
グ素子を構成するｎチャネルＭＯＳ形電界効果トランジ
スタ（以下、ｎ−ＭＯＳ ＦＥＴという）３のソース電
極に接続すると共にこのｎ−ＭＯＳ ＦＥＴ３のゲート
電極を図６Ｂに示す様に電荷検出信号Ｓ1 に同期させた
サンプリングパルスφ S1が供給されるサンプリングパル
ス入力端子４に接続し、またｎ−ＭＯＳ ＦＥＴ３のド
レイン電極をホールド用コンデンサ５を介して接地する
と共にこのｎ−ＭＯＳ ＦＥＴ３のドレイン電極とコン
デンサ５の一端との接続中点をバッファ増幅器６を介し
てサンプリングホールド信号出力端子７に接続すること
によって構成される。
【０００４】しかしながら、この様に構成されたこのサ
ンプリングホールド回路においては、サンプリングパル
スφS1がｎ−ＭＯＳ ＦＥＴ３のゲート電極に供給され
ると、ｎ−ＭＯＳ ＦＥＴ３のゲート・ドレイン間容量
に起因して図６Ｃに示す様なサンプリングパルスφS1を
微分した波形を有する雑音信号ＳN1が発生し、この雑音
信号ＳN1が電荷検出信号Ｓ1 をサンプリングした部分に
重畳し、このため、この場合におけるサンプリングホー
ルド信号Ｓ2 は、図６Ｄに示す様にこの雑音信号ＳN1成
分を含むのみならず、この雑音信号ＳN1成分の下端電圧
においてホールドされた信号Ｓ2 となってしまい、本来
ホールドすべき電圧Ｅ1 ，Ｅ2 ，Ｅ3 ‥‥をホールドし
たサンプリングホールド信号を得ることができないとい
う不都合があった。
ンプリングホールド回路においては、サンプリングパル
スφS1がｎ−ＭＯＳ ＦＥＴ３のゲート電極に供給され
ると、ｎ−ＭＯＳ ＦＥＴ３のゲート・ドレイン間容量
に起因して図６Ｃに示す様なサンプリングパルスφS1を
微分した波形を有する雑音信号ＳN1が発生し、この雑音
信号ＳN1が電荷検出信号Ｓ1 をサンプリングした部分に
重畳し、このため、この場合におけるサンプリングホー
ルド信号Ｓ2 は、図６Ｄに示す様にこの雑音信号ＳN1成
分を含むのみならず、この雑音信号ＳN1成分の下端電圧
においてホールドされた信号Ｓ2 となってしまい、本来
ホールドすべき電圧Ｅ1 ，Ｅ2 ，Ｅ3 ‥‥をホールドし
たサンプリングホールド信号を得ることができないとい
う不都合があった。
【０００５】そこでまた図７に示す様なサンプリングホ
ールド回路も提案されている。この図７に示すサンプリ
ングホールド回路は、図５従来例のサンプリングホール
ド回路と同様に構成すると共に、ＰチャンネルＭＯＳ型
電界効果トランジスタ（以下、ｐ−ＭＯＳ ＦＥＴとい
う）８を設け、このｐ−ＭＯＳ ＦＥＴ８のソース電極
及びドレイン電極を夫々ｎ−ＭＯＳ ＦＥＴ３のソース
電極及びドレイン電極に接続すると共にこのｐ−ＭＯＳ
ＦＥＴ８のゲート電極をｎ−ＭＯＳＦＥＴ３に供給さ
れるサンプリングパルスφS1と逆相の図８Ｄに示す様な
パルスφS2が供給される逆相パルス入力端子９に接続す
ることにより構成される。
ールド回路も提案されている。この図７に示すサンプリ
ングホールド回路は、図５従来例のサンプリングホール
ド回路と同様に構成すると共に、ＰチャンネルＭＯＳ型
電界効果トランジスタ（以下、ｐ−ＭＯＳ ＦＥＴとい
う）８を設け、このｐ−ＭＯＳ ＦＥＴ８のソース電極
及びドレイン電極を夫々ｎ−ＭＯＳ ＦＥＴ３のソース
電極及びドレイン電極に接続すると共にこのｐ−ＭＯＳ
ＦＥＴ８のゲート電極をｎ−ＭＯＳＦＥＴ３に供給さ
れるサンプリングパルスφS1と逆相の図８Ｄに示す様な
パルスφS2が供給される逆相パルス入力端子９に接続す
ることにより構成される。
【０００６】この図７従来例のサンプリングホールド回
路は、ｐ−ＭＯＳ ＦＥＴ８のゲート電極に逆相パルス
φS2を供給したときに、ｐ−ＭＯＳ ＦＥＴ８のゲート
・ソース間容量に起因する図８Ｅに示す様な雑音信号Ｓ
N2を生じせしめ、即ち、ｎ−ＭＯＳ ＦＥＴ３に図８Ｂ
に示すサンプリングパルスφS1を供給したときに生ずる
図８Ｃに示す雑音信号ＳN1と逆相の雑音信号ＳN2を生じ
せしめ、雑音信号ＳN1を雑音信号ＳN2で打ち消し、図８
Ａに示す電荷検出信号Ｓ1 の信号成分を良好にサンプリ
ングホールドしようとするものである。
路は、ｐ−ＭＯＳ ＦＥＴ８のゲート電極に逆相パルス
φS2を供給したときに、ｐ−ＭＯＳ ＦＥＴ８のゲート
・ソース間容量に起因する図８Ｅに示す様な雑音信号Ｓ
N2を生じせしめ、即ち、ｎ−ＭＯＳ ＦＥＴ３に図８Ｂ
に示すサンプリングパルスφS1を供給したときに生ずる
図８Ｃに示す雑音信号ＳN1と逆相の雑音信号ＳN2を生じ
せしめ、雑音信号ＳN1を雑音信号ＳN2で打ち消し、図８
Ａに示す電荷検出信号Ｓ1 の信号成分を良好にサンプリ
ングホールドしようとするものである。
【０００７】
【発明が解決しようとする課題】しかしながら、斯る図
７従来例のサンプリングホールド回路においては、電荷
検出信号の直流レベルが変動するとｎ−ＭＯＳ ＦＥＴ
３のゲート・ソース間電圧とｐ−ＭＯＳ ＦＥＴ８のゲ
ート・ソース間電圧とが異なってしまうため、電荷検出
信号の直流レベルの大きさによってｎ−ＭＯＳ ＦＥＴ
３のカットオフ時とｐ−ＭＯＳ ＦＥＴ８のカットオフ
時とがずれてしまう。即ち、電荷検出信号Ｓ1 の信号電
圧レベルが大きいとｎ−ＭＯＳ ＦＥＴ３がｐ−ＭＯＳ
ＦＥＴ８よりも先にカットオフし、逆に信号電圧レベ
ルが小さいとｐ−ＭＯＳ ＦＥＴ８がｎ−ＭＯＳ ＦＥ
Ｔ３よりも先にカットオフしてしまう。このため、出力
信号Ｓ3 は図８Ｆに示す様に信号電圧レベルが高いとき
は、例えば電圧Ｅ1 であるときは、雑音信号ＳN1とＳN2
の前端部分は打ち消し合うとしても雑音信号ＳN2の後端
部分が電荷検出信号Ｓ1 に重畳されてしまい、この雑音
信号ＳN2成分の上端部電圧がホールドされてしまうこと
になり、また信号電圧レベルが低いときは、例えば電荷
検出信号Ｓ1 が電圧Ｅ3 のときは、雑音信号ＳN1とＳN2
の前端部分は打ち消し合うとしても雑音信号ＳN1の後端
部分が電荷検出信号Ｓ1 のサンプリング部分に重畳され
てしまい、この雑音信号ＳN1成分の下端部電圧がホール
ドされてしまうことになる。この様にこの図７従来例の
サンプリングホールド回路においても本来ホールドすべ
き電圧Ｅ1 ，Ｅ3 ‥‥をホールドしたサンプリングホー
ルド信号を得ることができないという不都合があった。
７従来例のサンプリングホールド回路においては、電荷
検出信号の直流レベルが変動するとｎ−ＭＯＳ ＦＥＴ
３のゲート・ソース間電圧とｐ−ＭＯＳ ＦＥＴ８のゲ
ート・ソース間電圧とが異なってしまうため、電荷検出
信号の直流レベルの大きさによってｎ−ＭＯＳ ＦＥＴ
３のカットオフ時とｐ−ＭＯＳ ＦＥＴ８のカットオフ
時とがずれてしまう。即ち、電荷検出信号Ｓ1 の信号電
圧レベルが大きいとｎ−ＭＯＳ ＦＥＴ３がｐ−ＭＯＳ
ＦＥＴ８よりも先にカットオフし、逆に信号電圧レベ
ルが小さいとｐ−ＭＯＳ ＦＥＴ８がｎ−ＭＯＳ ＦＥ
Ｔ３よりも先にカットオフしてしまう。このため、出力
信号Ｓ3 は図８Ｆに示す様に信号電圧レベルが高いとき
は、例えば電圧Ｅ1 であるときは、雑音信号ＳN1とＳN2
の前端部分は打ち消し合うとしても雑音信号ＳN2の後端
部分が電荷検出信号Ｓ1 に重畳されてしまい、この雑音
信号ＳN2成分の上端部電圧がホールドされてしまうこと
になり、また信号電圧レベルが低いときは、例えば電荷
検出信号Ｓ1 が電圧Ｅ3 のときは、雑音信号ＳN1とＳN2
の前端部分は打ち消し合うとしても雑音信号ＳN1の後端
部分が電荷検出信号Ｓ1 のサンプリング部分に重畳され
てしまい、この雑音信号ＳN1成分の下端部電圧がホール
ドされてしまうことになる。この様にこの図７従来例の
サンプリングホールド回路においても本来ホールドすべ
き電圧Ｅ1 ，Ｅ3 ‥‥をホールドしたサンプリングホー
ルド信号を得ることができないという不都合があった。
【０００８】本発明は、斯る点に鑑み、本来ホールドす
べき電圧をホールドした良好なサンプリングホールド信
号を得ることができる様にしたサンプリングホールド回
路を提供することを目的とする。
べき電圧をホールドした良好なサンプリングホールド信
号を得ることができる様にしたサンプリングホールド回
路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るサンプリン
グホールド回路は、信号入力端子を一方の導電形式のト
ランジスタの一方の被制御電極に接続すると共に該一方
の導電形式のトランジスタの他方の被制御電極にコンデ
ンサと他方の導電形式の半導体素子の一方の被制御電極
とを接続し、上記信号入力端子と上記他方の導電形式の
半導体素子の他方の被制御電極とを非接続状態とし、更
に上記他方の導電形式の半導体素子の他方の被制御電極
には何等の電気的入力もされないようにし、上記一方の
導電形式のトランジスタの制御電極にサンプリングパル
スを供給すると共に上記他方の導電形式の半導体素子の
制御電極に上記サンプリングパルスと逆相のパルスを供
給し、上記コンデンサの両端にサンプリングホールド信
号を得るようにしている。
グホールド回路は、信号入力端子を一方の導電形式のト
ランジスタの一方の被制御電極に接続すると共に該一方
の導電形式のトランジスタの他方の被制御電極にコンデ
ンサと他方の導電形式の半導体素子の一方の被制御電極
とを接続し、上記信号入力端子と上記他方の導電形式の
半導体素子の他方の被制御電極とを非接続状態とし、更
に上記他方の導電形式の半導体素子の他方の被制御電極
には何等の電気的入力もされないようにし、上記一方の
導電形式のトランジスタの制御電極にサンプリングパル
スを供給すると共に上記他方の導電形式の半導体素子の
制御電極に上記サンプリングパルスと逆相のパルスを供
給し、上記コンデンサの両端にサンプリングホールド信
号を得るようにしている。
【００１０】斯る本発明に依れば、一方の導電形式のト
ランジスタ３の制御電極に供給されるサンプリングパル
スφS1と他方の導電形式の半導体素子１０の制御電極に
供給されるパルスφS2とは逆相関係にあるので、一方の
導電形式のトランジスタ３の制御電極と他方の被制御電
極との間の容量に起因して生ずる雑音信号ＳN1と他方の
導電形式の半導体素子１０の制御電極と被制御電極との
間の容量に起因して生ずる雑音信号ＳN3とは逆相関係の
信号となる。また、この場合、本発明に依れば、入力信
号Ｓ1 は第１の導電形式のトランジスタ３のみを通過し
てコンデンサ５に供給されるので、第１の導電形式のト
ランジスタ３及び第２の導電形式の半導体素子１０のカ
ットオフのタイミングには関係なく、雑音信号ＳN1とＳ
N3とは完全に打ち消し合い、第１の導電形式のトランジ
スタ３によってサンプリングされた入力信号に雑音信号
ＳN1又はＳN3が重畳されることがなくなる。
ランジスタ３の制御電極に供給されるサンプリングパル
スφS1と他方の導電形式の半導体素子１０の制御電極に
供給されるパルスφS2とは逆相関係にあるので、一方の
導電形式のトランジスタ３の制御電極と他方の被制御電
極との間の容量に起因して生ずる雑音信号ＳN1と他方の
導電形式の半導体素子１０の制御電極と被制御電極との
間の容量に起因して生ずる雑音信号ＳN3とは逆相関係の
信号となる。また、この場合、本発明に依れば、入力信
号Ｓ1 は第１の導電形式のトランジスタ３のみを通過し
てコンデンサ５に供給されるので、第１の導電形式のト
ランジスタ３及び第２の導電形式の半導体素子１０のカ
ットオフのタイミングには関係なく、雑音信号ＳN1とＳ
N3とは完全に打ち消し合い、第１の導電形式のトランジ
スタ３によってサンプリングされた入力信号に雑音信号
ＳN1又はＳN3が重畳されることがなくなる。
【００１１】
【発明の実施の形態】以下、図１〜図４を参照して本発
明サンプリングホールド回路の一実施例につき本発明を
図５従来例及び図７従来例と同様に固体撮像装置の出力
部に適用した場合を例にして説明しよう。尚、この図１
〜図４において、図５〜図８に対応する部分には同一符
号を付し、その詳細説明は省略する。
明サンプリングホールド回路の一実施例につき本発明を
図５従来例及び図７従来例と同様に固体撮像装置の出力
部に適用した場合を例にして説明しよう。尚、この図１
〜図４において、図５〜図８に対応する部分には同一符
号を付し、その詳細説明は省略する。
【００１２】本例においては、図５従来例と同様に電荷
検出信号入力端子１をバッファ増幅器２を介してｎ−Ｍ
ＯＳ ＦＥＴ３のソース電極に接続すると共にこのｎ−
ＭＯＳ ＦＥＴ３のゲート電極を図３Ｂに示す様に電荷
検出信号Ｓ1 に同期させたサンプリングパルスφS1が供
給されるサンプリングパルス入力端子４に接続する。
検出信号入力端子１をバッファ増幅器２を介してｎ−Ｍ
ＯＳ ＦＥＴ３のソース電極に接続すると共にこのｎ−
ＭＯＳ ＦＥＴ３のゲート電極を図３Ｂに示す様に電荷
検出信号Ｓ1 に同期させたサンプリングパルスφS1が供
給されるサンプリングパルス入力端子４に接続する。
【００１３】またｎ−ＭＯＳ ＦＥＴ３のドレイン電極
をホールド用のコンデンサ５を介して接地すると共にこ
のｎ−ＭＯＳ ＦＥＴ３のドレイン電極とコンデンサ５
の一端との接続中点をバッファ増幅器６を介してサンプ
リングホールド信号出力端子７に接続する。
をホールド用のコンデンサ５を介して接地すると共にこ
のｎ−ＭＯＳ ＦＥＴ３のドレイン電極とコンデンサ５
の一端との接続中点をバッファ増幅器６を介してサンプ
リングホールド信号出力端子７に接続する。
【００１４】また本例においては、図２にも示す様にｐ
−ＭＯＳ ＦＥＴ１０を設け、このｐ−ＭＯＳ ＦＥＴ
１０のドレイン電極１０Ｄをｎ−ＭＯＳ ＦＥＴ３のド
レイン電極３Ｄに接続すると共にゲート電極１０Ｇを逆
相パルス入力端子９に接続する。この場合、ｐ−ＭＯＳ
ＦＥＴ１０については、ソース電極を設けない様にす
ると共にゲート・ドレイン間容量をｎ−ＭＯＳ ＦＥＴ
３のゲート・ドレイン間容量と等しくなる様にする。
尚、この図２において、３Ｓ及び３Ｇは夫々ｎ−ＭＯＳ
ＦＥＴ３のソース電極及びドレイン電極、１１はＰ型
シリコン基板、１２Ｓ及び１２Ｄは夫々Ｎ型拡散領域か
らなるｎ−ＭＯＳ ＦＥＴ３のソース領域及びドレイン
領域、１３はＮウエル、１４Ｓ及び１４Ｄは夫々Ｐ型拡
散領域からなるｐ−ＭＯＳ ＦＥＴ１０のソース領域及
びドレイン領域、１５，１６及び１７は夫々絶縁層であ
る。
−ＭＯＳ ＦＥＴ１０を設け、このｐ−ＭＯＳ ＦＥＴ
１０のドレイン電極１０Ｄをｎ−ＭＯＳ ＦＥＴ３のド
レイン電極３Ｄに接続すると共にゲート電極１０Ｇを逆
相パルス入力端子９に接続する。この場合、ｐ−ＭＯＳ
ＦＥＴ１０については、ソース電極を設けない様にす
ると共にゲート・ドレイン間容量をｎ−ＭＯＳ ＦＥＴ
３のゲート・ドレイン間容量と等しくなる様にする。
尚、この図２において、３Ｓ及び３Ｇは夫々ｎ−ＭＯＳ
ＦＥＴ３のソース電極及びドレイン電極、１１はＰ型
シリコン基板、１２Ｓ及び１２Ｄは夫々Ｎ型拡散領域か
らなるｎ−ＭＯＳ ＦＥＴ３のソース領域及びドレイン
領域、１３はＮウエル、１４Ｓ及び１４Ｄは夫々Ｐ型拡
散領域からなるｐ−ＭＯＳ ＦＥＴ１０のソース領域及
びドレイン領域、１５，１６及び１７は夫々絶縁層であ
る。
【００１５】この様に構成された本例のサンプリングホ
ールド回路においては、電荷検出信号入力端子１に供給
される電荷検出信号Ｓ1 はサンプリングパルスφS1によ
ってスイッチングするｎ−ＭＯＳ ＦＥＴ３によってサ
ンプリングされ、このサンプリングされた信号電圧がコ
ンデンサ５によってホールドされ、このホールドされた
電圧がバッファアンプ６を介してサンプリングホールド
信号出力端子７に得られる。
ールド回路においては、電荷検出信号入力端子１に供給
される電荷検出信号Ｓ1 はサンプリングパルスφS1によ
ってスイッチングするｎ−ＭＯＳ ＦＥＴ３によってサ
ンプリングされ、このサンプリングされた信号電圧がコ
ンデンサ５によってホールドされ、このホールドされた
電圧がバッファアンプ６を介してサンプリングホールド
信号出力端子７に得られる。
【００１６】ここに本例においても、図３Ｂに示すサン
プリングパルスφS1がｎ−ＭＯＳＦＥＴ３のゲート電極
に供給されること、このｎ−ＭＯＳ ＦＥＴ３のゲート
・ドレイン間容量に起因する図３Ｃに示す様な雑音信号
ＳN1が発生することになるが、サンプリングパルスφS1
の逆相関係にある図３Ｄに示す逆相パルスφS2がｐ−Ｍ
ＯＳ ＦＥＴ１０のゲート電極に供給されることによっ
てｐ−ＭＯＳ ＦＥＴ１０のゲート・ドレイン間容量に
起因する図２Ｅに示すような雑音信号ＳN3が発生するこ
とになるので、雑音信号ＳN1はこの雑音信号ＳN3によっ
て打ち消されることになる。
プリングパルスφS1がｎ−ＭＯＳＦＥＴ３のゲート電極
に供給されること、このｎ−ＭＯＳ ＦＥＴ３のゲート
・ドレイン間容量に起因する図３Ｃに示す様な雑音信号
ＳN1が発生することになるが、サンプリングパルスφS1
の逆相関係にある図３Ｄに示す逆相パルスφS2がｐ−Ｍ
ＯＳ ＦＥＴ１０のゲート電極に供給されることによっ
てｐ−ＭＯＳ ＦＥＴ１０のゲート・ドレイン間容量に
起因する図２Ｅに示すような雑音信号ＳN3が発生するこ
とになるので、雑音信号ＳN1はこの雑音信号ＳN3によっ
て打ち消されることになる。
【００１７】この場合、本例においては、電荷検出信号
Ｓ1 はｐ−ＭＯＳ ＦＥＴ１０を通過せず、ｎ−ＭＯＳ
ＦＥＴ３のみを通過する様になされているので、ｎ−
ＭＯＳ ＦＥＴ３及びｐ−ＭＯＳ ＦＥＴ１０のカット
オフ・タイミングに関係なく雑音信号ＳN1は雑音信号Ｓ
N3によって打ち消されることになる。
Ｓ1 はｐ−ＭＯＳ ＦＥＴ１０を通過せず、ｎ−ＭＯＳ
ＦＥＴ３のみを通過する様になされているので、ｎ−
ＭＯＳ ＦＥＴ３及びｐ−ＭＯＳ ＦＥＴ１０のカット
オフ・タイミングに関係なく雑音信号ＳN1は雑音信号Ｓ
N3によって打ち消されることになる。
【００１８】この様に本例においては、雑音信号ＳN1と
ＳN3とは完全に打ち消し合う様にされているので、図３
Ａに示す電荷検出信号Ｓ1 は、図３Ｂに示すサンプリン
グパルスＳ1 によってサンプリングされ、図３Ｆに示す
様な雑音成分のない良好なサンプリングホールド信号Ｓ
4 を得ることができ、従って、これをローパスフィルタ
（図示せず）に供給するときは、良好なビデオ信号を得
ることができる。
ＳN3とは完全に打ち消し合う様にされているので、図３
Ａに示す電荷検出信号Ｓ1 は、図３Ｂに示すサンプリン
グパルスＳ1 によってサンプリングされ、図３Ｆに示す
様な雑音成分のない良好なサンプリングホールド信号Ｓ
4 を得ることができ、従って、これをローパスフィルタ
（図示せず）に供給するときは、良好なビデオ信号を得
ることができる。
【００１９】尚、上述実施例においては、ｐ−ＭＯＳ
ＦＥＴ１０につき、ドレイン領域１４Ｄとソース領域１
４Ｓとを設ける様にしたが、この代わりに、図４に示す
様にソース領域を設けず、ドレイン領域１４Ｄのみを設
ける様にしても良く、この場合にも、上述同様の作用効
果を得ることができる。
ＦＥＴ１０につき、ドレイン領域１４Ｄとソース領域１
４Ｓとを設ける様にしたが、この代わりに、図４に示す
様にソース領域を設けず、ドレイン領域１４Ｄのみを設
ける様にしても良く、この場合にも、上述同様の作用効
果を得ることができる。
【００２０】また上述実施例においてはスイッチング素
子としてｎ−ＭＯＳ ＦＥＴ３を設け、逆相パルスを供
給するＦＥＴをｐ−ＭＯＳ ＦＥＴ１０としたが、この
代わりに、スイッチング素子としてｐ−ＭＯＳ ＦＥＴ
を設け、逆相パルスを供給するＦＥＴをｎ−ＭＯＳ Ｆ
ＥＴとしても良く、この場合にも、上述同様の作用効果
を得ることができる。
子としてｎ−ＭＯＳ ＦＥＴ３を設け、逆相パルスを供
給するＦＥＴをｐ−ＭＯＳ ＦＥＴ１０としたが、この
代わりに、スイッチング素子としてｐ−ＭＯＳ ＦＥＴ
を設け、逆相パルスを供給するＦＥＴをｎ−ＭＯＳ Ｆ
ＥＴとしても良く、この場合にも、上述同様の作用効果
を得ることができる。
【００２１】尚、本発明は上述実施例に限らず、本発明
の要旨を逸脱することなく、その他、種々の構成が取り
得ることは勿論である。
の要旨を逸脱することなく、その他、種々の構成が取り
得ることは勿論である。
【００２２】
【発明の効果】本発明に依れば、サンプリングパルスφ
S1により入力信号をサンプリングする第１の導電形式の
トランジスタ３のほかに、入力信号を通過させない第２
の導電形式の半導体素子１０を設け、この第２の導電形
式の半導体素子において第１の導電形式のトランジスタ
３に発生する雑音信号ＳN1と逆相関係にある雑音信号Ｓ
N3を発生させ、この雑音信号ＳN3で雑音信号ＳN1を打ち
消す様になされているので、第１の導電形式のトランジ
スタ３及び第２の導電形式の半導体素子１０のカットオ
フ・タイミングに関係なく、雑音信号ＳN1を雑音信号Ｓ
N3により完全に打ち消した雑音成分のないサンプリング
ホールド信号Ｓ4 を得ることができるという利益があ
る。従って、また本発明を固体撮像装置の出力部に使用
する場合には電荷検出信号を良好にサンプリングホール
ドした信号を低域通過フィルタに供給して良好なビデオ
信号を得ることができるという利益がある。
S1により入力信号をサンプリングする第１の導電形式の
トランジスタ３のほかに、入力信号を通過させない第２
の導電形式の半導体素子１０を設け、この第２の導電形
式の半導体素子において第１の導電形式のトランジスタ
３に発生する雑音信号ＳN1と逆相関係にある雑音信号Ｓ
N3を発生させ、この雑音信号ＳN3で雑音信号ＳN1を打ち
消す様になされているので、第１の導電形式のトランジ
スタ３及び第２の導電形式の半導体素子１０のカットオ
フ・タイミングに関係なく、雑音信号ＳN1を雑音信号Ｓ
N3により完全に打ち消した雑音成分のないサンプリング
ホールド信号Ｓ4 を得ることができるという利益があ
る。従って、また本発明を固体撮像装置の出力部に使用
する場合には電荷検出信号を良好にサンプリングホール
ドした信号を低域通過フィルタに供給して良好なビデオ
信号を得ることができるという利益がある。
【図１】本発明サンプリングホールド回路の一実施例を
示す構成図である。
示す構成図である。
【図２】本発明サンプリングホールド回路の一実施例を
示す構成図である。
示す構成図である。
【図３】図１例の説明に供する線図である。
【図４】本発明の他の実施例を示す構成図である。
【図５】従来のサンプリングホールド回路を示す構成図
である。
である。
【図６】図５例の説明に供する線図である。
【図７】従来のサンプリングホールド回路の他の例を示
す構成図である。
す構成図である。
【図８】図７例の説明に供する線図である。
１ 電荷検出信号入力端子、３ ｎＭＯＳ ＦＥＴ、４
サンプリングパルス入力端子、５ コンデンサ、７
サンプリングホールド信号出力端子、１０ ｐ−ＭＯＳ
ＦＥＴ
サンプリングパルス入力端子、５ コンデンサ、７
サンプリングホールド信号出力端子、１０ ｐ−ＭＯＳ
ＦＥＴ
Claims (1)
- 【請求項１】 信号入力端子を一方の導電形式のトラン
ジスタの一方の被制御電極に接続すると共に該一方の導
電形式のトランジスタの他方の被制御電極にコンデンサ
と他方の導電形式の半導体素子の一方の被制御電極とを
接続し、 上記信号入力端子と上記他方の導電形式の半導体素子の
他方の被制御電極とを非接続状態とし、更に上記他方の
導電形式の半導体素子の他方の被制御電極には何等の電
気的入力もされないようにし、 上記一方の導電形式のトランジスタの制御電極にサンプ
リングパルスを供給すると共に上記他方の導電形式の半
導体素子の制御電極に上記サンプリングパルスと逆相の
パルスを供給し、上記コンデンサの両端にサンプリング
ホールド信号を得るようにしたことを特徴とするサンプ
リングホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190565A JP2942198B2 (ja) | 1996-07-19 | 1996-07-19 | サンプリングホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190565A JP2942198B2 (ja) | 1996-07-19 | 1996-07-19 | サンプリングホールド回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254969A Division JP2693426B2 (ja) | 1986-10-27 | 1986-10-27 | サンプリングホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106692A true JPH09106692A (ja) | 1997-04-22 |
| JP2942198B2 JP2942198B2 (ja) | 1999-08-30 |
Family
ID=16260184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8190565A Expired - Lifetime JP2942198B2 (ja) | 1996-07-19 | 1996-07-19 | サンプリングホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2942198B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883832U (ja) * | 1981-11-30 | 1983-06-07 | 三洋電機株式会社 | サンプリング回路 |
| JPS58121831A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | 集積回路装置 |
-
1996
- 1996-07-19 JP JP8190565A patent/JP2942198B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883832U (ja) * | 1981-11-30 | 1983-06-07 | 三洋電機株式会社 | サンプリング回路 |
| JPS58121831A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2942198B2 (ja) | 1999-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |