JPH09107086A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH09107086A JPH09107086A JP7262739A JP26273995A JPH09107086A JP H09107086 A JPH09107086 A JP H09107086A JP 7262739 A JP7262739 A JP 7262739A JP 26273995 A JP26273995 A JP 26273995A JP H09107086 A JPH09107086 A JP H09107086A
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- gate electrode
- silicon oxide
- oxide film
- inter
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 フローティングゲート電極を有する不揮発性
半導体記憶装置のフローティングゲート電極とコントロ
ールゲート電極との間のゲート間層間膜を薄くすること
によって、特性を改善する。ゲート間層間膜と読み出し
回路用ＭＩＳＦＥＴのゲート絶縁膜を夫々最適の厚さに
同一の工程にて形成する。 【解決手段】 ゲート間層間膜を三層のＯＮＯ膜とし、
下地による酸化珪素膜の成長の差を利用して、ゲート間
層間膜と周辺回路用ＭＩＳＦＥＴのゲート絶縁膜を夫々
膜厚を変えて最適の厚さに同一の工程にて形成する。 【効果】 ゲート間層間膜を薄くすることができるの
で、半導体記憶装置の特性が向上する。メモリセルＭＣ
のサイズを縮小することが可能となる。
半導体記憶装置のフローティングゲート電極とコントロ
ールゲート電極との間のゲート間層間膜を薄くすること
によって、特性を改善する。ゲート間層間膜と読み出し
回路用ＭＩＳＦＥＴのゲート絶縁膜を夫々最適の厚さに
同一の工程にて形成する。 【解決手段】 ゲート間層間膜を三層のＯＮＯ膜とし、
下地による酸化珪素膜の成長の差を利用して、ゲート間
層間膜と周辺回路用ＭＩＳＦＥＴのゲート絶縁膜を夫々
膜厚を変えて最適の厚さに同一の工程にて形成する。 【効果】 ゲート間層間膜を薄くすることができるの
で、半導体記憶装置の特性が向上する。メモリセルＭＣ
のサイズを縮小することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、不揮発性半導体記憶装置のフロー
ティングゲート電極とコントロールゲート電極との間の
ゲート間層間膜及び周辺トランジスタ部のゲート絶縁膜
の形成に適用して有効な技術に関するものである。
憶装置に関し、特に、不揮発性半導体記憶装置のフロー
ティングゲート電極とコントロールゲート電極との間の
ゲート間層間膜及び周辺トランジスタ部のゲート絶縁膜
の形成に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置には、電源を供給してい
る間だけ記録された情報を保持する揮発性の半導体記憶
装置と電源の供給を断たれても記録された情報を保持す
ることができる不揮発性の半導体記憶装置とがある。
る間だけ記録された情報を保持する揮発性の半導体記憶
装置と電源の供給を断たれても記録された情報を保持す
ることができる不揮発性の半導体記憶装置とがある。
【０００３】不揮発性の半導体記憶装置として、電気的
に情報の書き込み、消去が可能なＥＥＰＲＯＭ（Electr
ically Erasable Programable Read Only Memory）があ
る。
に情報の書き込み、消去が可能なＥＥＰＲＯＭ（Electr
ically Erasable Programable Read Only Memory）があ
る。
【０００４】このような不揮発性半導体記憶装置の記憶
素子であるメモリセルは、半導体基板チャネル領域上に
ゲート絶縁膜を介してフローティングゲート電極を設
け、フローティングゲート電極の上にゲート間層間膜を
介してコントロールゲート電極が設けられた構成となっ
ている。このような構成では、フローティングゲート電
極中の電子の有無、即ちフローティングゲート電極中に
電子が蓄えられているか否かによって、コントロールゲ
ート電極に電圧を加わえた場合の、前記チャネル領域を
挟んで設けられたソース領域、ドレイン領域の導通が生
じるしきい値電圧が変化する。この変化を利用して、情
報はフローティングゲート電極への電子の注入によって
記憶され、例えばフローティングゲート電極中に電子が
存在する状態を”０”とし、フローティングゲート電極
中に電子が存在しない状態を”１”として、情報の有無
を判断する。
素子であるメモリセルは、半導体基板チャネル領域上に
ゲート絶縁膜を介してフローティングゲート電極を設
け、フローティングゲート電極の上にゲート間層間膜を
介してコントロールゲート電極が設けられた構成となっ
ている。このような構成では、フローティングゲート電
極中の電子の有無、即ちフローティングゲート電極中に
電子が蓄えられているか否かによって、コントロールゲ
ート電極に電圧を加わえた場合の、前記チャネル領域を
挟んで設けられたソース領域、ドレイン領域の導通が生
じるしきい値電圧が変化する。この変化を利用して、情
報はフローティングゲート電極への電子の注入によって
記憶され、例えばフローティングゲート電極中に電子が
存在する状態を”０”とし、フローティングゲート電極
中に電子が存在しない状態を”１”として、情報の有無
を判断する。
【０００５】このようなフローティングゲート電極を有
する不揮発性の記憶素子では、フローティングゲート電
極からコントロールゲート電極へ電子がリークすること
によってフローティングゲート電極の情報を消失させる
のを防止するために、フローティングゲート電極とコン
トロールゲート電極との間のゲート間層間膜を、酸化珪
素膜、窒化珪素膜、酸化珪素膜を順次積層した積層膜
（ＯＮＯ膜）とすることが望ましく、実際には上層の酸
化珪素膜が中間工程の洗浄によって削られるのを防止す
るために、上層の酸化珪素膜上に窒化珪素膜を更に積層
した４層の積層膜（ＯＮＯＮ膜）が用いられている。
する不揮発性の記憶素子では、フローティングゲート電
極からコントロールゲート電極へ電子がリークすること
によってフローティングゲート電極の情報を消失させる
のを防止するために、フローティングゲート電極とコン
トロールゲート電極との間のゲート間層間膜を、酸化珪
素膜、窒化珪素膜、酸化珪素膜を順次積層した積層膜
（ＯＮＯ膜）とすることが望ましく、実際には上層の酸
化珪素膜が中間工程の洗浄によって削られるのを防止す
るために、上層の酸化珪素膜上に窒化珪素膜を更に積層
した４層の積層膜（ＯＮＯＮ膜）が用いられている。
【０００６】
【発明が解決しようとする課題】不揮発性記憶素子の情
報書き込み動作では、例えばコントロールゲート電極に
１２Ｖ（書き込み電圧）、ドレイン領域に６Ｖ、ソース
領域に０Ｖを印加して、フローティングゲート電極にホ
ットエレクトロンを注入することによって行なわれてい
る。このような注入では、コントロールゲート電極に書
き込み電圧を印加した時に、フローティングゲート電極
の電位が高いほどフローティングゲート電極への電子の
注入が起りやすくなり、情報書き込みの特性が向上する
こととなる。この情報書き込み動作において、フローテ
ィングゲート電極の電位Ｖｆｇは次の式で表わされる。
報書き込み動作では、例えばコントロールゲート電極に
１２Ｖ（書き込み電圧）、ドレイン領域に６Ｖ、ソース
領域に０Ｖを印加して、フローティングゲート電極にホ
ットエレクトロンを注入することによって行なわれてい
る。このような注入では、コントロールゲート電極に書
き込み電圧を印加した時に、フローティングゲート電極
の電位が高いほどフローティングゲート電極への電子の
注入が起りやすくなり、情報書き込みの特性が向上する
こととなる。この情報書き込み動作において、フローテ
ィングゲート電極の電位Ｖｆｇは次の式で表わされる。
【０００７】
【数１】
【０００８】一般にＣｄ（フローティングゲート・ドレ
イン間容量）はＣ１（フローティングゲート・コントロ
ールゲート間容量）と比較した場合に充分に小さく、書
き込み初期ではフローティングゲート電極の電荷Ｑ＝０
となっている。従って上式は近似的に次の式で表わされ
る。
イン間容量）はＣ１（フローティングゲート・コントロ
ールゲート間容量）と比較した場合に充分に小さく、書
き込み初期ではフローティングゲート電極の電荷Ｑ＝０
となっている。従って上式は近似的に次の式で表わされ
る。
【０００９】
【数２】
【００１０】この式からより多くの電子を注入すること
によって書き込み特性を向上させるためにはＶｆｇを高
くすればよく、Ｖｆｇを高くするためにはフローティン
グゲート電極とコントロールゲート電極との間の容量Ｃ
１或いは書き込み電圧Ｖｇを大きくすれば良いことが判
る。しかしながら、書き込み電圧Ｖｇは規格によって決
められおり、回路全体の電圧に応じて低くすることが要
求されている現状では高くすることはできず、従ってフ
ローティングゲート電極の電位Ｖｆｇを上昇させるため
にはフローティングゲート電極とコントロールゲート電
極との間の容量Ｃ１を増大させる必要がある。フローテ
ィングゲート電極とコントロールゲート電極との間の容
量Ｃ１は次の式で表わされる。
によって書き込み特性を向上させるためにはＶｆｇを高
くすればよく、Ｖｆｇを高くするためにはフローティン
グゲート電極とコントロールゲート電極との間の容量Ｃ
１或いは書き込み電圧Ｖｇを大きくすれば良いことが判
る。しかしながら、書き込み電圧Ｖｇは規格によって決
められおり、回路全体の電圧に応じて低くすることが要
求されている現状では高くすることはできず、従ってフ
ローティングゲート電極の電位Ｖｆｇを上昇させるため
にはフローティングゲート電極とコントロールゲート電
極との間の容量Ｃ１を増大させる必要がある。フローテ
ィングゲート電極とコントロールゲート電極との間の容
量Ｃ１は次の式で表わされる。
【００１１】
【数３】
【００１２】この式からＣ１を大きくするためには、フ
ローティングゲート電極とコントロールゲート電極とが
重なり合う部分の面積Ｓを増加させる、フローティング
ゲート電極とコントロールゲート電極との間のゲート間
層間膜の比誘電率εOXを高くする或いはフローティング
ゲート電極とコントロールゲート電極との間のゲート感
層間膜の膜厚ＴOXを薄くする必要がある。しかしながら
面積Ｓを増加させることはセルサイズが大きくなるため
に微細化の障害となり、フローティングゲート電極とコ
ントロールゲート電極との間のゲート間層間膜の比誘電
率εOXを高くするためにはゲート間層間膜の構成を変え
なければならず、現状では前記ゲート間層間膜と同等の
機能を果たしなおかつ比誘電率の高い構成は実用化に至
っていない。従って、容量Ｃ１を大きくするためにはフ
ローティングゲート電極とコントロールゲート電極との
間の層間膜の膜厚ＴOXを薄くする必要がある。
ローティングゲート電極とコントロールゲート電極とが
重なり合う部分の面積Ｓを増加させる、フローティング
ゲート電極とコントロールゲート電極との間のゲート間
層間膜の比誘電率εOXを高くする或いはフローティング
ゲート電極とコントロールゲート電極との間のゲート感
層間膜の膜厚ＴOXを薄くする必要がある。しかしながら
面積Ｓを増加させることはセルサイズが大きくなるため
に微細化の障害となり、フローティングゲート電極とコ
ントロールゲート電極との間のゲート間層間膜の比誘電
率εOXを高くするためにはゲート間層間膜の構成を変え
なければならず、現状では前記ゲート間層間膜と同等の
機能を果たしなおかつ比誘電率の高い構成は実用化に至
っていない。従って、容量Ｃ１を大きくするためにはフ
ローティングゲート電極とコントロールゲート電極との
間の層間膜の膜厚ＴOXを薄くする必要がある。
【００１３】また、情報の消去動作では、例えばコント
ロールゲート電極に０Ｖ、ソース領域に１２Ｖ（消去電
圧）を印加して、ゲート絶縁膜を通した電子のトンネリ
ングによってフローティングゲート電極の電子をソース
領域に引き抜くことによって行なわれている。このよう
な消去動作では、フローティングゲート電極の電位Ｖｆ
ｇが低いほどフローティングゲート電極とソース領域と
の電位差が大きくなり、フローティングゲート電極から
の電子の引き抜きが起りやすくなり、情報消去の特性が
向上することとなる。情報消去状態ではフローティング
ゲート電極の電位Ｖｆｇは次の式で表わされる。
ロールゲート電極に０Ｖ、ソース領域に１２Ｖ（消去電
圧）を印加して、ゲート絶縁膜を通した電子のトンネリ
ングによってフローティングゲート電極の電子をソース
領域に引き抜くことによって行なわれている。このよう
な消去動作では、フローティングゲート電極の電位Ｖｆ
ｇが低いほどフローティングゲート電極とソース領域と
の電位差が大きくなり、フローティングゲート電極から
の電子の引き抜きが起りやすくなり、情報消去の特性が
向上することとなる。情報消去状態ではフローティング
ゲート電極の電位Ｖｆｇは次の式で表わされる。
【００１４】
【数４】
【００１５】この式から消去特性を向上させるために、
フローティングゲート電極の電位Ｖｆｇを低くするため
には、フローティングゲート・ソース間の容量Ｃｓの比
率を小さくすることが有効であることが判る。フローテ
ィングゲート電極とコントロールゲート電極との間の容
量Ｃ１を大きくした場合には、相対的にフローティング
ゲート電極・ソース領域間の容量Ｃｓの比率が小さくな
る。従って、フローティングゲート電極とコントロール
ゲート電極との間のゲート間層間膜の膜厚ＴOXを薄くす
ることによって、フローティングゲート電極とコントロ
ールゲート電極との間の容量Ｃ１が大きくなり、消去特
性も向上することとなる。
フローティングゲート電極の電位Ｖｆｇを低くするため
には、フローティングゲート・ソース間の容量Ｃｓの比
率を小さくすることが有効であることが判る。フローテ
ィングゲート電極とコントロールゲート電極との間の容
量Ｃ１を大きくした場合には、相対的にフローティング
ゲート電極・ソース領域間の容量Ｃｓの比率が小さくな
る。従って、フローティングゲート電極とコントロール
ゲート電極との間のゲート間層間膜の膜厚ＴOXを薄くす
ることによって、フローティングゲート電極とコントロ
ールゲート電極との間の容量Ｃ１が大きくなり、消去特
性も向上することとなる。
【００１６】以上、情報の書き込みをホットエレクトロ
ン注入、情報の消去を電子のトンネリングで行なう場合
について説明したが、情報の書き込み・消去をともに電
子のトンネリングを用いる場合においても、ゲート間層
間膜の膜厚ＴOXを薄くすることにより、書き込み・消去
特性が向上する。
ン注入、情報の消去を電子のトンネリングで行なう場合
について説明したが、情報の書き込み・消去をともに電
子のトンネリングを用いる場合においても、ゲート間層
間膜の膜厚ＴOXを薄くすることにより、書き込み・消去
特性が向上する。
【００１７】このような現状からゲート間層間膜の膜厚
を薄くするための種々の試みがなされており、例えば、
特開平４‐８５８８２５号公報に開示されているよう
に、ゲート間層間膜をＯＮＯ膜とする方法が考えられて
いるが、この方法では周辺トランジスタ部のゲート酸化
膜とゲート間層間膜の上層の酸化珪素膜とを同一の膜厚
で構成しているため、周辺トランジスタ部のゲート酸化
膜の膜厚によってゲート間層間膜の上層の酸化珪素膜の
膜厚が決められてしまい、ゲート間層間膜の上層の酸化
珪素膜の膜厚を充分に薄くすることができない。
を薄くするための種々の試みがなされており、例えば、
特開平４‐８５８８２５号公報に開示されているよう
に、ゲート間層間膜をＯＮＯ膜とする方法が考えられて
いるが、この方法では周辺トランジスタ部のゲート酸化
膜とゲート間層間膜の上層の酸化珪素膜とを同一の膜厚
で構成しているため、周辺トランジスタ部のゲート酸化
膜の膜厚によってゲート間層間膜の上層の酸化珪素膜の
膜厚が決められてしまい、ゲート間層間膜の上層の酸化
珪素膜の膜厚を充分に薄くすることができない。
【００１８】また、特開平６‐２３２４１５号公報に開
示されているように、ゲート間層間膜をＯＮＯ膜とし、
上層の酸化珪素膜の減少分を見込んで上層の酸化珪素膜
の膜厚を予め厚く形成する方法が考えられているが、エ
ッチングレートの誤差による膜厚の減少分を見込んで、
上層の酸化珪素膜の膜厚を厚くしなければならないため
に、上層の酸化珪素膜が必要以上に厚いものとなってし
まいゲート間層間膜の充分な薄膜化が行なわれないこと
となる。
示されているように、ゲート間層間膜をＯＮＯ膜とし、
上層の酸化珪素膜の減少分を見込んで上層の酸化珪素膜
の膜厚を予め厚く形成する方法が考えられているが、エ
ッチングレートの誤差による膜厚の減少分を見込んで、
上層の酸化珪素膜の膜厚を厚くしなければならないため
に、上層の酸化珪素膜が必要以上に厚いものとなってし
まいゲート間層間膜の充分な薄膜化が行なわれないこと
となる。
【００１９】また、フローティングゲート電極を有する
半導体記憶装置では、メモリセルと周辺回路（周辺トラ
ンジスタ部）の読出し回路用ＭＩＳＦＥＴ（Metal Insu
lator Semiconductor Field Effect Transistor）と書
き込み回路用ＭＩＳＦＥＴとを形成する際に、印加され
る電圧の違いから、メモリセルのフローティングゲート
電極と周辺回路の書き込み回路用ＭＩＳＦＥＴのゲート
電極とが同一工程で形成され、メモリセルのコントロー
ルゲート電極と周辺回路の読出し回路用ＭＩＳＦＥＴの
ゲート電極とが同一の工程で形成され、読出し回路用Ｍ
ＩＳＦＥＴのゲート絶縁膜は前記ゲート間層間膜の形成
工程によって形成されている。
半導体記憶装置では、メモリセルと周辺回路（周辺トラ
ンジスタ部）の読出し回路用ＭＩＳＦＥＴ（Metal Insu
lator Semiconductor Field Effect Transistor）と書
き込み回路用ＭＩＳＦＥＴとを形成する際に、印加され
る電圧の違いから、メモリセルのフローティングゲート
電極と周辺回路の書き込み回路用ＭＩＳＦＥＴのゲート
電極とが同一工程で形成され、メモリセルのコントロー
ルゲート電極と周辺回路の読出し回路用ＭＩＳＦＥＴの
ゲート電極とが同一の工程で形成され、読出し回路用Ｍ
ＩＳＦＥＴのゲート絶縁膜は前記ゲート間層間膜の形成
工程によって形成されている。
【００２０】しかしながら、前記読出し回路用ＭＩＳＦ
ＥＴのゲート絶縁膜とゲート間層間膜とでは、必要とす
る厚さが異なるために、同一の工程によって夫々最適の
厚さとすることが困難であった。
ＥＴのゲート絶縁膜とゲート間層間膜とでは、必要とす
る厚さが異なるために、同一の工程によって夫々最適の
厚さとすることが困難であった。
【００２１】本発明の課題は、このような問題を解決
し、フローティングゲート電極とコントロールゲート電
極との間のゲート間層間膜を薄くすることによって、フ
ローティングゲート電極を有する半導体記憶装置の素子
の特性を改善することが可能な技術を提供することにあ
る。
し、フローティングゲート電極とコントロールゲート電
極との間のゲート間層間膜を薄くすることによって、フ
ローティングゲート電極を有する半導体記憶装置の素子
の特性を改善することが可能な技術を提供することにあ
る。
【００２２】本発明の他の課題は、前記ゲート間層間膜
と周辺回路用ＭＩＳＦＥＴのゲート絶縁膜を夫々最適の
厚さに形成することが可能な技術を提供することにあ
る。
と周辺回路用ＭＩＳＦＥＴのゲート絶縁膜を夫々最適の
厚さに形成することが可能な技術を提供することにあ
る。
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２５】本発明では、メモリセルのフローティング
ゲート電極とコントロールゲート電極との間のゲート間
層間膜を三層構造のＯＮＯ膜とし、また、下地による酸
化珪素膜の成長の差を利用して、ゲート間層間膜の上層
酸化珪素膜と周辺回路用ＭＩＳＦＥＴのゲート絶縁膜と
を夫々膜厚を変えて同一の工程にて形成するので、ゲー
ト間層間膜の膜厚を薄くすることが可能となり、工程の
増加させることなく夫々の膜厚を最適な値に形成するこ
とができる。
ゲート電極とコントロールゲート電極との間のゲート間
層間膜を三層構造のＯＮＯ膜とし、また、下地による酸
化珪素膜の成長の差を利用して、ゲート間層間膜の上層
酸化珪素膜と周辺回路用ＭＩＳＦＥＴのゲート絶縁膜と
を夫々膜厚を変えて同一の工程にて形成するので、ゲー
ト間層間膜の膜厚を薄くすることが可能となり、工程の
増加させることなく夫々の膜厚を最適な値に形成するこ
とができる。
【００２６】上述した手段によれば、前記ゲート間層間
膜の膜厚が薄くなるために、情報の書き込み、消去の特
性が向上し、メモリセルのサイズを縮小しても、従前の
ものと同等の特性を得ることが可能となる。
膜の膜厚が薄くなるために、情報の書き込み、消去の特
性が向上し、メモリセルのサイズを縮小しても、従前の
ものと同等の特性を得ることが可能となる。
【００２７】以下、本発明の実施の形態を説明する。
【００２８】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００２９】
【発明の実施の形態】図１に示すのは、本発明を適用し
た一実施の形態として不揮発性半導体記憶装置であるＮ
ＯＲ型のフラッシュメモリ（Flash Memory）のメモリセ
ル部を示す平面図であり、図中破線にて囲った部分がメ
モリセル１単位となる。また、図２に示すのは図１中の
ａ‐ａ線（行方向）に沿った縦断面図であり、図３に示
すのは図１中のｂ‐ｂ線（列方向）に沿った縦断面図で
ある。
た一実施の形態として不揮発性半導体記憶装置であるＮ
ＯＲ型のフラッシュメモリ（Flash Memory）のメモリセ
ル部を示す平面図であり、図中破線にて囲った部分がメ
モリセル１単位となる。また、図２に示すのは図１中の
ａ‐ａ線（行方向）に沿った縦断面図であり、図３に示
すのは図１中のｂ‐ｂ線（列方向）に沿った縦断面図で
ある。
【００３０】図中、１はｐ型の単結晶シリコンからなる
半導体基板であり、２は各素子形成領域を分離するフィ
ールド絶縁膜であり、３はｎ型半導体領域（高濃度領域
３ａ及び高濃度領域３ｂからなるソース領域及びドレイ
ン領域）であり、４はゲート絶縁膜（第１ゲート絶縁
膜）５を介して半導体基板１上に設けられたフローティ
ングゲート電極であり、フローティングゲート電極４上
にゲート間層間膜（第２ゲート絶縁膜）６を介してコン
トロールゲート電極７が設けられている。ゲート間層間
膜６は、下層の酸化珪素膜６ａ、窒化珪素膜６ｂ、上層
の酸化珪素膜６ｃを順次積層した積層膜（ＯＮＯ膜）と
なっている。図に示すように、メモリセルＭＣであるＭ
ＩＳＦＥＴ（Metal Insulator Semiconductor Field Ef
fect Transistor）は、ゲート絶縁膜５、フローティン
グゲート電極４、ゲート間層間膜６、コントロールゲー
ト電極７、ｎ型半導体領域３とで構成される。
半導体基板であり、２は各素子形成領域を分離するフィ
ールド絶縁膜であり、３はｎ型半導体領域（高濃度領域
３ａ及び高濃度領域３ｂからなるソース領域及びドレイ
ン領域）であり、４はゲート絶縁膜（第１ゲート絶縁
膜）５を介して半導体基板１上に設けられたフローティ
ングゲート電極であり、フローティングゲート電極４上
にゲート間層間膜（第２ゲート絶縁膜）６を介してコン
トロールゲート電極７が設けられている。ゲート間層間
膜６は、下層の酸化珪素膜６ａ、窒化珪素膜６ｂ、上層
の酸化珪素膜６ｃを順次積層した積層膜（ＯＮＯ膜）と
なっている。図に示すように、メモリセルＭＣであるＭ
ＩＳＦＥＴ（Metal Insulator Semiconductor Field Ef
fect Transistor）は、ゲート絶縁膜５、フローティン
グゲート電極４、ゲート間層間膜６、コントロールゲー
ト電極７、ｎ型半導体領域３とで構成される。
【００３１】各メモリセルＭＣは行方向及び列方向に複
数設けられており、列方向に隣接する各セルＭＣのコン
トロールゲート電極７は一体となって延在してワード線
ＷＬを構成し、列方向に隣接する各メモリセルＭＣのソ
ース領域３は一体となって延在して共通ソース線ＳＬを
構成し、行方向に隣接する２つのメモリセルＭＣのドレ
イン領域３が共通となっており、各ドレイン領域３は行
方向に延在するデータ線ＤＬに接続されている。
数設けられており、列方向に隣接する各セルＭＣのコン
トロールゲート電極７は一体となって延在してワード線
ＷＬを構成し、列方向に隣接する各メモリセルＭＣのソ
ース領域３は一体となって延在して共通ソース線ＳＬを
構成し、行方向に隣接する２つのメモリセルＭＣのドレ
イン領域３が共通となっており、各ドレイン領域３は行
方向に延在するデータ線ＤＬに接続されている。
【００３２】図４中（ａ）は半導体記憶装置が搭載され
るワンチップ・マイクロコンピュータの構成を示す図で
ある。演算処理を行なうＣＰＵ（Central Processor Un
it）を中心として、プログラムを記憶する比較的大容量
の不揮発性半導体記憶装置であるＥＰＲＯＭ（Electric
ally Programable Read Only Memory）、プログラムの
実行の途中で他のプログラムの実行を行なわせる割込み
コントローラＩＮＴＣ（Interrupt Controller）、外部
の周辺機器との接続を行ないデータの読み込み、演算結
果等の外部への伝達等を行なうＩ／ＯポートＩ／Ｏ、各
動作の同期を取るためのタイミング信号を発生する或い
は時間経過を測定するためのタイマＴ、アナログ信号と
デジタル信号との変換を行なうＡ／Ｄ変換器Ａ／Ｄ等各
種の周辺制御機能がワンチップに集積化されている。
るワンチップ・マイクロコンピュータの構成を示す図で
ある。演算処理を行なうＣＰＵ（Central Processor Un
it）を中心として、プログラムを記憶する比較的大容量
の不揮発性半導体記憶装置であるＥＰＲＯＭ（Electric
ally Programable Read Only Memory）、プログラムの
実行の途中で他のプログラムの実行を行なわせる割込み
コントローラＩＮＴＣ（Interrupt Controller）、外部
の周辺機器との接続を行ないデータの読み込み、演算結
果等の外部への伝達等を行なうＩ／ＯポートＩ／Ｏ、各
動作の同期を取るためのタイミング信号を発生する或い
は時間経過を測定するためのタイマＴ、アナログ信号と
デジタル信号との変換を行なうＡ／Ｄ変換器Ａ／Ｄ等各
種の周辺制御機能がワンチップに集積化されている。
【００３３】本実施の形態であるフラッシュメモリを、
図４中（ａ）に示す前記ＥＰＲＯＭに換えて搭載するこ
とにより、図４中（ｂ）に示す本願発明の半導体記憶装
置が搭載されたワンチップ・マイクロコンピュータが得
られ、このワンチップ・マイクロコンピュータは、基板
実装状態でＲＯＭに収納したデータ、プログラムの書き
換えが簡単に行なえる。このため、本格的な量産に移行
するまでの評価、試作用や量産立ち上げ用として有効で
あり、また仕様変更が頻繁に行なわれる製品用や、少量
多品種生産の製品用としても有効である。
図４中（ａ）に示す前記ＥＰＲＯＭに換えて搭載するこ
とにより、図４中（ｂ）に示す本願発明の半導体記憶装
置が搭載されたワンチップ・マイクロコンピュータが得
られ、このワンチップ・マイクロコンピュータは、基板
実装状態でＲＯＭに収納したデータ、プログラムの書き
換えが簡単に行なえる。このため、本格的な量産に移行
するまでの評価、試作用や量産立ち上げ用として有効で
あり、また仕様変更が頻繁に行なわれる製品用や、少量
多品種生産の製品用としても有効である。
【００３４】また、機器組立て後にも、機器ごとのチュ
ーニング、仕様変更、ソフトウェアのバージョンアップ
やメンテナンスを行なうことが可能である。
ーニング、仕様変更、ソフトウェアのバージョンアップ
やメンテナンスを行なうことが可能である。
【００３５】前述した不揮発性半導体記憶装置の製造方
法を図５乃至図１５及び図２０乃至図２４を用いて工程
毎に説明する。
法を図５乃至図１５及び図２０乃至図２４を用いて工程
毎に説明する。
【００３６】半導体記憶装置は情報を記憶するメモリセ
ルＭＣと情報の書き込み或いは読み出しを行なう周辺回
路を備えており、メモリセルＭＣ及び周辺回路の書き込
み回路用のＭＩＳＦＥＴＱｗと読み出し回路用のＭＩＳ
ＦＥＴＱｒとでは印加される電圧が異なることから、メ
モリセルＭＣのフローティングゲート電極と周辺回路の
書き込み回路用ＭＩＳＦＥＴＱｗのゲート電極とが同一
工程で形成され、メモリセルＭＣのコントロールゲート
電極と周辺回路の読み出し回路用ＭＩＳＦＥＴＱｒのゲ
ート電極とが同一の工程で形成されている。なお、ＣＰ
Ｕ、コントローラＩＮＴＣ、Ｉ／ＯポートＩ／Ｏ、Ａ／
Ｄ変換器Ａ／Ｄ等を構成するＭＩＳＦＥＴは、読み出し
回路用ＭＩＳＦＥＴＱｒと同じ構成で形成される。
ルＭＣと情報の書き込み或いは読み出しを行なう周辺回
路を備えており、メモリセルＭＣ及び周辺回路の書き込
み回路用のＭＩＳＦＥＴＱｗと読み出し回路用のＭＩＳ
ＦＥＴＱｒとでは印加される電圧が異なることから、メ
モリセルＭＣのフローティングゲート電極と周辺回路の
書き込み回路用ＭＩＳＦＥＴＱｗのゲート電極とが同一
工程で形成され、メモリセルＭＣのコントロールゲート
電極と周辺回路の読み出し回路用ＭＩＳＦＥＴＱｒのゲ
ート電極とが同一の工程で形成されている。なお、ＣＰ
Ｕ、コントローラＩＮＴＣ、Ｉ／ＯポートＩ／Ｏ、Ａ／
Ｄ変換器Ａ／Ｄ等を構成するＭＩＳＦＥＴは、読み出し
回路用ＭＩＳＦＥＴＱｒと同じ構成で形成される。
【００３７】以下の説明では図面各図中、メモリセルＭ
Ｃ、読み出し回路用のＭＩＳＦＥＴＱｒ及び書き込み回
路用のＭＩＳＦＥＴＱｗの夫々について、前記列方向
（ワード線方向）の断面図を上段に、前記行方向（デー
タ線方向）の断面図を下段に示している。
Ｃ、読み出し回路用のＭＩＳＦＥＴＱｒ及び書き込み回
路用のＭＩＳＦＥＴＱｗの夫々について、前記列方向
（ワード線方向）の断面図を上段に、前記行方向（デー
タ線方向）の断面図を下段に示している。
【００３８】先ず、半導体基板１に各素子形成領域２ａ
を規定するフィールド絶縁膜２を設け（図２０）、半導
体基板１の主面にメモリセルＭＣのゲート絶縁膜５及び
書き込み回路用ＭＩＳＦＥＴのゲート絶縁膜９となる酸
化珪素膜を形成した後に、メモリセルＭＣのフローティ
ングゲート電極４と書き込み回路用ＭＩＳＦＥＴのゲー
ト電極となる多結晶シリコン膜１０を半導体基板１の全
面に形成する（図５）。ゲート絶縁膜５は、例えば１０
ｎｍ以下の膜厚の酸化珪素膜で形成される。ゲート絶縁
膜９は、ゲート絶縁膜５よりも厚い膜厚で構成される。
ゲート絶縁膜５，９は、半導体基板１を熱酸化した熱酸
化膜で形成される。また、多結晶シリコン膜１０は、例
えばＣＶＤ（Chemical Vapour Deposition）法により形
成される。
を規定するフィールド絶縁膜２を設け（図２０）、半導
体基板１の主面にメモリセルＭＣのゲート絶縁膜５及び
書き込み回路用ＭＩＳＦＥＴのゲート絶縁膜９となる酸
化珪素膜を形成した後に、メモリセルＭＣのフローティ
ングゲート電極４と書き込み回路用ＭＩＳＦＥＴのゲー
ト電極となる多結晶シリコン膜１０を半導体基板１の全
面に形成する（図５）。ゲート絶縁膜５は、例えば１０
ｎｍ以下の膜厚の酸化珪素膜で形成される。ゲート絶縁
膜９は、ゲート絶縁膜５よりも厚い膜厚で構成される。
ゲート絶縁膜５，９は、半導体基板１を熱酸化した熱酸
化膜で形成される。また、多結晶シリコン膜１０は、例
えばＣＶＤ（Chemical Vapour Deposition）法により形
成される。
【００３９】次に、ホトリソグラフィとエッチングによ
って多結晶シリコン膜１０に対して、フローティングゲ
ート電極４のデータ線方向のパターニングと書き込み回
路用ＭＩＳＦＥＴＱｗのゲート電極１１のゲート長方向
のパターニングを行ない、メモリセル形成領域上に多結
晶シリコン膜４ａ、読み出し回路用ＭＩＳＦＥＴ形成領
域上に多結晶シリコン膜１１ａを夫々形成する（図
６）。このパターニングにより、図２１に示す行方向に
延在する多結晶シリコン膜４ａが形成される。また、こ
のパターニングによりフローティングゲート電極４ａの
列方向の幅が規定される。
って多結晶シリコン膜１０に対して、フローティングゲ
ート電極４のデータ線方向のパターニングと書き込み回
路用ＭＩＳＦＥＴＱｗのゲート電極１１のゲート長方向
のパターニングを行ない、メモリセル形成領域上に多結
晶シリコン膜４ａ、読み出し回路用ＭＩＳＦＥＴ形成領
域上に多結晶シリコン膜１１ａを夫々形成する（図
６）。このパターニングにより、図２１に示す行方向に
延在する多結晶シリコン膜４ａが形成される。また、こ
のパターニングによりフローティングゲート電極４ａの
列方向の幅が規定される。
【００４０】次に、多結晶シリコン膜４ａ及び多結晶シ
リコン膜１１ａの表面に８５０℃乃至１０００℃のドラ
イ雰囲気の熱酸化にて、或いは７００℃乃至８００℃の
ＣＶＤ法により、膜厚５乃至２０ｎｍの酸化珪素膜６ａ
を形成し、続いて７００℃乃至８００℃のＣＶＤ法によ
り膜厚１０〜２０ｎｍの窒化珪素膜６ｂを堆積させ、窒
化珪素膜６ｂのピンホールを埋めるために、９００℃乃
至１０００℃の窒素雰囲気にてアニールを行なう（図
７）。このアニールに代えて熱酸化により９００℃乃至
１０００℃のウェット又はスチーム雰囲気にて熱酸化に
よる酸化珪素膜（図示せず）を形成してもよい。
リコン膜１１ａの表面に８５０℃乃至１０００℃のドラ
イ雰囲気の熱酸化にて、或いは７００℃乃至８００℃の
ＣＶＤ法により、膜厚５乃至２０ｎｍの酸化珪素膜６ａ
を形成し、続いて７００℃乃至８００℃のＣＶＤ法によ
り膜厚１０〜２０ｎｍの窒化珪素膜６ｂを堆積させ、窒
化珪素膜６ｂのピンホールを埋めるために、９００℃乃
至１０００℃の窒素雰囲気にてアニールを行なう（図
７）。このアニールに代えて熱酸化により９００℃乃至
１０００℃のウェット又はスチーム雰囲気にて熱酸化に
よる酸化珪素膜（図示せず）を形成してもよい。
【００４１】なお、酸化珪素膜６ａは、フローティング
ゲート電極４からコントロールゲート電極７への電子の
リークを防止するため、好ましくは１０ｎｍ以上の膜
厚、即ち１０ｎｍ〜２０ｎｍが適切である。窒化珪素膜
６ｂは、酸化珪素膜６ａよりも誘電率が高いのでゲート
間層間膜６の誘電率を高くすることができる。
ゲート電極４からコントロールゲート電極７への電子の
リークを防止するため、好ましくは１０ｎｍ以上の膜
厚、即ち１０ｎｍ〜２０ｎｍが適切である。窒化珪素膜
６ｂは、酸化珪素膜６ａよりも誘電率が高いのでゲート
間層間膜６の誘電率を高くすることができる。
【００４２】次に、ホトリソグラフィによって読み出し
用ＭＩＳＦＥＴ形成領域を露出させたレジストマスク１
２を形成し、読み出し用ＭＩＳＦＥＴ形成領域の窒化珪
素膜６ｂをドライエッチングによって除去する（図
８）。
用ＭＩＳＦＥＴ形成領域を露出させたレジストマスク１
２を形成し、読み出し用ＭＩＳＦＥＴ形成領域の窒化珪
素膜６ｂをドライエッチングによって除去する（図
８）。
【００４３】次に、レジストマスク１２を除去した後
に、フッ酸による洗浄を行ない読み出し用ＭＩＳＦＥＴ
形成領域の酸化珪素膜６ａ及びゲート絶縁膜９を除去
し、読み出し用ＭＩＳＦＥＴ形成領域の半導体基板１主
面を露出させる。なお、前記ゲート間層間膜６の窒化珪
素膜６ｂ上に熱酸化による酸化珪素膜（図示せず）を形
成した場合には、このフッ酸洗浄によってこの酸化珪素
膜も除去される。続いて読み出し回路用ＭＩＳＦＥＴ形
成領域の半導体基板主面を８００℃乃至９００℃のウェ
ット又はドライ雰囲気にて熱酸化を行ない膜厚１０ｎｍ
乃至２０ｎｍの犠牲酸化膜１３を形成した後に読み出し
用ＭＩＳＦＥＴ形成領域にチャネルイオンの注入を行な
う（図９）。
に、フッ酸による洗浄を行ない読み出し用ＭＩＳＦＥＴ
形成領域の酸化珪素膜６ａ及びゲート絶縁膜９を除去
し、読み出し用ＭＩＳＦＥＴ形成領域の半導体基板１主
面を露出させる。なお、前記ゲート間層間膜６の窒化珪
素膜６ｂ上に熱酸化による酸化珪素膜（図示せず）を形
成した場合には、このフッ酸洗浄によってこの酸化珪素
膜も除去される。続いて読み出し回路用ＭＩＳＦＥＴ形
成領域の半導体基板主面を８００℃乃至９００℃のウェ
ット又はドライ雰囲気にて熱酸化を行ない膜厚１０ｎｍ
乃至２０ｎｍの犠牲酸化膜１３を形成した後に読み出し
用ＭＩＳＦＥＴ形成領域にチャネルイオンの注入を行な
う（図９）。
【００４４】次に、フッ酸洗浄によって犠牲酸化膜１３
を除去した後に、ゲート間層間膜の上層の酸化珪素膜６
ｃ及び読み出し回路用ＭＩＳＦＥＴＱｒのゲート絶縁膜
１４となる酸化珪素膜１４ａをＣＶＤ法によって膜厚３
ｎｍ乃至５ｎｍで全面に堆積させる（図１０）。
を除去した後に、ゲート間層間膜の上層の酸化珪素膜６
ｃ及び読み出し回路用ＭＩＳＦＥＴＱｒのゲート絶縁膜
１４となる酸化珪素膜１４ａをＣＶＤ法によって膜厚３
ｎｍ乃至５ｎｍで全面に堆積させる（図１０）。
【００４５】次に、８００℃乃至９００℃のドライ又は
ウエット雰囲気で熱酸化を行ない読み出し回路用ＭＩＳ
ＦＥＴ形成領域に読み出し回路用ＭＩＳＦＥＴＱｒのゲ
ート絶縁膜１４となる酸化珪素膜１４を膜厚１０乃至２
０ｎｍ成長させる。即ち、この熱酸化により、半導体基
板１上に形成された酸化珪素膜１４ａは、その膜厚を増
して、１０〜２０ｎｍの膜厚の酸化珪素膜１４が形成さ
れる。また、この熱酸化では、耐酸化性膜である窒化珪
素膜６ｂ上には酸化珪素膜が殆ど成長しないのでゲート
間層間膜の上層の酸化珪素膜６ｃの膜厚は殆ど変化をし
ない。即ち、この熱酸化により窒化珪素膜６ｂ上に形成
された酸化珪素膜６ｃは、その膜厚が殆ど変化しない。
これによってメモリセルＭＣのゲート間層間膜６とし
て、下から順に酸化珪素膜６ａ、窒化珪素膜６ｂ、酸化
珪素膜６ｃを積層した絶縁膜（ＯＮＯ膜）を酸化珪素膜
６ｃを充分に薄くした状態にて形成することができる
と、同時に、読み出し回路用ＭＩＳＦＥＴＱｒのゲート
絶縁膜１４を同一の工程によって、酸化珪素膜６ｃとは
夫々膜厚を変えて（酸化珪素膜６ｃよりも厚い膜厚で）
形成することができる（図１１）。
ウエット雰囲気で熱酸化を行ない読み出し回路用ＭＩＳ
ＦＥＴ形成領域に読み出し回路用ＭＩＳＦＥＴＱｒのゲ
ート絶縁膜１４となる酸化珪素膜１４を膜厚１０乃至２
０ｎｍ成長させる。即ち、この熱酸化により、半導体基
板１上に形成された酸化珪素膜１４ａは、その膜厚を増
して、１０〜２０ｎｍの膜厚の酸化珪素膜１４が形成さ
れる。また、この熱酸化では、耐酸化性膜である窒化珪
素膜６ｂ上には酸化珪素膜が殆ど成長しないのでゲート
間層間膜の上層の酸化珪素膜６ｃの膜厚は殆ど変化をし
ない。即ち、この熱酸化により窒化珪素膜６ｂ上に形成
された酸化珪素膜６ｃは、その膜厚が殆ど変化しない。
これによってメモリセルＭＣのゲート間層間膜６とし
て、下から順に酸化珪素膜６ａ、窒化珪素膜６ｂ、酸化
珪素膜６ｃを積層した絶縁膜（ＯＮＯ膜）を酸化珪素膜
６ｃを充分に薄くした状態にて形成することができる
と、同時に、読み出し回路用ＭＩＳＦＥＴＱｒのゲート
絶縁膜１４を同一の工程によって、酸化珪素膜６ｃとは
夫々膜厚を変えて（酸化珪素膜６ｃよりも厚い膜厚で）
形成することができる（図１１）。
【００４６】また、この熱酸化によりＣＶＤ法で形成さ
れた酸化珪素膜６ｃ及び酸化珪素膜１４は焼きしめら
れ、欠陥密度の少ない緻密な膜となり、酸化珪素膜６
ｃ，１４の膜質を向上させることができる。
れた酸化珪素膜６ｃ及び酸化珪素膜１４は焼きしめら
れ、欠陥密度の少ない緻密な膜となり、酸化珪素膜６
ｃ，１４の膜質を向上させることができる。
【００４７】一方、この熱酸化を９００℃以上で行なう
と、酸化珪素膜６ｃ，１４の欠陥密度は増大してしま
う。この欠陥密度を低減するには、好ましくはウェット
雰囲気、８００℃〜９００℃の熱酸化が良い。また、酸
化珪素膜６ｃは、正孔（ホール）がコントロールゲート
電極７からフローティングゲート電極４へリークするの
を防止するため、３ｎｍ以上の膜厚が必要である。一
方、ゲート間層間膜６の膜厚を低減することを考慮する
と上記３ｎｍ〜５ｎｍが好ましい。
と、酸化珪素膜６ｃ，１４の欠陥密度は増大してしま
う。この欠陥密度を低減するには、好ましくはウェット
雰囲気、８００℃〜９００℃の熱酸化が良い。また、酸
化珪素膜６ｃは、正孔（ホール）がコントロールゲート
電極７からフローティングゲート電極４へリークするの
を防止するため、３ｎｍ以上の膜厚が必要である。一
方、ゲート間層間膜６の膜厚を低減することを考慮する
と上記３ｎｍ〜５ｎｍが好ましい。
【００４８】即ち、酸化珪素膜６ａと窒化珪素膜６ｂと
の２層膜でゲート間層間膜を形成した場合に比べて、酸
化珪素膜６ｃを３ｎｍ以上の膜厚で窒化珪素膜６ｂ上に
形成することで、ゲート間層間膜を形成した場合の方
が、正孔によるリーク電流を低減することができる。
の２層膜でゲート間層間膜を形成した場合に比べて、酸
化珪素膜６ｃを３ｎｍ以上の膜厚で窒化珪素膜６ｂ上に
形成することで、ゲート間層間膜を形成した場合の方
が、正孔によるリーク電流を低減することができる。
【００４９】この熱酸化の後に、Ｎ2Ｏ等の不活性ガス
雰囲気中でアニールを行なう。このアニールにより、酸
化珪素膜６ｃ、ゲート絶縁膜１４は焼きしめられ、その
膜質が向上する。
雰囲気中でアニールを行なう。このアニールにより、酸
化珪素膜６ｃ、ゲート絶縁膜１４は焼きしめられ、その
膜質が向上する。
【００５０】次に、メモリセルＭＣのコントロールゲー
ト電極７及び読み出し回路用ＭＩＳＦＥＴＱｒのゲート
電極となる多結晶シリコン膜と多結晶シリコン膜上のシ
リサイド膜との２層膜（ポリサイド膜）１５を全面に堆
積させる。（図１２）。なお、１５は２層膜に限定され
ず、多結晶シリコン膜単層又はシリサイド膜単層で構成
しても良い。
ト電極７及び読み出し回路用ＭＩＳＦＥＴＱｒのゲート
電極となる多結晶シリコン膜と多結晶シリコン膜上のシ
リサイド膜との２層膜（ポリサイド膜）１５を全面に堆
積させる。（図１２）。なお、１５は２層膜に限定され
ず、多結晶シリコン膜単層又はシリサイド膜単層で構成
しても良い。
【００５１】次に、ホトリソグラフィによってレジスト
マスク１６を形成し、このレジストマスク１６を用いた
エッチングによって２層膜１５をワード線ＷＬ（コント
ロールゲート電極７）にパターニングし、更にゲート間
層間膜６及びフローティングゲート電極４のパターニン
グを行なう（図２２）。
マスク１６を形成し、このレジストマスク１６を用いた
エッチングによって２層膜１５をワード線ＷＬ（コント
ロールゲート電極７）にパターニングし、更にゲート間
層間膜６及びフローティングゲート電極４のパターニン
グを行なう（図２２）。
【００５２】次に、メモリセルＭＣのソース領域，ドレ
イン領域３を構成する高濃度領域３ａを形成するために
ｎ型の不純物リン（Ｐ）又はヒ素（Ａｓ）のイオン打ち
込みを行なう（図１３）。
イン領域３を構成する高濃度領域３ａを形成するために
ｎ型の不純物リン（Ｐ）又はヒ素（Ａｓ）のイオン打ち
込みを行なう（図１３）。
【００５３】次に、ホトリソグラフィによってメモリセ
ルＭＣ領域を覆うレジストマスク１７を形成し、このレ
ジストマスク１７を用いたエッチングによって読み出し
回路用ＭＩＳＦＥＴＱｒのゲート電極１８のパターニン
グを行ない、書き込み回路用ＭＩＳＦＥＴ領域の２層膜
１５の除去を行なう。この後、レジストマスク１７を除
去し、ゲート電極１１，１８をマスクとして読み出し回
路用ＭＩＳＦＥＴＱｒのソース領域，ドレイン領域１９
及び書き込み回路用ＭＩＳＦＥＴのソース領域，ドレイ
ン領域２０を構成する低濃度領域１９ａ，２０ａを形成
するためにｎ型の不純物リン（Ｐ）又はヒ素（Ａｓ）の
イオン打ち込みを行なう（図１４）。
ルＭＣ領域を覆うレジストマスク１７を形成し、このレ
ジストマスク１７を用いたエッチングによって読み出し
回路用ＭＩＳＦＥＴＱｒのゲート電極１８のパターニン
グを行ない、書き込み回路用ＭＩＳＦＥＴ領域の２層膜
１５の除去を行なう。この後、レジストマスク１７を除
去し、ゲート電極１１，１８をマスクとして読み出し回
路用ＭＩＳＦＥＴＱｒのソース領域，ドレイン領域１９
及び書き込み回路用ＭＩＳＦＥＴのソース領域，ドレイ
ン領域２０を構成する低濃度領域１９ａ，２０ａを形成
するためにｎ型の不純物リン（Ｐ）又はヒ素（Ａｓ）の
イオン打ち込みを行なう（図１４）。
【００５４】次に、各ゲートのサイドウォールスペーサ
２１，２２，２３を形成し、このサイドウォールスペー
サ２１，２２，２３をマスクとして用いたｎ型不純物の
イオン打ち込みを行ない、ソース領域及びドレイン領域
３，１９，２０の高濃度領域３ｂ，１９ｂ，２０ｂを形
成する（図１５）。
２１，２２，２３を形成し、このサイドウォールスペー
サ２１，２２，２３をマスクとして用いたｎ型不純物の
イオン打ち込みを行ない、ソース領域及びドレイン領域
３，１９，２０の高濃度領域３ｂ，１９ｂ，２０ｂを形
成する（図１５）。
【００５５】この後、各素子を覆う層間絶縁膜８を堆積
させ、コンタクトホール形成後にデータ線ＤＬとなる金
属配線によって各ドレイン領域３を接続して、図１、図
２及び図３に示すメモリセルＭＣが形成される。
させ、コンタクトホール形成後にデータ線ＤＬとなる金
属配線によって各ドレイン領域３を接続して、図１、図
２及び図３に示すメモリセルＭＣが形成される。
【００５６】このように、周辺回路を形成する、読み出
し回路用ＭＩＳＦＥＴＱｒは、上層の酸化珪素膜６ｃよ
りも厚い膜厚のゲート絶縁膜１４、ゲート電極１８（コ
ントロールゲート電極７と同層）、ｎ型半導体領域１９
（ソース／ドレイン領域）で構成される。
し回路用ＭＩＳＦＥＴＱｒは、上層の酸化珪素膜６ｃよ
りも厚い膜厚のゲート絶縁膜１４、ゲート電極１８（コ
ントロールゲート電極７と同層）、ｎ型半導体領域１９
（ソース／ドレイン領域）で構成される。
【００５７】以上の説明では、熱酸化により酸化珪素膜
６ｃ、ゲート絶縁膜１４を形成した後に、Ｎ2Ｏ雰囲気
中でアニールしているが、これに限らず、Ｎ2Ｏ雰囲気
によるアニールを行なった後、熱酸化を行ない酸化珪素
膜６ｃ、ゲート絶縁膜１４を形成しても良い。このアニ
ールにより酸化珪素膜６ｃ、ゲート絶縁膜１４が焼きし
められその膜質が向上する。
６ｃ、ゲート絶縁膜１４を形成した後に、Ｎ2Ｏ雰囲気
中でアニールしているが、これに限らず、Ｎ2Ｏ雰囲気
によるアニールを行なった後、熱酸化を行ない酸化珪素
膜６ｃ、ゲート絶縁膜１４を形成しても良い。このアニ
ールにより酸化珪素膜６ｃ、ゲート絶縁膜１４が焼きし
められその膜質が向上する。
【００５８】また、以上の説明では、ＣＶＤ法により３
ｎｍ〜５ｎｍの膜厚の酸化珪素膜１４ａ，６ｃを形成し
た後、熱酸化を行ない酸化珪素膜６ｃ、ゲート絶縁膜１
４を形成しているが、これに限らず、以下に示すように
熱酸化の工程とＣＶＤ法で酸化膜を形成する工程とを逆
にしてもよい。即ち、前述の図１０に示す工程におい
て、フッ酸洗浄によって犠牲酸化膜１３を除去した後、
８００℃〜９００℃のウェット雰囲気で熱酸化を行な
い、読み出し回路用ＭＩＳＦＥＴ形成領域に読み出し回
路用ＭＩＳＦＥＴＱｒのゲート絶縁膜１４となる酸化珪
素膜１４ａを膜厚７ｎｍ程度形成する。この時、窒化珪
素膜６ｂ上には酸化珪素膜は形成されない（図２３）。
ｎｍ〜５ｎｍの膜厚の酸化珪素膜１４ａ，６ｃを形成し
た後、熱酸化を行ない酸化珪素膜６ｃ、ゲート絶縁膜１
４を形成しているが、これに限らず、以下に示すように
熱酸化の工程とＣＶＤ法で酸化膜を形成する工程とを逆
にしてもよい。即ち、前述の図１０に示す工程におい
て、フッ酸洗浄によって犠牲酸化膜１３を除去した後、
８００℃〜９００℃のウェット雰囲気で熱酸化を行な
い、読み出し回路用ＭＩＳＦＥＴ形成領域に読み出し回
路用ＭＩＳＦＥＴＱｒのゲート絶縁膜１４となる酸化珪
素膜１４ａを膜厚７ｎｍ程度形成する。この時、窒化珪
素膜６ｂ上には酸化珪素膜は形成されない（図２３）。
【００５９】次に、ゲート間層間膜の上層の酸化珪素膜
６ｃ及び読み出し回路用ＭＩＳＦＥＴＱｒのゲート絶縁
膜１４となる酸化珪素膜１４ｃをＣＶＤ法によって膜厚
３ｎｍ程度で全面に堆積する。これにより、薄い上層の
酸化珪素膜１４ｃが形成されるとともに、酸化珪素膜１
４ｂ，１４ｃから厚い膜厚のゲート絶縁膜１４が形成さ
れる（図２４）。
６ｃ及び読み出し回路用ＭＩＳＦＥＴＱｒのゲート絶縁
膜１４となる酸化珪素膜１４ｃをＣＶＤ法によって膜厚
３ｎｍ程度で全面に堆積する。これにより、薄い上層の
酸化珪素膜１４ｃが形成されるとともに、酸化珪素膜１
４ｂ，１４ｃから厚い膜厚のゲート絶縁膜１４が形成さ
れる（図２４）。
【００６０】この後、Ｎ2Ｏ等の不活性ガス雰囲気でア
ニールを行ない、上層の酸化珪素膜６ｃ、ゲート絶縁膜
１４の焼きしめを行ない、その膜質を向上させる。この
後は、前述の図１２に示す以後の工程を行なう。このよ
うに、図２３、図２４に示す工程においても、前述の実
施の形態と同様の効果を奏することができる。
ニールを行ない、上層の酸化珪素膜６ｃ、ゲート絶縁膜
１４の焼きしめを行ない、その膜質を向上させる。この
後は、前述の図１２に示す以後の工程を行なう。このよ
うに、図２３、図２４に示す工程においても、前述の実
施の形態と同様の効果を奏することができる。
【００６１】参考例として、発明者らが本発明以前に実
施していた方法を、図１６乃至図１９を用いて工程毎に
説明する。
施していた方法を、図１６乃至図１９を用いて工程毎に
説明する。
【００６２】以下の説明では図面各図中、メモリセルＭ
Ｃ、読み出し回路用のＭＩＳＦＥＴ及び書き込み回路用
のＭＩＳＦＥＴの夫々について、前記列方向（ワード線
方向）の断面図を上段に、前記行方向（データ線方向）
の断面図を下段に示している。
Ｃ、読み出し回路用のＭＩＳＦＥＴ及び書き込み回路用
のＭＩＳＦＥＴの夫々について、前記列方向（ワード線
方向）の断面図を上段に、前記行方向（データ線方向）
の断面図を下段に示している。
【００６３】先ず図５乃至図６に示す工程までは前述し
た実施の形態と同様であるが、その後、フローティング
ゲート電極４及び書き込み回路用ＭＩＳＦＥＴのゲート
電極１１の表面に８５０℃乃至１０００℃のドライ雰囲
気にて熱酸化により膜厚５乃至２０ｎｍの酸化珪素膜６
ａを形成し、続いて７００℃乃至８００℃にてＣＶＤ法
により膜厚１０〜２０ｎｍの窒化珪素膜６ｂを堆積さ
せ、９００℃乃至１０００℃のウェットスチーム雰囲気
にて熱酸化を行ない膜厚３乃至１０ｎｍの上層酸化珪素
膜６ｃを形成し、酸化珪素膜６ｃの洗浄工程での酸化膜
削れを防止するために膜厚５〜１５ｎｍの窒化珪素膜６
ｄを７００℃乃至８００℃にてＣＶＤ法により堆積さ
せ、下から順に酸化珪素膜６ａ、窒化珪素膜６ｂ、酸化
珪素膜６ｃ、窒化珪素膜６ｄを積層した絶縁膜（ＯＮＯ
Ｎ膜）を形成する（図１６）。
た実施の形態と同様であるが、その後、フローティング
ゲート電極４及び書き込み回路用ＭＩＳＦＥＴのゲート
電極１１の表面に８５０℃乃至１０００℃のドライ雰囲
気にて熱酸化により膜厚５乃至２０ｎｍの酸化珪素膜６
ａを形成し、続いて７００℃乃至８００℃にてＣＶＤ法
により膜厚１０〜２０ｎｍの窒化珪素膜６ｂを堆積さ
せ、９００℃乃至１０００℃のウェットスチーム雰囲気
にて熱酸化を行ない膜厚３乃至１０ｎｍの上層酸化珪素
膜６ｃを形成し、酸化珪素膜６ｃの洗浄工程での酸化膜
削れを防止するために膜厚５〜１５ｎｍの窒化珪素膜６
ｄを７００℃乃至８００℃にてＣＶＤ法により堆積さ
せ、下から順に酸化珪素膜６ａ、窒化珪素膜６ｂ、酸化
珪素膜６ｃ、窒化珪素膜６ｄを積層した絶縁膜（ＯＮＯ
Ｎ膜）を形成する（図１６）。
【００６４】次に、ホトリソグラフィによって読み出し
用ＭＩＳＦＥＴ形成領域を露出させたレジストマスク１
２を形成し、読み出し用ＭＩＳＦＥＴ形成領域の窒化珪
素膜６ｄ、酸化珪素膜６ｃ及び窒化珪素膜６ｂをドライ
エッチングによって除去する（図１７）。
用ＭＩＳＦＥＴ形成領域を露出させたレジストマスク１
２を形成し、読み出し用ＭＩＳＦＥＴ形成領域の窒化珪
素膜６ｄ、酸化珪素膜６ｃ及び窒化珪素膜６ｂをドライ
エッチングによって除去する（図１７）。
【００６５】次に、レジストマスク１２を除去した後
に、フッ酸による洗浄を行ない読み出し用ＭＩＳＦＥＴ
形成領域の酸化珪素膜６ａ及びゲート絶縁膜９を除去
し、読み出し用ＭＩＳＦＥＴ形成領域の半導体基板１主
面を露出させる。なお、前記ゲート間層間膜６の酸化珪
素膜６ｃ上に酸化珪素膜６ｄがない場合には、このフッ
酸洗浄によって酸化珪素膜６ｃは除去される。続いて読
み出し回路用ＭＩＳＦＥＴ形成領域の半導体基板主面を
８００℃乃至９００℃のウェット又はドライ雰囲気にて
熱酸化を行ない膜厚１０ｎｍ乃至２０ｎｍの犠牲酸化膜
１３を形成した後に読み出し用ＭＩＳＦＥＴ形成領域に
チャネルイオンの注入を行なう（図１８）。
に、フッ酸による洗浄を行ない読み出し用ＭＩＳＦＥＴ
形成領域の酸化珪素膜６ａ及びゲート絶縁膜９を除去
し、読み出し用ＭＩＳＦＥＴ形成領域の半導体基板１主
面を露出させる。なお、前記ゲート間層間膜６の酸化珪
素膜６ｃ上に酸化珪素膜６ｄがない場合には、このフッ
酸洗浄によって酸化珪素膜６ｃは除去される。続いて読
み出し回路用ＭＩＳＦＥＴ形成領域の半導体基板主面を
８００℃乃至９００℃のウェット又はドライ雰囲気にて
熱酸化を行ない膜厚１０ｎｍ乃至２０ｎｍの犠牲酸化膜
１３を形成した後に読み出し用ＭＩＳＦＥＴ形成領域に
チャネルイオンの注入を行なう（図１８）。
【００６６】次に、フッ酸洗浄によって犠牲酸化膜１３
を除去した後に、８００℃乃至９００℃のドライ又はウ
エット雰囲気にて熱酸化を行ない読み出し回路用ＭＩＳ
ＦＥＴ形成領域に読み出し回路用ＭＩＳＦＥＴのゲート
絶縁膜１４となる酸化珪素膜を膜厚１０乃至２０ｎｍに
て形成する（図１９）。
を除去した後に、８００℃乃至９００℃のドライ又はウ
エット雰囲気にて熱酸化を行ない読み出し回路用ＭＩＳ
ＦＥＴ形成領域に読み出し回路用ＭＩＳＦＥＴのゲート
絶縁膜１４となる酸化珪素膜を膜厚１０乃至２０ｎｍに
て形成する（図１９）。
【００６７】この後の工程は、通常の製造方法と同様で
あり、前述した工程の図１２乃至図１５に相当する工程
を経て参考例の不揮発性半導体記憶装置が形成される。
あり、前述した工程の図１２乃至図１５に相当する工程
を経て参考例の不揮発性半導体記憶装置が形成される。
【００６８】このようにして形成された参考例の半導体
記憶装置では、ゲート間層間膜がＯＮＯＮ膜となるため
に、ゲート間層間膜を薄くすることが困難であり、ゲー
ト間層間膜を形成する工程とは別に、読み込み回路用Ｍ
ＩＳＦＥＴのゲート絶縁膜を形成する工程が必要となっ
ていた。これに対して、本発明では、前述した方法によ
って、ゲート間層間膜をＯＮＯ膜とすることが可能とな
り、ゲート間層間膜の膜厚を薄くすることができる。
記憶装置では、ゲート間層間膜がＯＮＯＮ膜となるため
に、ゲート間層間膜を薄くすることが困難であり、ゲー
ト間層間膜を形成する工程とは別に、読み込み回路用Ｍ
ＩＳＦＥＴのゲート絶縁膜を形成する工程が必要となっ
ていた。これに対して、本発明では、前述した方法によ
って、ゲート間層間膜をＯＮＯ膜とすることが可能とな
り、ゲート間層間膜の膜厚を薄くすることができる。
【００６９】また、下地による酸化珪素膜の成長の差を
利用して、ゲート間層間膜の上層酸化珪素膜と読み出し
回路用ＭＩＳＦＥＴのゲート絶縁膜とを夫々膜厚を変え
て同一の工程にて形成するので、工程の増加させること
なく夫々の膜厚を最適な値に形成することができる。
利用して、ゲート間層間膜の上層酸化珪素膜と読み出し
回路用ＭＩＳＦＥＴのゲート絶縁膜とを夫々膜厚を変え
て同一の工程にて形成するので、工程の増加させること
なく夫々の膜厚を最適な値に形成することができる。
【００７０】従って、ゲート間層間膜の膜厚が薄くなる
ために、情報の書き込み、消去の特性が向上し、メモリ
セルＭＣのサイズを縮小しても、従前のものと同等の特
性を得ることが可能となる。
ために、情報の書き込み、消去の特性が向上し、メモリ
セルＭＣのサイズを縮小しても、従前のものと同等の特
性を得ることが可能となる。
【００７１】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００７２】例えば、前述した実施の形態では、マイク
ロコンピュータに搭載されるＲＯＭとして用いられるフ
ラッシュメモリを例にして説明したが、単体の記憶装置
として用いられるフラッシュメモリにも、本発明は適用
が可能であり、他にフローティングゲート電極を有する
ＥＰＲＯＭ或いはＥＥＰＲＯＭにも適用が可能である。
ロコンピュータに搭載されるＲＯＭとして用いられるフ
ラッシュメモリを例にして説明したが、単体の記憶装置
として用いられるフラッシュメモリにも、本発明は適用
が可能であり、他にフローティングゲート電極を有する
ＥＰＲＯＭ或いはＥＥＰＲＯＭにも適用が可能である。
【００７３】更に本発明は、複数層の多結晶シリコン層
を有するにて、層間膜とゲート絶縁膜とを同一工程にて
形成する他のプロセスにも適用が可能である。
を有するにて、層間膜とゲート絶縁膜とを同一工程にて
形成する他のプロセスにも適用が可能である。
【００７４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００７５】（１）本発明によれば、ゲート間絶縁膜を
ＯＮＯ膜によって構成することができるという効果があ
る。
ＯＮＯ膜によって構成することができるという効果があ
る。
【００７６】（２）本発明によれば、ＯＮＯ膜の上層酸
化珪素膜と周辺回路用ＭＩＳＦＥＴのゲート絶縁膜とを
同一の工程によって夫々膜厚を代えて形成することがで
きるという効果がある。
化珪素膜と周辺回路用ＭＩＳＦＥＴのゲート絶縁膜とを
同一の工程によって夫々膜厚を代えて形成することがで
きるという効果がある。
【００７７】（３）本発明によれば、ＯＮＯ膜の上層酸
化珪素膜を薄くすることができるという効果がある。
化珪素膜を薄くすることができるという効果がある。
【００７８】（４）本発明によれば、上記効果（１）
（３）により、ゲート間絶縁膜を薄くすることができる
という効果がある。
（３）により、ゲート間絶縁膜を薄くすることができる
という効果がある。
【００７９】（５）本発明によれば、上記効果（４）に
より、不揮発性半導体記憶装置の特性が向上するという
効果がある。
より、不揮発性半導体記憶装置の特性が向上するという
効果がある。
【００８０】（６）本発明によれば、上記効果（５）に
より、不揮発性半導体記憶装置の素子形成面積を縮小す
ることが可能になるという効果がある。
より、不揮発性半導体記憶装置の素子形成面積を縮小す
ることが可能になるという効果がある。
【図１】本発明の一実施の形態である不揮発性半導体記
憶装置の要部を示す平面図である。
憶装置の要部を示す平面図である。
【図２】図１に示す不揮発性半導体記憶装置の要部をａ
‐ａ線に沿ってｂ‐ｂ示す縦断面図である。
‐ａ線に沿ってｂ‐ｂ示す縦断面図である。
【図３】図１に示す不揮発性半導体記憶装置の要部をｂ
‐ｂ線に沿って示す縦断面図である。
‐ｂ線に沿って示す縦断面図である。
【図４】従来の不揮発性半導体記憶装置及び本発明の一
実施の形態である不揮発性半導体記憶装置の搭載された
ワンチップ・マイクロコンピュータの構成を示す図であ
る。
実施の形態である不揮発性半導体記憶装置の搭載された
ワンチップ・マイクロコンピュータの構成を示す図であ
る。
【図５】本発明の一実施の形態である不揮発性半導体記
憶装置の要部を工程ごとに示す縦断面図である。
憶装置の要部を工程ごとに示す縦断面図である。
【図６】本発明の一実施の形態である不揮発性半導体記
憶装置の要部を工程ごとに示す縦断面図である。
憶装置の要部を工程ごとに示す縦断面図である。
【図７】本発明の一実施の形態である不揮発性半導体記
憶装置の要部を工程ごとに示す縦断面図である。
憶装置の要部を工程ごとに示す縦断面図である。
【図８】本発明の一実施の形態である不揮発性半導体記
憶装置の要部を工程ごとに示す縦断面図である。
憶装置の要部を工程ごとに示す縦断面図である。
【図９】本発明の一実施の形態である不揮発性半導体記
憶装置の要部を工程ごとに示す縦断面図である。
憶装置の要部を工程ごとに示す縦断面図である。
【図１０】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す縦断面図である。
記憶装置の要部を工程ごとに示す縦断面図である。
【図１１】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す縦断面図である。
記憶装置の要部を工程ごとに示す縦断面図である。
【図１２】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す縦断面図である。
記憶装置の要部を工程ごとに示す縦断面図である。
【図１３】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す縦断面図である。
記憶装置の要部を工程ごとに示す縦断面図である。
【図１４】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す縦断面図である。
記憶装置の要部を工程ごとに示す縦断面図である。
【図１５】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す縦断面図である。
記憶装置の要部を工程ごとに示す縦断面図である。
【図１６】本発明の参考例である不揮発性半導体記憶装
置の要部を工程ごとに示す縦断面図である。
置の要部を工程ごとに示す縦断面図である。
【図１７】本発明の参考例である不揮発性半導体記憶装
置の要部を工程ごとに示す縦断面図である。
置の要部を工程ごとに示す縦断面図である。
【図１８】本発明の参考例である不揮発性半導体記憶装
置の要部を工程ごとに示す縦断面図である。
置の要部を工程ごとに示す縦断面図である。
【図１９】本発明の参考例である不揮発性半導体記憶装
置の要部を工程ごとに示す縦断面図である。
置の要部を工程ごとに示す縦断面図である。
【図２０】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す平面図である。
記憶装置の要部を工程ごとに示す平面図である。
【図２１】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す平面図である。
記憶装置の要部を工程ごとに示す平面図である。
【図２２】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す平面図である。
記憶装置の要部を工程ごとに示す平面図である。
【図２３】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す縦断面図である。
記憶装置の要部を工程ごとに示す縦断面図である。
【図２４】本発明の一実施の形態である不揮発性半導体
記憶装置の要部を工程ごとに示す縦断面図である。
記憶装置の要部を工程ごとに示す縦断面図である。
１…半導体記憶装置、２…フィールド絶縁膜、３，１
９，２０…ソース領域、ドレイン領域、１９ａ，２０ａ
…低濃度領域、３ａ，３ｂ，１９ｂ，２０ｂ…高濃度領
域、４…フローティングゲート電極、５，９，１４…ゲ
ート絶縁膜、６…ゲート間層間膜、６ａ，６ｃ…酸化珪
素膜、６ｂ，６ｄ…窒化珪素膜、７…コントロールゲー
ト電極、８…層間絶縁膜、１０，１５…多結晶シリコン
膜、１１，１８…ゲート電極、１２，１６，１７…レジ
ストマスク、１３…犠牲酸化膜、２１，２２，２３…サ
イドウォールスペーサ。
９，２０…ソース領域、ドレイン領域、１９ａ，２０ａ
…低濃度領域、３ａ，３ｂ，１９ｂ，２０ｂ…高濃度領
域、４…フローティングゲート電極、５，９，１４…ゲ
ート絶縁膜、６…ゲート間層間膜、６ａ，６ｃ…酸化珪
素膜、６ｂ，６ｄ…窒化珪素膜、７…コントロールゲー
ト電極、８…層間絶縁膜、１０，１５…多結晶シリコン
膜、１１，１８…ゲート電極、１２，１６，１７…レジ
ストマスク、１３…犠牲酸化膜、２１，２２，２３…サ
イドウォールスペーサ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (7)
- 【請求項１】 フローティングゲート電極に電子を保持
することによって情報を記憶するメモリセルと周辺回路
用ＭＩＳＦＥＴとを有する不揮発性半導体記憶装置にお
いて、 メモリセルのフローティングゲート電極とコントロール
ゲート電極との間のゲート間層間膜を酸化珪素膜、窒化
珪素膜及び酸化珪素膜を順次積層した積層膜とし、上層
の酸化珪素膜を実質的にＣＶＤによって形成された酸化
珪素膜とし、 周辺回路用ＭＩＳＦＥＴのゲート絶縁膜をＣＶＤ及び熱
酸化又は熱酸化及びＣＶＤによって形成して前記上層の
酸化珪素膜とは膜厚を変えた酸化珪素膜としたことを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記ゲート間層間膜がフローティングゲ
ート電極の上面及び側面を覆っていることを特徴とする
請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 フローティングゲート電極に電子を保持
することによって情報を記憶するメモリセルと周辺回路
用ＭＩＳＦＥＴとを有する不揮発性半導体記憶装置の製
造方法において、 メモリセルのフローティングゲート電極となる導電体を
堆積させる工程と、 メモリセルのフローティングゲート電極とコントロール
ゲート電極との間のゲート間層間膜を構成する酸化珪素
膜を堆積させる工程と、 前記ゲート間層間膜を構成する窒化珪素膜を堆積させる
工程と、 ＣＶＤ及び熱酸化又は熱酸化及びＣＶＤによって、ゲー
ト間層間膜及び周辺回路用ＭＩＳＦＥＴのゲート絶縁膜
となる酸化珪素膜を、ゲート間層間膜及び前記ゲート絶
縁膜とで膜厚を変えて形成する工程と、 メモリセルのコントロールゲート電極及び周辺回路用Ｍ
ＩＳＦＥＴのゲート電極となる導電体を堆積させる工程
とを備えたことを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項４】 前記ＣＶＤによる酸化珪素膜形成後に熱
酸化を行ない、熱酸化後にＮ2Ｏ等によるアニールを行
なうことを特徴とする請求項３に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項５】 前記ＣＶＤによる酸化珪素膜形成後に、
Ｎ2Ｏ等によるアニールを行ない、アニール後に熱酸化
を行うことを特徴とする請求項３に記載の不揮発性半導
体記憶装置の製造方法。 - 【請求項６】 前記熱酸化後にＣＶＤによる酸化珪素膜
を形成し、アニールを行ない、アニール後に熱酸化を行
なうことを特徴とする請求項３に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項７】 前記メモリセルのフローティングゲート
電極となる導電体を堆積させる工程によって、前記周辺
回路用ＭＩＳＦＥＴのゲート電極となる導電体を堆積さ
せることを特徴とする請求項３乃至請求項５の何れかに
記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7262739A JPH09107086A (ja) | 1995-10-11 | 1995-10-11 | 不揮発性半導体記憶装置及びその製造方法 |
| TW084112680A TW367562B (en) | 1995-10-11 | 1995-11-28 | Non-volatile semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7262739A JPH09107086A (ja) | 1995-10-11 | 1995-10-11 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107086A true JPH09107086A (ja) | 1997-04-22 |
Family
ID=17379916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7262739A Pending JPH09107086A (ja) | 1995-10-11 | 1995-10-11 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09107086A (ja) |
| TW (1) | TW367562B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164835A (ja) * | 1998-11-26 | 2000-06-16 | Stmicroelectronics Srl | 集積回路の製造方法 |
| JP2005005516A (ja) * | 2003-06-12 | 2005-01-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7535053B2 (en) | 1997-11-18 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
-
1995
- 1995-10-11 JP JP7262739A patent/JPH09107086A/ja active Pending
- 1995-11-28 TW TW084112680A patent/TW367562B/zh active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7535053B2 (en) | 1997-11-18 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP2000164835A (ja) * | 1998-11-26 | 2000-06-16 | Stmicroelectronics Srl | 集積回路の製造方法 |
| JP2005005516A (ja) * | 2003-06-12 | 2005-01-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW367562B (en) | 1999-08-21 |
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