JPH06291652A - Ｐｌｌ回路とそれを用いた液晶表示装置 - Google Patents
Ｐｌｌ回路とそれを用いた液晶表示装置Info
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- JPH06291652A JPH06291652A JP5079882A JP7988293A JPH06291652A JP H06291652 A JPH06291652 A JP H06291652A JP 5079882 A JP5079882 A JP 5079882A JP 7988293 A JP7988293 A JP 7988293A JP H06291652 A JPH06291652 A JP H06291652A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 20
- 230000010355 oscillation Effects 0.000 claims abstract description 22
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- 238000001514 detection method Methods 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 238000000926 separation method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】水平同期周波数が異なる入力画像信号が入力さ
れても、液晶表示装置の画素数に対応した常に同一の発
振周波数が出力されるＰＬＬ回路の実現と、それを用い
て書き込み読み出し分離型のＰＬＬ回路を備えたマルチ
スキャニング方式の液晶表示装置を具現化する。 【構成】入力画像信号の水平同期周波数を検出する同期
周波数検出器の検出出力で発振出力周波数を除算する除
算器の出力によって前記ＶＣＯの発振出力の分周比を自
動設定できるプログラマブル分周器とを具備するＰＬＬ
回路。また、前記構成のＰＬＬ回路を読み出し制御用
に、これとは別のＰＬＬ回路を書き込み制御用に備え
て、同じ入力画像信号に同期しているが目的の機能動作
及び出力周波数の異なる２個のＰＬＬ回路を搭載する液
晶表示装置。
れても、液晶表示装置の画素数に対応した常に同一の発
振周波数が出力されるＰＬＬ回路の実現と、それを用い
て書き込み読み出し分離型のＰＬＬ回路を備えたマルチ
スキャニング方式の液晶表示装置を具現化する。 【構成】入力画像信号の水平同期周波数を検出する同期
周波数検出器の検出出力で発振出力周波数を除算する除
算器の出力によって前記ＶＣＯの発振出力の分周比を自
動設定できるプログラマブル分周器とを具備するＰＬＬ
回路。また、前記構成のＰＬＬ回路を読み出し制御用
に、これとは別のＰＬＬ回路を書き込み制御用に備え
て、同じ入力画像信号に同期しているが目的の機能動作
及び出力周波数の異なる２個のＰＬＬ回路を搭載する液
晶表示装置。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆる、画像信号の
走査線スキャンレ−トが異なる複数種の同期信号入力に
対応できる（以降マルチスキャニング方式と略す）液晶
表示装置用のＰＬＬ回路とそれを搭載した液晶表示装置
に関する。
走査線スキャンレ−トが異なる複数種の同期信号入力に
対応できる（以降マルチスキャニング方式と略す）液晶
表示装置用のＰＬＬ回路とそれを搭載した液晶表示装置
に関する。
【０００２】
【従来の技術】従来からあるＰＬＬ回路は、実開平４−
１１６４３６で用いている構成すなわち図４のブロック
図で示した構成が一般的と言える。
１１６４３６で用いている構成すなわち図４のブロック
図で示した構成が一般的と言える。
【０００３】それは、基準水晶発振回路１０１から発生
した基準信号に対して、ＶＣＯ１０４の発振出力を位相
ロックした希望周波数として取り出す為に分周比を設定
するプログラマブル分周器１０５によって分周を行い、
その分周出力を位相比較器１０２に被比較信号として入
力し、基準水晶発振回路１０１の基準信号出力との位相
比較を行なう。この結果（位相差）は電圧変換されてＶ
ＣＯの制御電圧としてＶＣＯ１０４にロ−パスフィルタ
１０３を介してフィ−ドバックされる。
した基準信号に対して、ＶＣＯ１０４の発振出力を位相
ロックした希望周波数として取り出す為に分周比を設定
するプログラマブル分周器１０５によって分周を行い、
その分周出力を位相比較器１０２に被比較信号として入
力し、基準水晶発振回路１０１の基準信号出力との位相
比較を行なう。この結果（位相差）は電圧変換されてＶ
ＣＯの制御電圧としてＶＣＯ１０４にロ−パスフィルタ
１０３を介してフィ−ドバックされる。
【０００４】これによって、フィ−ドバック電圧で制御
されたＶＣＯ１０４の発振出力が再度プログラマグル分
周器１０５を介して位相比較器１０２に戻る事を繰り返
しＶＣＯ１０４の発振出力は基準水晶発振器の基準信号
出力との位相差が無くなって安定した希望周波数を出力
する位相ロックル−プが成立するものであった。
されたＶＣＯ１０４の発振出力が再度プログラマグル分
周器１０５を介して位相比較器１０２に戻る事を繰り返
しＶＣＯ１０４の発振出力は基準水晶発振器の基準信号
出力との位相差が無くなって安定した希望周波数を出力
する位相ロックル−プが成立するものであった。
【０００５】この従来方式は、無線送信機や受信機のチ
ャンネル制御に代表されるような、予め決められた周波
数帯に於て一定のチャンネル帯域幅の発振器としての使
用に適した物であった。
ャンネル制御に代表されるような、予め決められた周波
数帯に於て一定のチャンネル帯域幅の発振器としての使
用に適した物であった。
【０００６】
【発明が解決しようとする課題】しかし、上述のＰＬＬ
回路では、マルチスキャニング方式の液晶表示装置に於
ては、従来基準水晶発振回路の受け持っていた基準信号
は入力画像の水平同期信号とする必要があり、また、こ
の水平同期信号は現行十数ＫHzから数百ＫHzの範囲が存
在する多種多様な信号形式があり、全てに対応する事は
ほとんど不可能であった。
回路では、マルチスキャニング方式の液晶表示装置に於
ては、従来基準水晶発振回路の受け持っていた基準信号
は入力画像の水平同期信号とする必要があり、また、こ
の水平同期信号は現行十数ＫHzから数百ＫHzの範囲が存
在する多種多様な信号形式があり、全てに対応する事は
ほとんど不可能であった。
【０００７】さらに、多種多様な入力信号に対し、液晶
表示装置の表示能力、特に画素数が同一の液晶表示装置
によって対応する為には、入力基準周波数（水平同期周
期）が変化しても変わらない読みだし周波数を発生する
ＰＬＬ回路が不可欠であるが、従来技術は、これを満足
することができなかった。
表示装置の表示能力、特に画素数が同一の液晶表示装置
によって対応する為には、入力基準周波数（水平同期周
期）が変化しても変わらない読みだし周波数を発生する
ＰＬＬ回路が不可欠であるが、従来技術は、これを満足
することができなかった。
【０００８】本発明は、このような問題点を解決する物
であって、水平同期周波数が異なる入力画像信号が入力
されても、液晶表示装置の画素数に対応した常に同一の
発振周波数が出力されるＰＬＬ回路の実現と、マルチス
キャニング方式の液晶表示装置に使用できる書き込み読
み出し分離型の二系統ＰＬＬ回路を具現化する事を目的
とする。
であって、水平同期周波数が異なる入力画像信号が入力
されても、液晶表示装置の画素数に対応した常に同一の
発振周波数が出力されるＰＬＬ回路の実現と、マルチス
キャニング方式の液晶表示装置に使用できる書き込み読
み出し分離型の二系統ＰＬＬ回路を具現化する事を目的
とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明のＰＬＬ回路は、水平同期周波数の異なる入
力画像信号の水平同期周波数を検出する同期周波数検出
器と、位相比較器と、ロ−パスフィルタと、ＶＣＯと、
該ＶＣＯの発振出力周波数を設定する周波数設定器と、
該周波数設定器の出力を前記同期周波数検出器の検出出
力で除算する除算器と、該除算器の出力によって前記Ｖ
ＣＯの発振出力の分周比を設定できるプログラマブル分
周器とを具備した回路であって、水平同期周波数が異な
る入力画像信号が入力されても、常に同一の発振周波数
が出力される事を特徴とする。
に、本発明のＰＬＬ回路は、水平同期周波数の異なる入
力画像信号の水平同期周波数を検出する同期周波数検出
器と、位相比較器と、ロ−パスフィルタと、ＶＣＯと、
該ＶＣＯの発振出力周波数を設定する周波数設定器と、
該周波数設定器の出力を前記同期周波数検出器の検出出
力で除算する除算器と、該除算器の出力によって前記Ｖ
ＣＯの発振出力の分周比を設定できるプログラマブル分
周器とを具備した回路であって、水平同期周波数が異な
る入力画像信号が入力されても、常に同一の発振周波数
が出力される事を特徴とする。
【００１０】また、本発明の液晶表示装置は、入力画像
信号の水平同期周波数を検出する同期周波数検出器と、
位相比較器と、ロ−パスフィルタと、ＶＣＯと、該ＶＣ
Ｏの発振出力を前記同期周波数検出器の出力によって入
力画像信号源の絵素出力周期に対応して任意に設定でき
るプログラマブル分周器とを具備したＰＬＬ回路を画像
取り込みタイミング制御の為に使用し、また、前記記載
の水平同期周波数の異なる入力画像信号が入力されて
も、常に同一の発振周波数が出力されるＰＬＬ回路を液
晶表示装置の表示出力タイミング制御の為に使用できる
よう構成した、出力周波数の異なる２個のＰＬＬ回路を
搭載した事を特徴とする。
信号の水平同期周波数を検出する同期周波数検出器と、
位相比較器と、ロ−パスフィルタと、ＶＣＯと、該ＶＣ
Ｏの発振出力を前記同期周波数検出器の出力によって入
力画像信号源の絵素出力周期に対応して任意に設定でき
るプログラマブル分周器とを具備したＰＬＬ回路を画像
取り込みタイミング制御の為に使用し、また、前記記載
の水平同期周波数の異なる入力画像信号が入力されて
も、常に同一の発振周波数が出力されるＰＬＬ回路を液
晶表示装置の表示出力タイミング制御の為に使用できる
よう構成した、出力周波数の異なる２個のＰＬＬ回路を
搭載した事を特徴とする。
【００１１】
【実施例】（実施例１）以下に本発明の実施例を図面を
用いて詳細に説明する。
用いて詳細に説明する。
【００１２】図１は、本発明のＰＬＬ回路の構成を示す
ブロック図であって、請求項１を実現した一実施例であ
る。
ブロック図であって、請求項１を実現した一実施例であ
る。
【００１３】まず、ＰＬＬ回路のロック基準信号となる
入力画像信号の水平同期パルスｆHが同期周波数検出器
１および位相比較器２に加えられ、同期周波数検出器１
は水平同期パルスｆH の周期をデジタル周波数変換して
除算器６に送り込む。
入力画像信号の水平同期パルスｆHが同期周波数検出器
１および位相比較器２に加えられ、同期周波数検出器１
は水平同期パルスｆH の周期をデジタル周波数変換して
除算器６に送り込む。
【００１４】また、除算器６には演算の分子となるＰＬ
Ｌの発振出力周波数ｆOUT を設定する周波数設定器より
ｆOUT が同時に入力されてｆOUT÷ｆH＝Ｎの除算が行わ
れてプログラマブル分周器５の分周比Ｎが自動演算され
る。
Ｌの発振出力周波数ｆOUT を設定する周波数設定器より
ｆOUT が同時に入力されてｆOUT÷ｆH＝Ｎの除算が行わ
れてプログラマブル分周器５の分周比Ｎが自動演算され
る。
【００１５】この演算結果は、プログラマブル分周器５
に入力されて、ＶＣＯ４からの発振出力は１／Ｎ分周さ
れて位相比較器２に被比較パルスａとして入力される。
に入力されて、ＶＣＯ４からの発振出力は１／Ｎ分周さ
れて位相比較器２に被比較パルスａとして入力される。
【００１６】ｆH と被比較パルスａを与えられた位相比
較器２は、位相比較器の構成要素である位相弁別回路及
びチャ−ジポンプによって位相差→電圧変換されて、Ｖ
ＣＯ４の制御電圧としてロ−パスフィルタ３を介してＶ
ＣＯ４にフィ−ドバックされる。
較器２は、位相比較器の構成要素である位相弁別回路及
びチャ−ジポンプによって位相差→電圧変換されて、Ｖ
ＣＯ４の制御電圧としてロ−パスフィルタ３を介してＶ
ＣＯ４にフィ−ドバックされる。
【００１７】以上一連のフィ−ドバック動作を繰り返し
てｆOUT は、ｆH に位相ロック且つ安定した出力として
ＶＣＯ４より出力される訳である。
てｆOUT は、ｆH に位相ロック且つ安定した出力として
ＶＣＯ４より出力される訳である。
【００１８】この説明の中でｆH として入力される水平
同期パルスは、現行の種々の画像信号源では概ね十数Ｋ
Hz〜百数十ＫHzの範囲で存在しているが、同期周波数検
出器１及び除算器６及び周波数設定器７による一連の構
成は、本発明の目的であるマルチスキャニング方式の表
示装置に十分対応できる物であって自動的且つ瞬時にプ
ログラマブル分周器の分周比Ｎを決定できる能力を有す
る。
同期パルスは、現行の種々の画像信号源では概ね十数Ｋ
Hz〜百数十ＫHzの範囲で存在しているが、同期周波数検
出器１及び除算器６及び周波数設定器７による一連の構
成は、本発明の目的であるマルチスキャニング方式の表
示装置に十分対応できる物であって自動的且つ瞬時にプ
ログラマブル分周器の分周比Ｎを決定できる能力を有す
る。
【００１９】これにより、ｆH が広範囲に変化（入力画
像ソ−ス源が変わる）しても、表示装置の出力能力とく
に液晶表示装置の場合制約条件となる画素数に合った一
定の基準クロックを常時得ることが出来る。
像ソ−ス源が変わる）しても、表示装置の出力能力とく
に液晶表示装置の場合制約条件となる画素数に合った一
定の基準クロックを常時得ることが出来る。
【００２０】（実施例２）図２は、本発明の請求項２を
実現した実施例で、液晶表示装置の回路の概略構成を表
したブロック図である。
実現した実施例で、液晶表示装置の回路の概略構成を表
したブロック図である。
【００２１】まず、入力画像信号Ｖinが同期分離回路１
０及びＡ／Ｄ変換器１３に入力される。次いで、同期分
離回路１０により分離された水平同期信号ｆH と垂直同
期信号ｆV は図のように、ｆH はＰＬＬ（Ａ）１１及び
ＰＬＬ（Ｂ）１８へ、ｆV は書き込み制御回路・読み出
し制御回路・液晶表示装置制御回路（以降ＬＣＤ制御回
路と略す）へそれぞれ入力される。
０及びＡ／Ｄ変換器１３に入力される。次いで、同期分
離回路１０により分離された水平同期信号ｆH と垂直同
期信号ｆV は図のように、ｆH はＰＬＬ（Ａ）１１及び
ＰＬＬ（Ｂ）１８へ、ｆV は書き込み制御回路・読み出
し制御回路・液晶表示装置制御回路（以降ＬＣＤ制御回
路と略す）へそれぞれ入力される。
【００２２】この際、ＰＬＬ（Ａ）１１は図３に示す構
成からなっており、位相比較器２０１に入力されたｆH
に対しＶＣＯ２０３の出力ｆOUTaが書き込み制御回路１
２及びＡ／Ｄ変換器１３の必要とする周波数とする為に
設けられたプログラマブル分周器２０４及び分周比入力
Ｎinにより決定されたＰＬＬの閉ル−プを形成する物で
ある。
成からなっており、位相比較器２０１に入力されたｆH
に対しＶＣＯ２０３の出力ｆOUTaが書き込み制御回路１
２及びＡ／Ｄ変換器１３の必要とする周波数とする為に
設けられたプログラマブル分周器２０４及び分周比入力
Ｎinにより決定されたＰＬＬの閉ル−プを形成する物で
ある。
【００２３】この他の、ロ−パスフィルタ２０２を含め
ｆH に対し位相ロックしたｆOUTaが得られる過程は基本
的に実施例１での説明と同様なのでここでは省略する
が、フレ−ムメモリ１４の書き込みに対する全てのタイ
ミングがこのＰＬＬ（Ａ）１１で決定される訳である。
ｆH に対し位相ロックしたｆOUTaが得られる過程は基本
的に実施例１での説明と同様なのでここでは省略する
が、フレ−ムメモリ１４の書き込みに対する全てのタイ
ミングがこのＰＬＬ（Ａ）１１で決定される訳である。
【００２４】さて、一方のＰＬＬ（Ｂ）１８は前述の実
施例１で詳細に説明した請求項１の構成によるＰＬＬ回
路である。よって、その詳細な動作説明は省略するが、
その作用は、マルチスキャニング対応の画像入力信号Ｖ
inの水平同期信号ｆH が変わっても、ＬＣＤ１６の表示
画素数に合ったフレ−ムメモリ１４の読み出し制御とＬ
ＣＤ制御を可能とする為一定の制御クロックを読み出し
制御回路１９及びＬＣＤ制御回路１７に供給するもので
ある。
施例１で詳細に説明した請求項１の構成によるＰＬＬ回
路である。よって、その詳細な動作説明は省略するが、
その作用は、マルチスキャニング対応の画像入力信号Ｖ
inの水平同期信号ｆH が変わっても、ＬＣＤ１６の表示
画素数に合ったフレ−ムメモリ１４の読み出し制御とＬ
ＣＤ制御を可能とする為一定の制御クロックを読み出し
制御回路１９及びＬＣＤ制御回路１７に供給するもので
ある。
【００２５】また、フレ−ムメモリ１４は書き込み制御
回路１２及び読み出し制御回路１９及びＡ／Ｄ変換器１
３からそれぞれ入力される制御信号と映像信号によっ
て、ＬＣＤ１６の表示信号としてＤ／Ａ変換器１５介し
て入力される画像処理後の映像デ−タを一時記憶及び生
成する為に設けられている。
回路１２及び読み出し制御回路１９及びＡ／Ｄ変換器１
３からそれぞれ入力される制御信号と映像信号によっ
て、ＬＣＤ１６の表示信号としてＤ／Ａ変換器１５介し
て入力される画像処理後の映像デ−タを一時記憶及び生
成する為に設けられている。
【００２６】以上説明の構成により、独立した２つのＰ
ＬＬ（Ａ）及びＰＬＬ（Ｂ）によって、ＬＣＤ制御の為
の、種々の画像取り込みタイミングと表示制御用の読み
出しタイミングを入力画像信号に同期させながら独立に
制御することが本実施例で実現できる訳である。
ＬＬ（Ａ）及びＰＬＬ（Ｂ）によって、ＬＣＤ制御の為
の、種々の画像取り込みタイミングと表示制御用の読み
出しタイミングを入力画像信号に同期させながら独立に
制御することが本実施例で実現できる訳である。
【００２７】
【発明の効果】本発明のＰＬＬ回路は、水平同期周波数
が異なる入力画像信号が入力されても、液晶表示装置の
画素数に対応した常に同一の発振周波数が出力されるＰ
ＬＬ回路の実現と、マルチスキャニング方式の液晶表示
装置に使用できる書き込み読み出し分離型のＰＬＬ回路
の具現化に極めて有効であり、一定の限られた表示画素
数のＬＣＤを用いて、ＣＲＴで普及しつつあるマルチス
キャニング方式の表示装置を実現するに当たって優れた
手段と言える。
が異なる入力画像信号が入力されても、液晶表示装置の
画素数に対応した常に同一の発振周波数が出力されるＰ
ＬＬ回路の実現と、マルチスキャニング方式の液晶表示
装置に使用できる書き込み読み出し分離型のＰＬＬ回路
の具現化に極めて有効であり、一定の限られた表示画素
数のＬＣＤを用いて、ＣＲＴで普及しつつあるマルチス
キャニング方式の表示装置を実現するに当たって優れた
手段と言える。
【００２８】また、読み書き分離型の画像処理回路で起
こりがちな、非同期クロックの存在による妨害クロック
ノイズの発生防止に優れた効果があり、これを用いた液
晶表示装置の画質向上にも役立つものである。
こりがちな、非同期クロックの存在による妨害クロック
ノイズの発生防止に優れた効果があり、これを用いた液
晶表示装置の画質向上にも役立つものである。
【図１】 本発明の請求項１に関わる一実施例の構成を
表す回路ブロック図である。
表す回路ブロック図である。
【図２】 本発明の請求項２に関わる一実施例の概略構
成を表す回路ブロック図である。
成を表す回路ブロック図である。
【図３】 本発明の請求項２に関わる一実施例の構成を
表す回路ブロック図である。
表す回路ブロック図である。
【図４】 従来例を表す回路ブロック図である。
１ 同期周波数検出器 ２ 位相比較器 ３ ロ−パスフィルタ ４ ＶＣＯ ５ プログラマブル分周器 ６ 除算器 ７ 周波数設定器 １０ 同期分離回路 １１ ＰＬＬ（Ａ） １２ 書き込み制御回路 １３ Ａ／Ｄ変換器 １４ フレ−ムメモリ １５ Ｄ／Ａ変換器 １６ ＬＣＤ １７ ＬＣＤ制御回路 １８ ＰＬＬ（Ｂ） １９ 読み出し制御回路 １０１ 基準水晶発振回路
Claims (2)
- 【請求項１】 水平同期周波数の異なる入力画像信号の
水平同期周波数を検出する同期周波数検出器と、位相比
較器と、ロ−パスフィルタと、電圧制御発振器（以下Ｖ
ＣＯと略す）と、該ＶＣＯの発振出力周波数を設定する
周波数設定器と、該周波数設定器の出力を前記同期周波
数検出器の検出出力で除算する除算器と、該除算器の出
力によって前記ＶＣＯの発振出力の分周比を設定できる
プログラマブル分周器とを具備した回路であって、水平
同期周波数が異なる入力画像信号が入力されても、常に
同一の発振周波数が出力される事を特徴とするＰＬＬ回
路。 - 【請求項２】 入力画像信号の水平同期周波数を検出す
る同期周波数検出器と、位相比較器と、ロ−パスフィル
タと、ＶＣＯと、該ＶＣＯの発振出力を前記同期周波数
検出器の出力によって入力画像信号源の絵素出力周期に
対応して任意に設定できるプログラマブル分周器とを具
備したＰＬＬ回路を画像取り込みタイミング制御の為に
使用し、また、請求項１記載のＰＬＬ回路を液晶表示装
置の表示出力タイミング制御の為に使用できるよう構成
した、出力周波数の異なる２個のＰＬＬ回路を搭載した
事を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07988293A JP3353372B2 (ja) | 1993-04-06 | 1993-04-06 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07988293A JP3353372B2 (ja) | 1993-04-06 | 1993-04-06 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291652A true JPH06291652A (ja) | 1994-10-18 |
| JP3353372B2 JP3353372B2 (ja) | 2002-12-03 |
Family
ID=13702625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07988293A Expired - Lifetime JP3353372B2 (ja) | 1993-04-06 | 1993-04-06 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3353372B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023667A (ja) * | 2004-07-09 | 2006-01-26 | Sony Corp | 映像信号伝送方法及び映像信号伝送装置 |
| KR100767319B1 (ko) * | 2000-06-28 | 2007-10-17 | 톰슨 라이센싱 | 고주파 발진기 |
-
1993
- 1993-04-06 JP JP07988293A patent/JP3353372B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767319B1 (ko) * | 2000-06-28 | 2007-10-17 | 톰슨 라이센싱 | 고주파 발진기 |
| JP2006023667A (ja) * | 2004-07-09 | 2006-01-26 | Sony Corp | 映像信号伝送方法及び映像信号伝送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3353372B2 (ja) | 2002-12-03 |
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