JPH09107286A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH09107286A JPH09107286A JP7260513A JP26051395A JPH09107286A JP H09107286 A JPH09107286 A JP H09107286A JP 7260513 A JP7260513 A JP 7260513A JP 26051395 A JP26051395 A JP 26051395A JP H09107286 A JPH09107286 A JP H09107286A
- Authority
- JP
- Japan
- Prior art keywords
- parameter
- output
- frequency
- signal
- phase
- Prior art date
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- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 入力基準信号が変動しても基準信号に安定に
ロックしたクロック信号等を出力するＰＬＬを提供す
る。 【解決手段】 位相比較器１とＶＣＯ２とクロックジェ
ネレータ４とカウンタ５でＰＬＬ回路を構成し出力信号
Ｓ３を得る。クロックジェネレータ４はパラメータＰＸ
の値でその分周率が設定できる。ＬＰＦの出力信号Ｓ４
と一定電圧Ｓ５を比較器７で比較し、Ｓ４がＳ５より高
いとき位相遅れ信号Ｓ６を出力する。クロック機能８ｂ
を備えたＭＰＵ８の位相ズレ算定部８ｃで、このＳ６か
ら生起頻度を算定し、一定頻度より多くなったときパラ
メータＰＸで安定に出力する周波数範囲を外れたとし
て、パラメータ選択部８ｄでパラメータテーブル８ｅの
中のパラメータから、位相遅れ方向にある現周波数をロ
ックして出力するパラメータの中の中央のパラメータを
選択してクロックジェネレータ４に設定する。
ロックしたクロック信号等を出力するＰＬＬを提供す
る。 【解決手段】 位相比較器１とＶＣＯ２とクロックジェ
ネレータ４とカウンタ５でＰＬＬ回路を構成し出力信号
Ｓ３を得る。クロックジェネレータ４はパラメータＰＸ
の値でその分周率が設定できる。ＬＰＦの出力信号Ｓ４
と一定電圧Ｓ５を比較器７で比較し、Ｓ４がＳ５より高
いとき位相遅れ信号Ｓ６を出力する。クロック機能８ｂ
を備えたＭＰＵ８の位相ズレ算定部８ｃで、このＳ６か
ら生起頻度を算定し、一定頻度より多くなったときパラ
メータＰＸで安定に出力する周波数範囲を外れたとし
て、パラメータ選択部８ｄでパラメータテーブル８ｅの
中のパラメータから、位相遅れ方向にある現周波数をロ
ックして出力するパラメータの中の中央のパラメータを
選択してクロックジェネレータ４に設定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＤＰでのテレビ映像
表示等のディジタル映像信号処理等で使用する、入力基
準信号が変動しても安定にロックするＰＬＬ回路に関す
る。
表示等のディジタル映像信号処理等で使用する、入力基
準信号が変動しても安定にロックするＰＬＬ回路に関す
る。
【０００２】
【従来の技術】従来のパラメータの書き込みによって出
力周波数の変化するクロックジェネレータをループ内に
含むＰＬＬ回路では、周波数がズレるとこれを是正する
方向にある次のパラメータをクロックジェネレータに書
き込んでいた。この場合、同パラメータがロックして出
力できる周波数範囲の端付近で稼働することとなるた
め、例えば入力映像信号の切換等で入力基準信号の周期
が変動するとロックがはずれることが多く、不安定とな
る。
力周波数の変化するクロックジェネレータをループ内に
含むＰＬＬ回路では、周波数がズレるとこれを是正する
方向にある次のパラメータをクロックジェネレータに書
き込んでいた。この場合、同パラメータがロックして出
力できる周波数範囲の端付近で稼働することとなるた
め、例えば入力映像信号の切換等で入力基準信号の周期
が変動するとロックがはずれることが多く、不安定とな
る。
【０００３】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑みなされたもので、入力基準信号が変動しても基準
信号に安定にロックしたクロック信号等を出力するＰＬ
Ｌを提供することにある。
に鑑みなされたもので、入力基準信号が変動しても基準
信号に安定にロックしたクロック信号等を出力するＰＬ
Ｌを提供することにある。
【０００４】
【課題を解決するための手段】入力基準信号と帰還信号
との間の予め定めた一定値以上の位相ズレを検出する手
段と、同位相ズレの生起頻度を算定する手段と、パラメ
ータ書き込みにより分周率が変化するＰＬＬ回路のルー
プ内に挿入されたクロックジェネレータと、前記位相ズ
レによりパラメータを算出してクロックジェネレータに
書き込む制御手段と、前記各パラメータ値に対するＰＬ
Ｌ回路がロック時の前記クロックジェネレータの出力周
波数範囲の記憶手段を備え、前記位相ズレの生起頻度が
予め定めた一定値以上のときは、現パラメータ値がロッ
クして出力できる周波数範囲内の周波数を出力すること
ができる各パラメータの中から、前記位相ズレを是正す
る方向にある中央のパラメータ値を選択して前記クロッ
クジェネレータに書き込む。
との間の予め定めた一定値以上の位相ズレを検出する手
段と、同位相ズレの生起頻度を算定する手段と、パラメ
ータ書き込みにより分周率が変化するＰＬＬ回路のルー
プ内に挿入されたクロックジェネレータと、前記位相ズ
レによりパラメータを算出してクロックジェネレータに
書き込む制御手段と、前記各パラメータ値に対するＰＬ
Ｌ回路がロック時の前記クロックジェネレータの出力周
波数範囲の記憶手段を備え、前記位相ズレの生起頻度が
予め定めた一定値以上のときは、現パラメータ値がロッ
クして出力できる周波数範囲内の周波数を出力すること
ができる各パラメータの中から、前記位相ズレを是正す
る方向にある中央のパラメータ値を選択して前記クロッ
クジェネレータに書き込む。
【０００５】現パラメータ値がロックして出力できる周
波数範囲内の周波数を出力することができる各パラメー
タが奇数個ある場合は、現パラメータを除外した前記各
パラメータの中の中央のパラメータ値を選択してクロッ
クジェネレータに書き込む。
波数範囲内の周波数を出力することができる各パラメー
タが奇数個ある場合は、現パラメータを除外した前記各
パラメータの中の中央のパラメータ値を選択してクロッ
クジェネレータに書き込む。
【０００６】現パラメータ値がロックして出力できる周
波数範囲内の周波数を出力することができる各パラメー
タが偶数個ある場合は、現パラメータを含む前記各パラ
メータの中の中央のパラメータ値を選択してクロックジ
ェネレータに書き込む。
波数範囲内の周波数を出力することができる各パラメー
タが偶数個ある場合は、現パラメータを含む前記各パラ
メータの中の中央のパラメータ値を選択してクロックジ
ェネレータに書き込む。
【０００７】位相ズレの検出手段は、基準信号と帰還信
号の位相比較器の出力を積分するローパスフィルタの出
力を予め定めた一定電圧より高いとき論理１を出力する
比較回路を設け、同回路の出力信号を位相遅れ信号又は
位相進み信号とする。
号の位相比較器の出力を積分するローパスフィルタの出
力を予め定めた一定電圧より高いとき論理１を出力する
比較回路を設け、同回路の出力信号を位相遅れ信号又は
位相進み信号とする。
【０００８】位相ズレの検出手段は、基準信号と帰還信
号の位相比較器の出力を積分するローパスフィルタの出
力を予め定めた一定電圧より低いとき論理１を出力する
比較回路を設け、同回路の出力信号を位相進み信号又は
位相遅れ信号とする。
号の位相比較器の出力を積分するローパスフィルタの出
力を予め定めた一定電圧より低いとき論理１を出力する
比較回路を設け、同回路の出力信号を位相進み信号又は
位相遅れ信号とする。
【０００９】位相ズレの生起頻度の算定は、クロック機
能を備えたＭＰＵで行うこととし、合わせて同ＭＰＵで
クロックジェネレータの制御も行う。
能を備えたＭＰＵで行うこととし、合わせて同ＭＰＵで
クロックジェネレータの制御も行う。
【００１０】
【作用】入力基準信号とＰＬＬの帰還信号との間の予め
定めた一定値以上の位相ズレを検出する手段と、同位相
ズレの生起頻度を算定する手段と、パラメータ書き込み
により分周率が変化するＰＬＬ回路のループ内に挿入さ
れたクロックジェネレータと、前記位相ズレによりパラ
メータを算出してクロックジェネレータに書き込む制御
手段と、前記各パラメータ値に対するＰＬＬ回路がロッ
ク時の前記クロックジェネレータの出力周波数範囲の記
憶手段を備え、前記位相ズレの生起頻度が予め定めた一
定値以上のときは、現パラメータ値がロックして出力で
きる周波数範囲内の周波数を出力することができる各パ
ラメータの中から、前記位相ズレを是正する方向にある
中央のパラメータ値を選択して前記クロックジェネレー
タに書き込むことで、ロックして出力する周波数を略中
央に持つパラメータをクロックジェネレータに設定で
き、安定にロックする。
定めた一定値以上の位相ズレを検出する手段と、同位相
ズレの生起頻度を算定する手段と、パラメータ書き込み
により分周率が変化するＰＬＬ回路のループ内に挿入さ
れたクロックジェネレータと、前記位相ズレによりパラ
メータを算出してクロックジェネレータに書き込む制御
手段と、前記各パラメータ値に対するＰＬＬ回路がロッ
ク時の前記クロックジェネレータの出力周波数範囲の記
憶手段を備え、前記位相ズレの生起頻度が予め定めた一
定値以上のときは、現パラメータ値がロックして出力で
きる周波数範囲内の周波数を出力することができる各パ
ラメータの中から、前記位相ズレを是正する方向にある
中央のパラメータ値を選択して前記クロックジェネレー
タに書き込むことで、ロックして出力する周波数を略中
央に持つパラメータをクロックジェネレータに設定で
き、安定にロックする。
【００１１】現パラメータ値がロックして出力できる周
波数範囲内の周波数を出力することができる各パラメー
タが奇数個ある場合は、現パラメータを除外した前記各
パラメータの中の中央のパラメータ値を選択してクロッ
クジェネレータに書き込むことで、前記中央値が容易に
選択できる。
波数範囲内の周波数を出力することができる各パラメー
タが奇数個ある場合は、現パラメータを除外した前記各
パラメータの中の中央のパラメータ値を選択してクロッ
クジェネレータに書き込むことで、前記中央値が容易に
選択できる。
【００１２】現パラメータ値がロックして出力できる周
波数範囲内の周波数を出力することができる各パラメー
タが偶数個ある場合は、現パラメータを含む前記各パラ
メータの中の中央のパラメータ値を選択してクロックジ
ェネレータに書き込むことで、各パラメータが偶数個あ
る場合も中央のパラメータが選択できる。
波数範囲内の周波数を出力することができる各パラメー
タが偶数個ある場合は、現パラメータを含む前記各パラ
メータの中の中央のパラメータ値を選択してクロックジ
ェネレータに書き込むことで、各パラメータが偶数個あ
る場合も中央のパラメータが選択できる。
【００１３】位相ズレの検出手段は、基準信号と帰還信
号の位相比較器の出力を積分するローパスフィルタの出
力を予め定めた一定電圧より高いとき論理１を出力する
比較回路を設け、同回路の出力信号を位相遅れ信号又は
位相進み信号とすることで、確実に位相遅れ又は位相進
みを検出できる。
号の位相比較器の出力を積分するローパスフィルタの出
力を予め定めた一定電圧より高いとき論理１を出力する
比較回路を設け、同回路の出力信号を位相遅れ信号又は
位相進み信号とすることで、確実に位相遅れ又は位相進
みを検出できる。
【００１４】位相ズレの検出手段は、基準信号と帰還信
号の位相比較器の出力を積分するローパスフィルタの出
力を予め定めた一定電圧より低いとき論理１を出力する
比較回路を設け、同回路の出力信号を位相進み信号又は
位相遅れ信号とすることで、確実に位相進み又は位相遅
れを検出できる。
号の位相比較器の出力を積分するローパスフィルタの出
力を予め定めた一定電圧より低いとき論理１を出力する
比較回路を設け、同回路の出力信号を位相進み信号又は
位相遅れ信号とすることで、確実に位相進み又は位相遅
れを検出できる。
【００１５】位相ズレの生起頻度の算定は、クロック機
能を備えたＭＰＵで行うこととし、合わせて同ＭＰＵで
クロックジェネレータの制御も行うことで、構成要素を
少なくできる。
能を備えたＭＰＵで行うこととし、合わせて同ＭＰＵで
クロックジェネレータの制御も行うことで、構成要素を
少なくできる。
【００１６】
【実施例】以下、本発明によるＰＬＬ回路について、図
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の１実施例のブロック図である。水平同期信号等の
入力基準信号Ｓ１とＰＬＬの帰還信号Ｓ２の位相を位相
比較器１で比較し、位相比較器１から出力する位相差に
応じたデューテイのパルスをＬＰＦ（ローパスフィル
タ）２で積分して直流レベル信号としてＶＣＯ（電圧制
御発信器）３を制御する。ＶＣＯ３の出力をクロックジ
ェネレータ４とカウンタ５で分周して帰還信号Ｓ２とす
る。このようにして入力基準信号Ｓ１にロックした映像
信号のクロック信号等のＰＬＬ回路の出力信号Ｓ３を得
ることができる。ここでクロックジェネレータ４は外部
から書き込むパラメータＰＸの値によってその分周率を
任意に設定できる機能を持つ。
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の１実施例のブロック図である。水平同期信号等の
入力基準信号Ｓ１とＰＬＬの帰還信号Ｓ２の位相を位相
比較器１で比較し、位相比較器１から出力する位相差に
応じたデューテイのパルスをＬＰＦ（ローパスフィル
タ）２で積分して直流レベル信号としてＶＣＯ（電圧制
御発信器）３を制御する。ＶＣＯ３の出力をクロックジ
ェネレータ４とカウンタ５で分周して帰還信号Ｓ２とす
る。このようにして入力基準信号Ｓ１にロックした映像
信号のクロック信号等のＰＬＬ回路の出力信号Ｓ３を得
ることができる。ここでクロックジェネレータ４は外部
から書き込むパラメータＰＸの値によってその分周率を
任意に設定できる機能を持つ。
【００１７】図２は、クロックジェネレータに設定する
パラメータとＰＬＬ回路がロックして出力する周波数範
囲を示す。クロックジェネレータ４に設定するパラメー
タＰＸの各パラメータ値Ｐ１、Ｐ２、・・の中から適当
なパラメータ例えばＰ５を選択してＰＬＬ出力信号Ｓ３
の周波数がＦ０で安定にロックして稼働している場合、
入力信号源の切り換え等で入力基準信号Ｓ１が高い周波
数にずれるとＰＬＬ出力信号Ｓ３の周波数は例えばＦ２
となり、ロックが外れて位相ズレが生じ不安定となる。
パラメータとＰＬＬ回路がロックして出力する周波数範
囲を示す。クロックジェネレータ４に設定するパラメー
タＰＸの各パラメータ値Ｐ１、Ｐ２、・・の中から適当
なパラメータ例えばＰ５を選択してＰＬＬ出力信号Ｓ３
の周波数がＦ０で安定にロックして稼働している場合、
入力信号源の切り換え等で入力基準信号Ｓ１が高い周波
数にずれるとＰＬＬ出力信号Ｓ３の周波数は例えばＦ２
となり、ロックが外れて位相ズレが生じ不安定となる。
【００１８】この位相ズレの検出は、ＬＰＦ２の出力信
号Ｓ４と予め定めた一定電圧Ｓ５を比較器６で比較し、
ＬＰＦ２の出力信号Ｓ４が一定電圧Ｓ５より高いとき通
常は位相遅れとして、位相遅れ信号Ｓ６を出力する。ク
ロック機能８ｂを備えたＭＰＵ８の位相ズレ算定部８ｃ
でこの位相遅れ信号Ｓ６の一定時間内の生起回数を計数
することにより生起頻度を算定し、予め定めた一定頻度
より多くなったときは、ＭＰＵ８は前記のパラメータＰ
５で安定に出力する周波数範囲を外れたとして、パラメ
ータ選択部８ｄでパラメータテーブル８ｅに記憶してあ
るパラメータから新たなパラメータＰＸを選択してクロ
ックジェネレータ４に設定する。選択するパラメータは
位相遅れ方向Ｄ２にある前記周波数Ｆ２をロックして出
力するパラメータＰ６、Ｐ７、Ｐ８、Ｐ９の中の中央の
パラメータとするが、これらが偶数個ある場合には、現
パラメータＳ５を含めた中央のパラメータＰ７を選択す
る。
号Ｓ４と予め定めた一定電圧Ｓ５を比較器６で比較し、
ＬＰＦ２の出力信号Ｓ４が一定電圧Ｓ５より高いとき通
常は位相遅れとして、位相遅れ信号Ｓ６を出力する。ク
ロック機能８ｂを備えたＭＰＵ８の位相ズレ算定部８ｃ
でこの位相遅れ信号Ｓ６の一定時間内の生起回数を計数
することにより生起頻度を算定し、予め定めた一定頻度
より多くなったときは、ＭＰＵ８は前記のパラメータＰ
５で安定に出力する周波数範囲を外れたとして、パラメ
ータ選択部８ｄでパラメータテーブル８ｅに記憶してあ
るパラメータから新たなパラメータＰＸを選択してクロ
ックジェネレータ４に設定する。選択するパラメータは
位相遅れ方向Ｄ２にある前記周波数Ｆ２をロックして出
力するパラメータＰ６、Ｐ７、Ｐ８、Ｐ９の中の中央の
パラメータとするが、これらが偶数個ある場合には、現
パラメータＳ５を含めた中央のパラメータＰ７を選択す
る。
【００１９】位相ズレの検出としては、さらに、ＬＰＦ
２の出力信号Ｓ４と予め定めた一定電圧Ｓ７を比較器７
で比較し、ＬＰＦ２の出力信号Ｓ４が一定電圧Ｓ７より
低いとき通常は位相進みとして、位相進み信号Ｓ８を出
力する。クロック機能８ｂを備えたＭＰＵ８の位相ズレ
算定部８Ｃでこの位相遅れ信号Ｓ８の一定時間内の生起
回数を計数することにより生起頻度を算定し、予め定め
た一定頻度より多くなったときは、ＭＰＵ８は前記のパ
ラメータＰ５で安定に出力する周波数範囲Ｆ１を外れた
として、パラメータ選択部８ｄでパラメータテーブル８
ｅに記憶してあるパラメータから新たなパラメータＰＸ
を選択してクロックジェネレータ４に設定する。選択す
るパラメータは位相遅れ方向Ｄ１にある前記周波数Ｆ１
をロックして出力するパラメータＰ２、Ｐ３、Ｐ４の中
の中央のパラメータとするが、これらが奇数個ある場合
には、これらの中の中央のパラメータＰ３を選択する。
２の出力信号Ｓ４と予め定めた一定電圧Ｓ７を比較器７
で比較し、ＬＰＦ２の出力信号Ｓ４が一定電圧Ｓ７より
低いとき通常は位相進みとして、位相進み信号Ｓ８を出
力する。クロック機能８ｂを備えたＭＰＵ８の位相ズレ
算定部８Ｃでこの位相遅れ信号Ｓ８の一定時間内の生起
回数を計数することにより生起頻度を算定し、予め定め
た一定頻度より多くなったときは、ＭＰＵ８は前記のパ
ラメータＰ５で安定に出力する周波数範囲Ｆ１を外れた
として、パラメータ選択部８ｄでパラメータテーブル８
ｅに記憶してあるパラメータから新たなパラメータＰＸ
を選択してクロックジェネレータ４に設定する。選択す
るパラメータは位相遅れ方向Ｄ１にある前記周波数Ｆ１
をロックして出力するパラメータＰ２、Ｐ３、Ｐ４の中
の中央のパラメータとするが、これらが奇数個ある場合
には、これらの中の中央のパラメータＰ３を選択する。
【００２０】
【発明の効果】以上説明したように、設定するパラメー
タで分周率を変化できるクロックジェネレータをループ
に含んだＰＬＬ回路で、位相ズレの生起頻度を算定し
て、その生起頻度が一定値以上のときは、その位相ズレ
を是正する方向にある前記パラメータの中の現周波数を
ロックして出力できる各パラメータの中央に位置するパ
ラメータを選択して設定することで、入力基準周波数が
変わっても安定にロックして出力する出力信号を得るこ
とができる。
タで分周率を変化できるクロックジェネレータをループ
に含んだＰＬＬ回路で、位相ズレの生起頻度を算定し
て、その生起頻度が一定値以上のときは、その位相ズレ
を是正する方向にある前記パラメータの中の現周波数を
ロックして出力できる各パラメータの中央に位置するパ
ラメータを選択して設定することで、入力基準周波数が
変わっても安定にロックして出力する出力信号を得るこ
とができる。
【図１】本発明によるＰＬＬ回路の１実施例のブロック
図である。
図である。
【図２】クロックジェネレータに設定するパラメータと
ＰＬＬ回路がロックして出力する周波数範囲を示す図で
ある。
ＰＬＬ回路がロックして出力する周波数範囲を示す図で
ある。
１ 位相比較器 ２ ＬＰＦ（ローパスフィルタ） ３ ＶＣＯ（電圧制御発信器） ４ クロックジェネレータ ５ カウンタ ６ 比較器 ７ 比較器 ８ ＭＰＵ ８ｂ クロック ８ｃ 位相ズレ算定部 ８ｄ パラメータ選定部 ８ｅ パラメータテーブル Ｓ１ 入力基準信号 Ｓ２ 帰還信号 Ｓ３ ＰＬＬ出力信号 Ｓ４ ＬＰＦ出力 Ｓ５ 一定電圧 Ｓ６ 位相遅れ信号 Ｓ７ 一定電圧 Ｓ８ 位相進み信号 ＰＸ パラメータ信号 Ｐ１からＰ９ パラメータ Ｆ０、Ｆ１、Ｆ２ ＰＬＬ出力周波数 Ｄ１ 位相進み方向 Ｄ２ 位相遅れ方向
Claims (6)
- 【請求項１】 入力基準信号と帰還信号との間の予め定
めた一定値以上の位相ズレを検出する手段と、同位相ズ
レの生起頻度を算定する手段と、パラメータ書き込みに
より分周率が変化するＰＬＬ回路のループ内に挿入され
たクロックジェネレータと、前記位相ズレによりパラメ
ータを算出してクロックジェネレータに書き込む制御手
段と、前記各パラメータ値に対するＰＬＬ回路がロック
時の前記クロックジェネレータの出力周波数範囲の記憶
手段を備え、前記位相ズレの生起頻度が予め定めた一定
値以上のときは、現パラメータ値がロックして出力でき
る周波数範囲内の周波数を出力することができる各パラ
メータの中から、前記位相ズレを是正する方向の中央に
あるパラメータを選択して前記クロックジェネレータに
書き込むことを特徴としたＰＬＬ回路。 - 【請求項２】 現パラメータ値がロックして出力できる
周波数範囲内の周波数を出力することができる前記各パ
ラメータが奇数個ある場合は、現パラメータを除外した
前記各パラメータの中の中央のパラメータ値を選択して
クロックジェネレータに書き込むことを特徴とした請求
項１記載のＰＬＬ回路。 - 【請求項３】 現パラメータ値がロックして出力できる
周波数範囲内の周波数を出力することができる前記各パ
ラメータが偶数個ある場合は、現パラメータを含む前記
各パラメータの中の中央のパラメータ値を選択してクロ
ックジェネレータに書き込むことを特徴とした請求項１
記載のＰＬＬ回路。 - 【請求項４】 位相ズレの検出手段は、基準信号と帰還
信号の位相比較器の出力を積分するローパスフィルタの
出力を予め定めた一定電圧より高いとき論理１を出力す
る比較回路を設け、同回路の出力信号を位相遅れ信号又
は位相進み信号とすることを特徴とした請求項１、請求
項２又は請求項３記載のＰＬＬ回路。 - 【請求項５】 位相ズレの検出手段は、基準信号と帰還
信号の位相比較器の出力を積分するローパスフィルタの
出力を予め定めた一定電圧より低いとき論理１を出力す
る比較回路を設け、同回路の出力信号を位相進み信号又
は位相遅れ信号とすることを特徴とした請求項１、請求
項２又は請求項３記載のＰＬＬ回路。 - 【請求項６】 位相ズレの生起頻度の算定は、クロック
機能を備えたＭＰＵで行うこととし、合わせて同ＭＰＵ
でクロックジェネレータの制御も行うことを特徴とした
請求項１、請求項２、請求項３、請求項４又は請求項５
記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051395A JP3322331B2 (ja) | 1995-10-06 | 1995-10-06 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051395A JP3322331B2 (ja) | 1995-10-06 | 1995-10-06 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107286A true JPH09107286A (ja) | 1997-04-22 |
| JP3322331B2 JP3322331B2 (ja) | 2002-09-09 |
Family
ID=17349015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26051395A Expired - Fee Related JP3322331B2 (ja) | 1995-10-06 | 1995-10-06 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3322331B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100795478B1 (ko) * | 2006-04-11 | 2008-01-16 | 엘아이지넥스원 주식회사 | 전압제어발진기 |
| JP2011134008A (ja) * | 2009-12-22 | 2011-07-07 | Toshiba Corp | 情報処理装置およびその制御方法 |
-
1995
- 1995-10-06 JP JP26051395A patent/JP3322331B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100795478B1 (ko) * | 2006-04-11 | 2008-01-16 | 엘아이지넥스원 주식회사 | 전압제어발진기 |
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| JP3322331B2 (ja) | 2002-09-09 |
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