JPH09116032A - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法

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JPH09116032A JP7265834A JP26583495A JPH09116032A JP H09116032 A JPH09116032 A JP H09116032A JP 7265834 A JP7265834 A JP 7265834A JP 26583495 A JP26583495 A JP 26583495A JP H09116032 A JPH09116032 A JP H09116032A
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Abstract

(57)【要約】 【課題】チャネル部の不純物のプロファイルを保持で
き、ひいては微細化を実現できる不揮発性半導体記憶装
置の製造方法を提供する。 【解決手段】ＯＮＯ膜からなるゲート絶縁膜１４を形成
し、さらにコントロールゲート１５用のポリシリコン膜
１５１を形成してからチャネル部１１Ａに対する不純物
の注入を行う。これにより、チャネル部の不純物のプロ
ファイルを保つことができ、微細化を実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置の製造方法に係り、特
に、チャネル領域に不純物が注入されてしきい値が制御
される不揮発性半導体記憶装置の製造方法に関するもの
である。
【０００２】
【従来の技術】たとえば近年、開発が盛んに行われてい
るフラッシュＥＥＰＲＯＭとしては、ゲート絶縁膜とコ
ントロールゲートとの間に層間絶縁膜を介して形成され
たフローティングゲートへの電荷の蓄積状態を制御して
データの書き込み、消去を行うフローティングゲート型
のもの、あるいは窒化膜を含むゲート絶縁膜の界面への
電荷の蓄積状態を制御してデータの書き込み、消去を行
うＭＯＮＯＳ型のものが知られている。
【０００３】そして、フラッシュＥＥＰＲＯＭとして
は、メモリセルの配列や書き込み方式等によりＮＯＲ
型、ＡＮＤ型、ＮＡＮＤ型あるいは、ＤＩＮＯＲ型等の
種々のタイプのものが提案されている。
【０００４】図４は、ＭＯＮＯＳ型不揮発性半導体記憶
装置の基本構造を示す簡略図である。
【０００５】このＭＯＮＯＳ型不揮発性半導体記憶装置
１０は、図４に示すように、半導体基板１１にソース・
ドレインとなる２つのｎ+ 拡散層１２ａ，１２ｂ、ｎ-
拡散層１３ａ，１３ｂが形成され、基板上にゲート絶縁
膜１４が形成され、ゲート絶縁膜１４上にコントロール
ゲート１５が形成されている。また、ゲート絶縁膜１４
の両側にはサイドウォール１６が形成され、ゲート絶縁
膜１４、コントロールゲート１５、サイドウォール１６
を覆うように絶縁膜１７が形成され、この絶縁膜１７に
形成されたコンタクトホール１８ａ，１８ｂを通してア
ルミニウム（Ａｌ）からなる配線層１９ａ，１９ｂがｎ
+ 拡散層１２ａ，１２ｂに対して接続されている。そし
て、半導体基板１１のチャネル部１１Ａには、しきい値
を制御するため、あるいはデプレッション型トランジス
タを構成するためのｐ型の不純物イオン、たとえばＢ-
が注入されている。また、図４において、２０は素子分
離領域（ＬＯＣＯＳ）を示している。
【０００６】ゲート絶縁膜１４は、ＳｉＯ2 からなる最
下層酸化膜（以下、トンネル酸化膜という）１４１、中
間層の窒化シリコン膜（ＳｉＮ）１４２およびＳｉＯ2
からなる最上層の酸化膜１４３により構成されている。
また、コントロールゲート１５は、ポリシリコン膜１５
１、およびたとえばタングステンシリサイド（ＷＳｉ）
膜等のシリサイド膜１５２により構成されている。
【０００７】このような構成を有するＭＯＮＯＳ型不揮
発性半導体記憶装置１０は、ゲート絶縁膜１４の窒化シ
リコン膜１４２へ電荷を蓄積するこによりデータの記憶
を行う。そして、書き込みおよび消去動作時のしきい値
電圧の制御（電荷蓄積量の制御）は、コントロールゲー
ト１５への印加電圧を変化させることにより行う。
【０００８】次に、上述したＭＯＮＯＳ型不揮発性半導
体記憶装置１０の製造方法について、図５および図６を
参照しながら説明する。
【０００９】まず、図５（ａ）に示すように、９５０°
Ｃの温度下で約４時間の熱酸化処理を行って半導体基板
１１上に酸化膜（ＳｉＯ2 ）を堆積し、厚さ４００ｎｍ
の素子分離領域２０を形成する。そして、素子分離領域
２０間の半導体基板１１に対して、たとえばＢ- を濃度
６．５Ｅ１２ｃｍ2 、エネルギー１５ｋｅＶをもって注
入する。
【００１０】次いで、素子分離領域２０間の半導体基板
１１上の酸化膜を除去した後、７５０°Ｃの温度化で約
１分の熱酸化処理を行って、厚さ２ｎｍのトンネル酸化
膜１４１を形成する。
【００１１】次に、図５（ｂ）に示すように、トンネル
酸化膜１４１上に、たとえばＳｉＮの低圧ＣＶＤ法によ
り厚さ５〜２０ｎｍの窒化シリコン膜１４２を形成す
る。次いで、図５（ｃ）に示すように、窒化シリコン膜
１４２の表面を熱酸化処理、たとえばパイロジェニック
酸化による、９５０°Ｃの温度下で５０分間の熱酸化を
行い、厚さ４ｎｍのトップ酸化膜１４３を形成する。
【００１２】次に、図５（ｄ）に示すように、コントロ
ールゲート１５のポリシリコン膜１５１を、ポリシリコ
ンを用いて、たとえばＣＶＤ法などにより形成する。ポ
リシリコン膜１５１の膜厚は特に限定されないが、たと
えば２００ｎｍ以下程度に設定される。そして、図５
（ｅ）に示すように、ポリシリコン膜１５１を成膜後、
その表面にタングステンシリサイド膜１５２を、ＣＶＤ
法などにより成膜する。
【００１３】次に、図６（ａ）に示すように、ゲート電
極形成領域上にマスク３０を形成した後、ＲＩＥなどに
より、シリサイド膜１５２、ポリシリコン膜１５１をエ
ッチング加工して、図６（ｂ）に示すような、所定パタ
ーンのコントロールゲート１５を得る。
【００１４】次に、図６（ｃ）に示すように、まず、２
５ｋｅＶで４Ｅ１３ｃｍ2 のリン（Ｐ）、ヒ素（ＡＳ）
等のｎ型イオン（ｎ- ）を注入して、ｎ- 拡散層１３
ａ，１３ｂを形成する。そして、半導体基板表面にＣＶ
Ｄ法により酸化シリコン膜を成膜し、この酸化シリコン
膜に対して、異方性エッチング加工を行い、ゲート絶縁
膜１４の側部にサイドウォール１６ａ，１６ｂを形成す
る。その後、２５ｋｅＶで４Ｅ１３ｃｍ2 のリン
（Ｐ）、ヒ素（ＡＳ）等のｎ型イオン（ｎ+ ）を注入し
て、ｎ+ 拡散層１２ａ，１２ｂを形成する。そして、不
純物活性化のための熱処理、ＲＴＡ(Rapid Thermal Ann
eal)処理を行う。
【００１５】次に、図６（ｄ）に示すように、半導体基
板表面に絶縁膜１７を形成した後、ｎ+ 拡散層１２ａ，
１２ｂ上にコンタクトホール１８ａ，１８ｂを形成し、
Ａｌ配線１９ａ，１９ｂを形成することにより、図４の
不揮発性半導体記憶装置１０の製造が完了する。なお、
いわゆるフォーミングアニール処理は、４００°Ｃの温
度下で約６０分行う。
【００１６】
【発明が解決しようとする課題】ところで、上述したよ
うに、従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製
造方法では、チャネル部１１Ａへの不純物の注入はゲー
ト絶縁膜１４の形成前に行っていることから、ゲート絶
縁膜１４のトップ酸化膜１４３を形成するための熱処理
で、図７に示すように、チャネル部１１Ａのプロファイ
ルが崩れるという問題がある。
【００１７】より具体的には、ゲート絶縁膜１４のトッ
プ酸化膜１４３は、窒化シリコン膜１４２を熱酸化して
形成しており、その膜厚として、ＭＯＮＯＳ型不揮発性
半導体記憶装置の場合は、約２〜６ｎｍが必要とされて
いる。そのための熱処理として９５０°Ｃで３０〜８０
分程度が必要であることから、微細化が進み、プロセス
の低温化が進んだ場合には、チャネル部１１Ａの不純物
のプロファイルを保つ必要があるが、このトップ酸化膜
１４３の形成時にプロファイルが保てない不都合が生じ
る。このため、集積度が上がり微細な素子を作製する際
に不都合が生じる。特に、ＭＯＮＯＳ型の場合は、デプ
レッション型トランジスタとする必要があることから、
よりパンチスルーし易く、微細化が難しい。
【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、チャネル部の不純物のプロファ
イルを保持でき、ひいては微細化を実現できる不揮発性
半導体記憶装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板のチャネル領域上に第１の酸
化膜、窒化膜、第２の酸化膜を順に積層してゲート絶縁
膜を形成し、当該ゲート絶縁膜上にゲート電極を形成す
るとともに、上記チャネルに所定濃度の不純物を注入す
る不揮発性半導体記憶装置の製造方法であって、上記ゲ
ート絶縁膜を形成した後、上記チャネルに対する不純物
の注入を行う。
【００２０】また、本発明は、半導体基板のチャネル領
域上に第１の酸化膜、窒化膜、第２の酸化膜を順に積層
してゲート絶縁膜を形成し、当該ゲート絶縁膜上にポリ
シリコンを積層してゲート電極を形成するとともに、上
記チャネルに所定濃度の不純物を注入する不揮発性半導
体記憶装置の製造方法であって、上記ポリシリコンを積
層した後、上記チャネルに対する不純物の注入を行う。
【００２１】本発明によれば、ゲート絶縁膜にも不純物
が含まれており、不純物のプロファイルが崩れることが
ない。また、ポリシリコン膜を形成してからチャネルに
対する不純物の注入を行うことにより、後でＨＦ洗浄等
が可能となる。これにより、有機汚染や重金属汚染の除
去できる。
【００２２】
【発明の実施の形態】図１および図２は、本発明に係る
ＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を説明
するための工程図である。
【００２３】以下に、本発明に係るＭＯＮＯＳ型不揮発
性半導体多値記憶装置の製造方法について、図１および
図２を参照しながら順を追って説明する。
【００２４】まず、図１（ａ）に示すように、９５０°
Ｃの温度下で約４時間の熱酸化処理を行って半導体基板
１１上に酸化膜（ＳｉＯ2 ）を堆積し、厚さ４００ｎｍ
の素子分離領域２０を形成する。次いで、素子分離領域
２０間の半導体基板１１上の酸化膜を除去した後、７５
０°Ｃの温度化で約１分の熱酸化処理を行って、厚さ２
ｎｍのトンネル酸化膜１４１を形成する。
【００２５】次に、図１（ｂ）に示すように、トンネル
酸化膜１４１上に、たとえばＳｉＮの低圧ＣＶＤ法によ
り厚さ５〜２０ｎｍの窒化シリコン膜１４２を形成す
る。次いで、図１（ｃ）に示すように、窒化シリコン膜
１４２の表面を熱酸化処理、たとえばパイロジェニック
酸化による、９５０°Ｃの温度下で５０分間の熱酸化を
行い、厚さ４ｎｍのトップ酸化膜１４３を形成する。
【００２６】次に、図１（ｄ）に示すように、コントロ
ールゲート１５のポリシリコン膜１５１を、ポリシリコ
ンを用いて、たとえばＣＶＤ法などにより形成する。ポ
リシリコン膜１５１の膜厚は特に限定されないが、たと
えば２００ｎｍ以下程度に設定される。そして、素子分
離領域２０間の半導体基板１１に対して、たとえばＢ-
を濃度６．５Ｅ１２ｃｍ2 、エネルギー１５ｋｅＶ、あ
るいは濃度２．０Ｅ１２ｃｍ2、エネルギー６０ｋｅＶ
をもって注入する。
【００２７】次に、図１（ｅ）に示すように、ポリシリ
コン膜１５１の表面にタングステンシリサイド膜１５２
を、ＣＶＤ法などにより成膜する。
【００２８】次に、図２（ａ）に示すように、ゲート電
極形成領域上にマスク３０を形成した後、ＲＩＥなどに
より、シリサイド膜１５２、ポリシリコン膜１５１をエ
ッチング加工して、図２（ｂ）に示すような、所定パタ
ーンのコントロールゲート１５を得る。
【００２９】次に、図２（ｃ）に示すように、まず、２
５ｋｅＶで４Ｅ１３ｃｍ2 のリン（Ｐ）、ヒ素（ＡＳ）
等のｎ型イオン（ｎ- ）を注入して、ｎ- 拡散層１３
ａ，１３ｂを形成する。そして、半導体基板表面にＣＶ
Ｄ法により酸化シリコン膜を成膜し、この酸化シリコン
膜に対して、異方性エッチング加工を行い、ゲート絶縁
膜１４の側部にサイドウォール１６ａ，１６ｂを形成す
る。その後、２５ｋｅＶで４Ｅ１３ｃｍ2 のリン
（Ｐ）、ヒ素（ＡＳ）等のｎ型イオン（ｎ+ ）を注入し
て、ｎ+ 拡散層１２ａ，１２ｂを形成する。そして、不
純物活性化のための熱処理、ＲＴＡ処理を行う。
【００３０】次に、図２（ｄ）に示すように、半導体基
板表面に絶縁膜１７を形成した後、ｎ+ 拡散層１２ａ，
１２ｂ上にコンタクトホール１８ａ，１８ｂを形成し、
Ａｌ配線１９ａ，１９ｂを形成することにより、図４の
不揮発性半導体記憶装置１０の製造が完了する。なお、
いわゆるフォーミングアニール処理は、４００°Ｃの温
度下で約６０分行う。
【００３１】以上の方法により製造されたＭＯＮＯＳ型
不揮発性半導体記憶装置は、図３に示すように、ゲート
絶縁膜１４にも１Ｅ１７〜１Ｅ１８ｃｍ-3の不純物が含
まれており、不純物のプロファイルが崩れることがな
い。また、本発明方法で製造したＭＯＮＯＳ型不揮発性
半導体記憶装置についてのデータ保持特性について検討
した結果、従来方法で製造した装置に比べてデータ保持
特性の劣化は見られなかった。
【００３２】以上説明したように、本実施形態によれ
ば、ゲート絶縁膜１４を形成し、さらにコントロールゲ
ート１５用のポリシリコン膜１５１を形成してからチャ
ネル部１１Ａに対する不純物の注入を行うようにしたの
で、チャネル部の不純物のプロファイルを保つことがで
き、微細化を実現できる利点がある。また、ポリシリコ
ン膜１５１を形成してからチャネル部１１Ａに対する不
純物の注入を行うので、後でＨＦ洗浄等が可能となり、
有機汚染や重金属汚染の除去効果が大きい。また、イオ
ン注入によるダメージ等により、窒化シリコン膜１４２
中のトラップを増やせる等の利点がある。
【００３３】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置の製造方法によれば、チャネル部の不純
物のプロファイルを保つことができ、微細化を実現でき
る。また、ポリシリコン膜を形成してからチャネル部に
対する不純物の注入を行うので、後でＨＦ洗浄等が可能
となり、有機汚染や重金属汚染の除去効果が大きい。
【図面の簡単な説明】
【図１】本発明に係るＭＯＮＯＳ型不揮発性半導体記憶
装置の製造方法を説明するための図である。
【図２】本発明に係るＭＯＮＯＳ型不揮発性半導体記憶
装置の製造方法を説明するための図である。
【図３】本発明に係る製造方法で製造したＭＯＮＯＳ型
不揮発性半導体記憶装置の不純物フロファイルを示す図
である。
【図４】ＭＯＮＯＳ型不揮発性半導体記憶装置の基本構
造を示す断面図である。
【図５】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の
製造方法を説明するための図である。
【図６】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の
製造方法を説明するための図である。
【図７】従来の製造方法で製造したＭＯＮＯＳ型不揮発
性半導体記憶装置の不純物フロファイルを示す図であ
る。
【符号の説明】
１０…ＭＯＮＯＳ型不揮発性半導体記憶装置 １１…半導体基板 １２ａ，１２ｂ…ｎ+ 拡散層 １３ａ，１３ｂ…ｎ- 拡散層 １４…ゲート絶縁膜 １４１…最下層酸化膜（トンネル酸化膜） １４２…窒化シリコン膜 １４３…最上層酸化膜（トップ酸化膜） １５…コントロールゲート １５１…ポリシリコン膜 １５２…シリサイド膜 １６…サイドウォール １７…絶縁膜 １８ａ，１８ｂ…コンタクトホール １９ａ，１９ｂ…Ａｌ配線 ２０…素子分離領域（ＬＯＣＯＳ）
【手続補正書】
【提出日】平成８年９月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】このＭＯＮＯＳ型不揮発性半導体記憶装置
１０は、図４に示すように、半導体基板１１にソース・
ドレインとなる２つのｎ+ 拡散層１２ａ，１２ｂ、ｎ-
拡散層１３ａ，１３ｂが形成され、基板上にゲート絶縁
膜１４が形成され、ゲート絶縁膜１４上にコントロール
ゲート１５が形成されている。また、ゲート絶縁膜１４
の両側にはサイドウォール１６が形成され、ゲート絶縁
膜１４、コントロールゲート１５、サイドウォール１６
を覆うように絶縁膜１７が形成され、この絶縁膜１７に
形成されたコンタクトホール１８ａ，１８ｂを通してア
ルミニウム（Ａｌ）からなる配線層１９ａ，１９ｂがｎ
+ 拡散層１２ａ，１２ｂに対して接続されている。そし
て、半導体基板１１のチャネル部１１Ａには、しきい値
を制御するため、あるいはデプレッション型トランジス
タを構成するためのｎ型の不純物イオン、たとえばリン
（Ｐ）が注入されている。また、図４において、２０は
素子分離領域（ＬＯＣＯＳ）を示している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】まず、図５（ａ）に示すように、９５０°
Ｃの温度下で約４時間の熱酸化処理を行って半導体基板
１１上に酸化膜（ＳｉＯ2 ）を堆積し、厚さ４００ｎｍ
の素子分離領域２０を形成する。そして、素子分離領域
２０間の半導体基板１１に対して、たとえばＢ - を注入
する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】次に、図６（ｃ）に示すように、まず、リ
ン（Ｐ）、ヒ素（Ａｓ）等のｎ型イオン（ｎ- ）を注入
して、ｎ- 拡散層１３ａ，１３ｂを形成する。そして、
半導体基板表面にＣＶＤ法により酸化シリコン膜を成長
し、この酸化シリコン膜に対して、異方性エッチング加
工を行い、ゲート絶縁膜１４の側部にサイドウォール１
６ａ，１６ｂを形成する。その後、２５ｋｅＶで１Ｅ１
５〜５Ｅ１５ｃｍ2 のリン（Ｐ）、ヒ素（Ａｓ）等のｎ
型イオン（ｎ+ ）を注入して、ｎ+ 拡散層１２ａ，１２
ｂを形成する。そして、不純物活性化のための熱処理を
行う。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】次に、図１（ｄ）に示すように、コントロ
ールゲート１５のポリシリコン膜１５１を、ポリシリコ
ンを用いて、たとえばＣＶＤ法などにより形成する。ポ
リシリコン膜１５１の膜厚は特に限定されないが、たと
えば２００ｎｍ以下程度に設定される。そして、素子分
離領域２０間の半導体基板１１に対して、たとえばリン
（Ｐ）を、例えば濃度３．０Ｅ１２ｃｍ2 、エネルギー
３５ｋｅＶをもって注入する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次に、図２（ｃ）に示すように、まず、リ
ン（Ｐ）、ヒ素（Ａｓ）等のｎ型イオン（ｎ- ）を注入
して、ｎ- 拡散層１３ａ，１３ｂを形成する。そして、
半導体基板表面にＣＶＤ法により酸化シリコン膜を成膜
し、この酸化シリコン膜に対して、異方性エッチング加
工を行い、ゲート絶縁膜１４の側部にサイドウォール１
６ａ，１６ｂを形成する。その後、２５ｋｅＶで１．０
Ｅ１５〜５．０Ｅ１５ｃｍ2 のリン（Ｐ）、ヒ素（Ａ
ｓ）等のｎ型イオン（ｎ+ ）を注入して、ｎ+ 拡散層１
２ａ，１２ｂを形成する。そして、不純物活性化のため
の熱処理、ＲＴＡ処理を行う。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】以上の方法により製造されたＭＯＮＯＳ型
不揮発性半導体記憶装置は、図３に示すように、不純物
のプロファイルが崩れることがなく、図７と比べ、ゲー
ト絶縁膜１４にも１Ｅ１７〜１Ｅ１８ｃｍ-3の不純物が
含まれている。また、本発明方法で製造したＭＯＮＯＳ
型不揮発性半導体記憶装置についてのデータ保持特性に
ついて検討した結果、従来方法で製造した装置に比べて
データ保持特性の劣化は見られなかった。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板のチャネル領域上に第１の酸
    化膜、窒化膜、第２の酸化膜を順に積層してゲート絶縁
    膜を形成し、当該ゲート絶縁膜上にゲート電極を形成す
    るとともに、上記チャネルに所定濃度の不純物を注入す
    る不揮発性半導体記憶装置の製造方法であって、 上記ゲート絶縁膜を形成した後、上記チャネルに対する
    不純物の注入を行う不揮発性半導体記憶装置の製造方
    法。
  2. 【請求項２】 半導体基板のチャネル領域上に第１の酸
    化膜、窒化膜、第２の酸化膜を順に積層してゲート絶縁
    膜を形成し、当該ゲート絶縁膜上にポリシリコンを積層
    してゲート電極を形成するとともに、上記チャネルに所
    定濃度の不純物を注入する不揮発性半導体記憶装置の製
    造方法であって、 上記ポリシリコンを積層した後、上記チャネルに対する
    不純物の注入を行う不揮発性半導体記憶装置の製造方
    法。
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