JPH09116387A - デジタルフィルタ - Google Patents
デジタルフィルタInfo
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- JPH09116387A JPH09116387A JP7265831A JP26583195A JPH09116387A JP H09116387 A JPH09116387 A JP H09116387A JP 7265831 A JP7265831 A JP 7265831A JP 26583195 A JP26583195 A JP 26583195A JP H09116387 A JPH09116387 A JP H09116387A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0227—Measures concerning the coefficients
- H03H17/023—Measures concerning the coefficients reducing the wordlength, the possible values of coefficients
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【課題】 専用ハードウェアとしてのデジタルフィルタ
の回路規模を縮小化する。 【解決手段】 伝達関数の係数を２-nまたは−２-nの形
に限定し（ｎは０以上の整数）、この係数とデジタル信
号との固定小数点方式による乗算を、そのデジタル信号
を右方向へｎビットだけ算術シフトするシフト手段によ
り実行する。例えば、1/64という係数を乗算する1/64係
数器（ａ）を、それへの入力信号Ｉｎを右方向へ６ビッ
トだけ算術シフトする右６ビットシフタ（ｂ）により実
現する。具体的には、1/64係数器への入力信号Ｉｎの各
ビットの信号線を最下位ビット方向へ６ビット分ずれた
ビットの出力信号Ｏｕｔの信号線に接続し、出力信号Ｏ
ｕｔの上位６ビットの信号線には入力信号の最上位ビッ
トの信号線を接続する（ｃ）。ただし、入力信号Ｉｎの
最下位側６ビットの信号線は出力信号Ｏｕｔの信号線に
は接続せず、算術シフトの際に最下位側６ビットを切り
捨てる。
の回路規模を縮小化する。 【解決手段】 伝達関数の係数を２-nまたは−２-nの形
に限定し（ｎは０以上の整数）、この係数とデジタル信
号との固定小数点方式による乗算を、そのデジタル信号
を右方向へｎビットだけ算術シフトするシフト手段によ
り実行する。例えば、1/64という係数を乗算する1/64係
数器（ａ）を、それへの入力信号Ｉｎを右方向へ６ビッ
トだけ算術シフトする右６ビットシフタ（ｂ）により実
現する。具体的には、1/64係数器への入力信号Ｉｎの各
ビットの信号線を最下位ビット方向へ６ビット分ずれた
ビットの出力信号Ｏｕｔの信号線に接続し、出力信号Ｏ
ｕｔの上位６ビットの信号線には入力信号の最上位ビッ
トの信号線を接続する（ｃ）。ただし、入力信号Ｉｎの
最下位側６ビットの信号線は出力信号Ｏｕｔの信号線に
は接続せず、算術シフトの際に最下位側６ビットを切り
捨てる。
Description
【０００１】
【発明の属する技術分野】本発明は、専用ハードウェア
として実現されるデジタルフィルタに関するものであ
り、特に、ＩＣ（集積回路）化された専用ハードウェア
としてのデジタルフィルタに関する。
として実現されるデジタルフィルタに関するものであ
り、特に、ＩＣ（集積回路）化された専用ハードウェア
としてのデジタルフィルタに関する。
【０００２】
【従来の技術】デジタルフィルタの実現法としては、遅
延器、乗算器および加算器などから構成される専用ハー
ドウェアとして実現するという方法や、汎用コンピュー
タを用いてソフトウェアとして実現する方法、デジタル
シグナルプロセッサ（ＤＳＰ）を用いて実現する方法が
ある。このうち専用ハードウェアとして実現する方法
は、機能の追加・変更が困難であるが、処理時間が短
く、実時間処理が可能であるという利点を有している。
このため、専用ハードウェアとしてのデジタルフィルタ
は、同一仕様で処理能力の高いフィルタを大量に必要と
する場合に適しており、通常、ＩＣとして作製される。
したがって、回路規模の縮小化が特に重要である。
延器、乗算器および加算器などから構成される専用ハー
ドウェアとして実現するという方法や、汎用コンピュー
タを用いてソフトウェアとして実現する方法、デジタル
シグナルプロセッサ（ＤＳＰ）を用いて実現する方法が
ある。このうち専用ハードウェアとして実現する方法
は、機能の追加・変更が困難であるが、処理時間が短
く、実時間処理が可能であるという利点を有している。
このため、専用ハードウェアとしてのデジタルフィルタ
は、同一仕様で処理能力の高いフィルタを大量に必要と
する場合に適しており、通常、ＩＣとして作製される。
したがって、回路規模の縮小化が特に重要である。
【０００３】ところでデジタルフィルタは、そのインパ
ルス応答から、無限インパルス応答形フィルタ（ＩＩＲ
形フィルタ）と有限インパルス応答フィルタ（ＦＩＲ形
フィルタ）とに分類することができる。ＩＩＲ形フィル
タは、通常、帰還ループを有する巡回形のフィルタであ
り、ＦＩＲ形フィルタは帰還ループを有しない非巡回形
のフィルタである。これら２種類のフィルタを回路規模
の点から比較した場合、一般にＩＩＲ形フィルタが有利
である。したがって、専用ハードウェアにより実現され
るデジタルフィルタとしては、ＩＩＲ形が望ましい。
ルス応答から、無限インパルス応答形フィルタ（ＩＩＲ
形フィルタ）と有限インパルス応答フィルタ（ＦＩＲ形
フィルタ）とに分類することができる。ＩＩＲ形フィル
タは、通常、帰還ループを有する巡回形のフィルタであ
り、ＦＩＲ形フィルタは帰還ループを有しない非巡回形
のフィルタである。これら２種類のフィルタを回路規模
の点から比較した場合、一般にＩＩＲ形フィルタが有利
である。したがって、専用ハードウェアにより実現され
るデジタルフィルタとしては、ＩＩＲ形が望ましい。
【０００４】
【発明が解決しようとする課題】しかし、ＩＩＲ形フィ
ルタには、その演算処理に固定小数点方式を採用した場
合、図１０に示すように、演算誤差が生じてフィルタ出
力が目標値に対して振動する現象すなわちリミットサイ
クル発振が発生するという問題がある。
ルタには、その演算処理に固定小数点方式を採用した場
合、図１０に示すように、演算誤差が生じてフィルタ出
力が目標値に対して振動する現象すなわちリミットサイ
クル発振が発生するという問題がある。
【０００５】また、デジタルフィルタを専用ハードウェ
アとして実現する場合、乗算器や加算器の回路規模が大
きくなり、特に乗算器の回路規模が全体の回路規模の縮
小化を図る上で問題となる。
アとして実現する場合、乗算器や加算器の回路規模が大
きくなり、特に乗算器の回路規模が全体の回路規模の縮
小化を図る上で問題となる。
【０００６】さらに、デジタルフィルタにおいて符号反
転処理や負の係数の乗算を行う際には、２の補数処理が
必要であり、そのためには、ビット反転器の他に"１"の
加算を行うための加算器が必要となる。
転処理や負の係数の乗算を行う際には、２の補数処理が
必要であり、そのためには、ビット反転器の他に"１"の
加算を行うための加算器が必要となる。
【０００７】その他、専用ハードウェアとして実現され
るデジタルフィルタでは、乗算器や、加算器、レジスタ
などが、各々の機能ごとに一つの回路ブロックとして構
成されるため、演算ビット数を増減させる必要が生じた
場合には、それらの回路ブロックを全て再設計しなけれ
ばならず、多大な労力を要するという問題もある。
るデジタルフィルタでは、乗算器や、加算器、レジスタ
などが、各々の機能ごとに一つの回路ブロックとして構
成されるため、演算ビット数を増減させる必要が生じた
場合には、それらの回路ブロックを全て再設計しなけれ
ばならず、多大な労力を要するという問題もある。
【０００８】そこで本発明では、リミットサイクル発振
の発生や演算ビット数の増減に伴う再設計の困難性など
の問題を回避しつつ、回路規模を縮小化した専用ハード
ウェアとしてのデジタルフィルタを提供することを目的
とする。
の発生や演算ビット数の増減に伴う再設計の困難性など
の問題を回避しつつ、回路規模を縮小化した専用ハード
ウェアとしてのデジタルフィルタを提供することを目的
とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に成された本発明に係る第１のデジタルフィルタでは、
０以上の整数ｎを用いて２-nまたは−２-nの形で伝達関
数の係数を表現することができ、かつ、デジタル信号に
対する演算を固定小数点方式で行うデジタルフィルタに
おいて、前記デジタル信号と前記係数との乗算値を生成
するために、前記デジタル信号を右方向へｎビットだけ
算術シフトさせるシフト手段を備えることを特徴として
いる。
に成された本発明に係る第１のデジタルフィルタでは、
０以上の整数ｎを用いて２-nまたは−２-nの形で伝達関
数の係数を表現することができ、かつ、デジタル信号に
対する演算を固定小数点方式で行うデジタルフィルタに
おいて、前記デジタル信号と前記係数との乗算値を生成
するために、前記デジタル信号を右方向へｎビットだけ
算術シフトさせるシフト手段を備えることを特徴として
いる。
【００１０】本発明に係る第２のデジタルフィルタで
は、０以上の整数ｎを用いて２-nまたは−２-nの形で伝
達関数の係数を表現することができ、かつ、デジタル信
号に対する演算を固定小数点方式で行う無限インパルス
応答形デジタルフィルタにおいて、前記デジタル信号と
前記係数との乗算値を生成するために前記デジタル信号
を右方向へｎビットだけ算術シフトさせ、該算術シフト
前の前記デジタル信号における最下位側ｎビットを切り
捨てるシフト手段を備えることを特徴としている。
は、０以上の整数ｎを用いて２-nまたは−２-nの形で伝
達関数の係数を表現することができ、かつ、デジタル信
号に対する演算を固定小数点方式で行う無限インパルス
応答形デジタルフィルタにおいて、前記デジタル信号と
前記係数との乗算値を生成するために前記デジタル信号
を右方向へｎビットだけ算術シフトさせ、該算術シフト
前の前記デジタル信号における最下位側ｎビットを切り
捨てるシフト手段を備えることを特徴としている。
【００１１】本発明に係る第３のデジタルフィルタで
は、０以上の整数ｎを用いて２-nまたは−２-nの形で伝
達関数の係数を表現することができ、デジタル信号に対
して符号反転処理を行うとともに固定小数点方式で演算
を行うデジタルフィルタにおいて、 ａ）前記デジタル信号の値の１の補数を前記デジタル信
号の符号反転値として生成する符号反転手段と、 ｂ）前記係数と前記符号反転値との乗算値を生成するた
めに前記符号反転値をｎビットだけ右方向へ算術シフト
させ、該算術シフト前の前記符号反転値における最下位
側ｎビットを切り捨てるシフト手段と、を備えることを
特徴としている。
は、０以上の整数ｎを用いて２-nまたは−２-nの形で伝
達関数の係数を表現することができ、デジタル信号に対
して符号反転処理を行うとともに固定小数点方式で演算
を行うデジタルフィルタにおいて、 ａ）前記デジタル信号の値の１の補数を前記デジタル信
号の符号反転値として生成する符号反転手段と、 ｂ）前記係数と前記符号反転値との乗算値を生成するた
めに前記符号反転値をｎビットだけ右方向へ算術シフト
させ、該算術シフト前の前記符号反転値における最下位
側ｎビットを切り捨てるシフト手段と、を備えることを
特徴としている。
【００１２】本発明に係る第４のデジタルフィルタで
は、０以上の整数ｎを用いて２-nまたは−２-nの形で伝
達関数の係数を表現することができ、かつ、デジタル信
号に対する演算を固定小数点方式で行う処理要素を含む
複数の処理要素から構成されるデジタルフィルタにおい
て、 ａ）前記デジタル信号の１ビット分の前記複数の処理要
素から構成される単位フィルタ回路を、前記デジタル信
号を構成する各ビットに対応して複数個備え、 ｂ）前記デジタル信号を右方向へｎビットだけ算術シフ
トさせることによって前記係数と前記デジタル信号との
乗算値を生成するために、前記複数個備える各単位フィ
ルタ回路に含まれる所定の処理要素の入力端子を、該単
位フィルタ回路に対応するビットから最下位ビット方向
へｎビット分ずれたビットに対応する単位フィルタ回路
に含まれる前記所定の処理要素の出力端子に接続してい
る、ことを特徴としている。
は、０以上の整数ｎを用いて２-nまたは−２-nの形で伝
達関数の係数を表現することができ、かつ、デジタル信
号に対する演算を固定小数点方式で行う処理要素を含む
複数の処理要素から構成されるデジタルフィルタにおい
て、 ａ）前記デジタル信号の１ビット分の前記複数の処理要
素から構成される単位フィルタ回路を、前記デジタル信
号を構成する各ビットに対応して複数個備え、 ｂ）前記デジタル信号を右方向へｎビットだけ算術シフ
トさせることによって前記係数と前記デジタル信号との
乗算値を生成するために、前記複数個備える各単位フィ
ルタ回路に含まれる所定の処理要素の入力端子を、該単
位フィルタ回路に対応するビットから最下位ビット方向
へｎビット分ずれたビットに対応する単位フィルタ回路
に含まれる前記所定の処理要素の出力端子に接続してい
る、ことを特徴としている。
【００１３】
【発明の効果】本発明に係る第１のデジタルフィルタに
よれば、伝達関数の係数の乗算が算術シフトにより実現
されるため、従来の専用ハードウェアとしてのデジタル
フィルタにおいて大きな回路規模を有していた係数器を
少量のハードウェアで実現することができる。これによ
り、デジタルフィルタ全体の回路規模の縮小化を図るこ
とができる。
よれば、伝達関数の係数の乗算が算術シフトにより実現
されるため、従来の専用ハードウェアとしてのデジタル
フィルタにおいて大きな回路規模を有していた係数器を
少量のハードウェアで実現することができる。これによ
り、デジタルフィルタ全体の回路規模の縮小化を図るこ
とができる。
【００１４】本発明に係る第２のデジタルフィルタによ
れば、乗算が算術シフトによって行われ、そのシフト前
の最下位側のビットがそのシフト数だけ切り捨てられ
る。この最下位側ビットの切り捨てにより、固定小数点
方式で演算を行う無限インパルス応答形（ＩＩＲ形）で
あるにもかかわらず、リミットサイクル発振の発生を防
止することができる。したがって、リミットサイクル発
振のような不安定な動作を回避しつつ、ＩＩＲ形での構
成および算術シフトによる乗算の実現の双方により、回
路規模の縮小化を図ることができる。
れば、乗算が算術シフトによって行われ、そのシフト前
の最下位側のビットがそのシフト数だけ切り捨てられ
る。この最下位側ビットの切り捨てにより、固定小数点
方式で演算を行う無限インパルス応答形（ＩＩＲ形）で
あるにもかかわらず、リミットサイクル発振の発生を防
止することができる。したがって、リミットサイクル発
振のような不安定な動作を回避しつつ、ＩＩＲ形での構
成および算術シフトによる乗算の実現の双方により、回
路規模の縮小化を図ることができる。
【００１５】本発明に係る第３のデジタルフィルタによ
れば、符号を反転させた値が１の補数で表現されるた
め、２の補数で表現された場合に必要な"１"を加算する
加算器が不要となる。これにより、デジタルフィルタの
回路規模の縮小化を図ることができ、処理時間の短縮化
にも寄与する。また、１の補数で表現された符号反転値
は、その後、乗算を実行するシフト手段によって算術シ
フト前の最下位側のビットがそのシフト数だけ切り捨て
られるため、シフト手段によって乗算が実行された後の
信号は、符号反転値を２の補数で表現したものとして従
来と同様に扱うことができる。
れば、符号を反転させた値が１の補数で表現されるた
め、２の補数で表現された場合に必要な"１"を加算する
加算器が不要となる。これにより、デジタルフィルタの
回路規模の縮小化を図ることができ、処理時間の短縮化
にも寄与する。また、１の補数で表現された符号反転値
は、その後、乗算を実行するシフト手段によって算術シ
フト前の最下位側のビットがそのシフト数だけ切り捨て
られるため、シフト手段によって乗算が実行された後の
信号は、符号反転値を２の補数で表現したものとして従
来と同様に扱うことができる。
【００１６】本発明に係る第４のデジタルフィルタによ
れば、その回路がビット毎にブロック化されており、伝
達関数の係数の乗算がデジタル信号の各ビットの信号線
のつなぎ替えにより実現されている。このため、演算ビ
ット数の増減が必要な場合には、既に設計済みの単位フ
ィルタ回路をそれに応じて増減させ、その増減に伴う単
位フィルタ回路間の配線を設計するだけでよい。したが
って、演算ビット数の増減させるための再設計を容易に
行うことができる。また、デジタルフィルタをＩＣとし
て作製する場合には、ＩＣのレイアウトパターンは単位
フィルタ回路のパターンが繰り返された規則的なものと
なるため、レイアウト設計が容易となり、チップ面積も
小さくなる。
れば、その回路がビット毎にブロック化されており、伝
達関数の係数の乗算がデジタル信号の各ビットの信号線
のつなぎ替えにより実現されている。このため、演算ビ
ット数の増減が必要な場合には、既に設計済みの単位フ
ィルタ回路をそれに応じて増減させ、その増減に伴う単
位フィルタ回路間の配線を設計するだけでよい。したが
って、演算ビット数の増減させるための再設計を容易に
行うことができる。また、デジタルフィルタをＩＣとし
て作製する場合には、ＩＣのレイアウトパターンは単位
フィルタ回路のパターンが繰り返された規則的なものと
なるため、レイアウト設計が容易となり、チップ面積も
小さくなる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態であるデ
ジタルフィルタにおける係数器の構成、符号反転処理、
および全体の構成方法について説明する。
ジタルフィルタにおける係数器の構成、符号反転処理、
および全体の構成方法について説明する。
【００１８】＜係数器の構成について＞図３（ａ）は、
無限インパルス応答形デジタルフィルタ（ＩＩＲ形フィ
ルタ）の一例を示す回路図である。このＩＩＲ形フィル
タでは、入力信号Ｉｎに出力信号Ｏｕｔが加算されると
ともに、入力信号Ｉｎから出力信号Ｏｕｔの１／６４お
よび１／５１２の信号が減算され、その結果得られた信
号が単位遅延回路１４に供給される。そして、単位遅延
回路１４の出力がこのＩＩＲ形フィルタの出力Ｏｕｔと
なっている。なお、このＩＩＲ形フィルタにおける演算
は固定小数点方式で行われる。
無限インパルス応答形デジタルフィルタ（ＩＩＲ形フィ
ルタ）の一例を示す回路図である。このＩＩＲ形フィル
タでは、入力信号Ｉｎに出力信号Ｏｕｔが加算されると
ともに、入力信号Ｉｎから出力信号Ｏｕｔの１／６４お
よび１／５１２の信号が減算され、その結果得られた信
号が単位遅延回路１４に供給される。そして、単位遅延
回路１４の出力がこのＩＩＲ形フィルタの出力Ｏｕｔと
なっている。なお、このＩＩＲ形フィルタにおける演算
は固定小数点方式で行われる。
【００１９】一般にデジタルフィルタでは、その伝達関
数の係数とデジタル信号値との乗算が行われる。本実施
形態のデジタルフィルタでは、図３（ａ）に示したＩＩ
Ｒ形フィルタのように伝達関数の係数を２-nの形のもの
（1/64＝２-6や1/512＝２-9など）に限定し（ただし、
ｎは０以上の整数）、その係数とデジタル信号との乗算
をデジタル信号のビットシフトにより実現する。例えば
図３（ａ）に示したＩＩＲ形フィルタの1/64係数器１６
における、係数1/64とデジタル信号との乗算を、以下の
ようにして実現する。
数の係数とデジタル信号値との乗算が行われる。本実施
形態のデジタルフィルタでは、図３（ａ）に示したＩＩ
Ｒ形フィルタのように伝達関数の係数を２-nの形のもの
（1/64＝２-6や1/512＝２-9など）に限定し（ただし、
ｎは０以上の整数）、その係数とデジタル信号との乗算
をデジタル信号のビットシフトにより実現する。例えば
図３（ａ）に示したＩＩＲ形フィルタの1/64係数器１６
における、係数1/64とデジタル信号との乗算を、以下の
ようにして実現する。
【００２０】図１（ａ）は図３（ａ）のデジタルフィル
タで使用されている1/64係数器を示しており、本実施形
態では、この1/64係数器を右方向への６ビット分の算術
シフトを行う回路として実現する。この場合、1/64係数
器を図１（ｂ）に示す記号で表すものとする（以下、こ
の記号で表される回路を「右６ビットシフタ」とい
う）。この右６ビットシフタは、例えば、このシフタの
入力側レジスタ１０の各出力端子と出力側レジスタ２０
の各出力端子とを図１（ｃ）に示すように配線すること
により実現することができる（ここで、入力側レジスタ
１０および出力側レジスタ２０はいずれもこのシフタの
外部の回路である）。すなわち、入力側レジスタ１０の
各出力端子を、その出力端子に対応するビットから最下
位ビット方向に６ビット分ずれたビットに対応する出力
側レジスタ２０の入力端子に接続し、出力側レジスタ２
０の最上位側６ビットに対応する６個の入力端子には入
力側レジスタ１０の最上位ビットの出力端子を接続す
る。例えば、乗算対象のデジタル信号を２４ビット構成
とすると、図２に示すような配線により右６ビットシフ
タを実現することができる。この右６ビットシフタで
は、入力側レジスタ１０の最下位側６ビットに対応する
６個の出力端子は出力側レジスタ２０の入力端子には接
続せず、算術シフトの際に最下位側６ビットを切り捨て
ている。
タで使用されている1/64係数器を示しており、本実施形
態では、この1/64係数器を右方向への６ビット分の算術
シフトを行う回路として実現する。この場合、1/64係数
器を図１（ｂ）に示す記号で表すものとする（以下、こ
の記号で表される回路を「右６ビットシフタ」とい
う）。この右６ビットシフタは、例えば、このシフタの
入力側レジスタ１０の各出力端子と出力側レジスタ２０
の各出力端子とを図１（ｃ）に示すように配線すること
により実現することができる（ここで、入力側レジスタ
１０および出力側レジスタ２０はいずれもこのシフタの
外部の回路である）。すなわち、入力側レジスタ１０の
各出力端子を、その出力端子に対応するビットから最下
位ビット方向に６ビット分ずれたビットに対応する出力
側レジスタ２０の入力端子に接続し、出力側レジスタ２
０の最上位側６ビットに対応する６個の入力端子には入
力側レジスタ１０の最上位ビットの出力端子を接続す
る。例えば、乗算対象のデジタル信号を２４ビット構成
とすると、図２に示すような配線により右６ビットシフ
タを実現することができる。この右６ビットシフタで
は、入力側レジスタ１０の最下位側６ビットに対応する
６個の出力端子は出力側レジスタ２０の入力端子には接
続せず、算術シフトの際に最下位側６ビットを切り捨て
ている。
【００２１】上記のような右６ビットシフタによれば、
２４ビットの入力信号Ｉｎに対して右方向への６ビット
の算術シフトが行われ、これにより、入力信号Ｉｎと係
数1/64との乗算が実行される。このとき、入力信号Ｉｎ
の最下位側６ビットであるｂ0〜ｂ5（図２において斜線
が付された部分）は切り捨てられる。
２４ビットの入力信号Ｉｎに対して右方向への６ビット
の算術シフトが行われ、これにより、入力信号Ｉｎと係
数1/64との乗算が実行される。このとき、入力信号Ｉｎ
の最下位側６ビットであるｂ0〜ｂ5（図２において斜線
が付された部分）は切り捨てられる。
【００２２】以上では、乗算すべき係数が1/64の場合に
ついて説明したが、係数1/512など２-nの形の他の係数
との乗算についても、シフト数が異なる点を除いて同様
である。したがって、一般に０以上の整数ｎに対し、デ
ジタル信号と係数２-nを乗算する係数器を図２に示した
ような信号線のつなぎ替えにより右ｎビットシフタとし
て実現することができる。この場合、係数器での乗算の
実行により入力信号の最下位側ｎビットが切り捨てられ
ることになる。
ついて説明したが、係数1/512など２-nの形の他の係数
との乗算についても、シフト数が異なる点を除いて同様
である。したがって、一般に０以上の整数ｎに対し、デ
ジタル信号と係数２-nを乗算する係数器を図２に示した
ような信号線のつなぎ替えにより右ｎビットシフタとし
て実現することができる。この場合、係数器での乗算の
実行により入力信号の最下位側ｎビットが切り捨てられ
ることになる。
【００２３】ところで、図３（ａ）に示した前述のデジ
タルフィルタはＩＩＲ形フィルタであって帰還ループを
有するため、演算処理に固定小数点方式を採用した場
合、図１０に示すように、リミットサイクル発振が発生
することがある。しかし、上記のような右ｎビットシフ
タを用いて係数器を実現することにより、リミットサイ
クル発振を防止することができる。以下、この点につき
説明する。なお以下では、デジタル信号は整数値とす
る。演算処理に固定小数点方式を採用している場合は、
このように仮定しても一般性を失わない。
タルフィルタはＩＩＲ形フィルタであって帰還ループを
有するため、演算処理に固定小数点方式を採用した場
合、図１０に示すように、リミットサイクル発振が発生
することがある。しかし、上記のような右ｎビットシフ
タを用いて係数器を実現することにより、リミットサイ
クル発振を防止することができる。以下、この点につき
説明する。なお以下では、デジタル信号は整数値とす
る。演算処理に固定小数点方式を採用している場合は、
このように仮定しても一般性を失わない。
【００２４】いま、図４（ａ）に示すように、図３
（ａ）のＩＩＲ形フィルタの出力信号Ｏｕｔが正の値で
あって入力信号Ｉｎが或る時刻Ｔ1より"０"になったと
すると、その後、出力信号Ｏｕｔは次第に減少していく
（図４（ｂ）におけるＩの期間）。そして、出力信号Ｏ
ｕｔの値が５１２＝２9よりも小さくなると、1/512係数
器１８の出力が"０"となる。1/512係数器１８は出力信
号Ｏｕｔを右方向へ９ビット分シフトさせて最下位側９
ビットを切り捨てるからである。この結果、Ｏｕｔ＜５
１２において、図３（ａ）の回路は図３（ｂ）の回路と
等価になり、出力信号Ｏｕｔはより緩やかに減少する
（図４（ｂ）におけるIIの期間）。その後、出力信号Ｏ
ｕｔの値が６４＝２6よりも小さくなると、1/64係数器
１６の出力が"０"となる。1/64係数器１６は出力信号Ｏ
ｕｔを右方向へ６ビット分シフトさせて最下位側６ビッ
トを切り捨てるからである。この結果、Ｏｕｔ＜６４に
おいて、図３（ａ）の回路は図３（ｃ）の回路と等価に
なり、以降、出力信号Ｏｕｔの値は６４−１＝６３のま
ま一定となる（図４（ｂ）におけるIIIの期間）。
（ａ）のＩＩＲ形フィルタの出力信号Ｏｕｔが正の値で
あって入力信号Ｉｎが或る時刻Ｔ1より"０"になったと
すると、その後、出力信号Ｏｕｔは次第に減少していく
（図４（ｂ）におけるＩの期間）。そして、出力信号Ｏ
ｕｔの値が５１２＝２9よりも小さくなると、1/512係数
器１８の出力が"０"となる。1/512係数器１８は出力信
号Ｏｕｔを右方向へ９ビット分シフトさせて最下位側９
ビットを切り捨てるからである。この結果、Ｏｕｔ＜５
１２において、図３（ａ）の回路は図３（ｂ）の回路と
等価になり、出力信号Ｏｕｔはより緩やかに減少する
（図４（ｂ）におけるIIの期間）。その後、出力信号Ｏ
ｕｔの値が６４＝２6よりも小さくなると、1/64係数器
１６の出力が"０"となる。1/64係数器１６は出力信号Ｏ
ｕｔを右方向へ６ビット分シフトさせて最下位側６ビッ
トを切り捨てるからである。この結果、Ｏｕｔ＜６４に
おいて、図３（ａ）の回路は図３（ｃ）の回路と等価に
なり、以降、出力信号Ｏｕｔの値は６４−１＝６３のま
ま一定となる（図４（ｂ）におけるIIIの期間）。
【００２５】一方、図５（ａ）に示すように、図３
（ａ）のＩＩＲ形フィルタの出力信号Ｏｕｔが負の値で
あって入力信号Ｉｎが或る時刻Ｔ1より"０"になったと
すると、出力信号Ｏｕｔは"０"に向かって次第に増大
し、その絶対値は次第に小さくなっていく（図５（ｂ）
におけるＩの期間）。ここで、負の出力信号Ｏｕｔは２
の補数で表現されているため、出力信号Ｏｕｔの絶対値
が小さくなっても、それが"０"にならない限り、1/512
係数器１８の出力が"０"になることはなく、1/64係数器
１６の出力が"０"になることもない。すなわち、出力信
号Ｏｕｔの絶対値が或る値よりも小さくなると、これら
の係数器１６、１８における右方向へのシフトによる下
位ビットの切り捨てにより、これらの係数器１６、１８
の出力の全ビットが"１"となるが、これは信号値"−１"
を２の補数で表現したものである。したがって、出力信
号Ｏｕｔの絶対値は、それが"０"にならない限り減少し
続け、"０"になると係数器１６、１８の出力も"０"とな
るため、出力信号Ｏｕｔは、その後、"０"のまま保持さ
れる（図５（ｂ）におけるIIの期間）。
（ａ）のＩＩＲ形フィルタの出力信号Ｏｕｔが負の値で
あって入力信号Ｉｎが或る時刻Ｔ1より"０"になったと
すると、出力信号Ｏｕｔは"０"に向かって次第に増大
し、その絶対値は次第に小さくなっていく（図５（ｂ）
におけるＩの期間）。ここで、負の出力信号Ｏｕｔは２
の補数で表現されているため、出力信号Ｏｕｔの絶対値
が小さくなっても、それが"０"にならない限り、1/512
係数器１８の出力が"０"になることはなく、1/64係数器
１６の出力が"０"になることもない。すなわち、出力信
号Ｏｕｔの絶対値が或る値よりも小さくなると、これら
の係数器１６、１８における右方向へのシフトによる下
位ビットの切り捨てにより、これらの係数器１６、１８
の出力の全ビットが"１"となるが、これは信号値"−１"
を２の補数で表現したものである。したがって、出力信
号Ｏｕｔの絶対値は、それが"０"にならない限り減少し
続け、"０"になると係数器１６、１８の出力も"０"とな
るため、出力信号Ｏｕｔは、その後、"０"のまま保持さ
れる（図５（ｂ）におけるIIの期間）。
【００２６】このように本実施形態ではリミットサイク
ル発振が発生しない。ただし、出力信号Ｏｕｔの値が正
の場合（正確には、時刻Ｔ1における出力信号Ｏｕｔの
値が６４以上の場合）は、演算誤差が最終的にＤＣオフ
セットとなって現れる（図４（ａ）におけるIIIの期
間）。しかし、このＤＣオフセットは、このＩＩＲ形フ
ィルタ外部のアナログ回路などにＤＣオフセットカット
回路を挿入することにより容易に解消することができ
る。ＤＣオフセット回路としては、例えばコンデンサを
直列に挿入すればよい。なお、上記では入力信号Ｉｎが
或る時刻Ｔ1で"０"となった場合を考えたが、或る時刻
Ｔ1で"０"以外の所定値となる場合であっても、上記に
類似した動作が行われ、出力目標値に対してＤＣオフセ
ットが生じることはあっても、リミットサイクル発振が
発生することはない。
ル発振が発生しない。ただし、出力信号Ｏｕｔの値が正
の場合（正確には、時刻Ｔ1における出力信号Ｏｕｔの
値が６４以上の場合）は、演算誤差が最終的にＤＣオフ
セットとなって現れる（図４（ａ）におけるIIIの期
間）。しかし、このＤＣオフセットは、このＩＩＲ形フ
ィルタ外部のアナログ回路などにＤＣオフセットカット
回路を挿入することにより容易に解消することができ
る。ＤＣオフセット回路としては、例えばコンデンサを
直列に挿入すればよい。なお、上記では入力信号Ｉｎが
或る時刻Ｔ1で"０"となった場合を考えたが、或る時刻
Ｔ1で"０"以外の所定値となる場合であっても、上記に
類似した動作が行われ、出力目標値に対してＤＣオフセ
ットが生じることはあっても、リミットサイクル発振が
発生することはない。
【００２７】以上のように、係数の乗算を行う係数器を
右ｎビットシフタによって実現し、右シフトによってこ
ぼれ落ちる下位ビットを切り捨てることにより、リミッ
トサイクル発振を防止しつつ、固定小数点方式のＩＩＲ
形フィルタを実現することができる。また、上記のよう
に係数器における乗算をシフタで実現することにより、
各係数器の回路規模を縮小化することができる。したが
って、本実施形態のデジタルフィルタによれば、リミッ
トサイクル発振という不安定な動作を防止しつつ、ＩＩ
Ｒ形であることと係数器をシフタによって構成したこと
の双方によりフィルタ全体の回路規模を縮小化すること
ができる。なお、乗算を行うシフタを信号線のつなぎ替
えで実現することにより（図２参照）、処理時間も短縮
化される。
右ｎビットシフタによって実現し、右シフトによってこ
ぼれ落ちる下位ビットを切り捨てることにより、リミッ
トサイクル発振を防止しつつ、固定小数点方式のＩＩＲ
形フィルタを実現することができる。また、上記のよう
に係数器における乗算をシフタで実現することにより、
各係数器の回路規模を縮小化することができる。したが
って、本実施形態のデジタルフィルタによれば、リミッ
トサイクル発振という不安定な動作を防止しつつ、ＩＩ
Ｒ形であることと係数器をシフタによって構成したこと
の双方によりフィルタ全体の回路規模を縮小化すること
ができる。なお、乗算を行うシフタを信号線のつなぎ替
えで実現することにより（図２参照）、処理時間も短縮
化される。
【００２８】＜符号反転処理について＞本実施形態のデ
ジタルフィルタは、デジタル信号の符号反転処理に特徴
を有する。また、このデジタルフィルタは、既述のよう
にその伝達関数の係数を２-nまたは−２-nの形で表現す
ることができ、デジタル信号に対する演算を固定小数点
方式で行うものである。このような場合、例えば図３
（ａ）に示されているような1/64係数器１６の出力に対
する符号反転処理は、従来、図６に示すようにインバー
タ２２と加算器２４から成る符号反転器により実現され
ていた。この符号反転器では、まず、符号反転器への入
力信号Ｉｎ（図３（ａ）における1/64係数器１６の出力
信号）の各ビットがインバータ２２によって反転し、そ
のビット反転した信号に加算器２４により"１"が加算さ
れる。この結果得られる信号がこの符号反転器の出力信
号Ｏｕｔであり、これは、入力信号Ｉｎの２の補数とな
っている。
ジタルフィルタは、デジタル信号の符号反転処理に特徴
を有する。また、このデジタルフィルタは、既述のよう
にその伝達関数の係数を２-nまたは−２-nの形で表現す
ることができ、デジタル信号に対する演算を固定小数点
方式で行うものである。このような場合、例えば図３
（ａ）に示されているような1/64係数器１６の出力に対
する符号反転処理は、従来、図６に示すようにインバー
タ２２と加算器２４から成る符号反転器により実現され
ていた。この符号反転器では、まず、符号反転器への入
力信号Ｉｎ（図３（ａ）における1/64係数器１６の出力
信号）の各ビットがインバータ２２によって反転し、そ
のビット反転した信号に加算器２４により"１"が加算さ
れる。この結果得られる信号がこの符号反転器の出力信
号Ｏｕｔであり、これは、入力信号Ｉｎの２の補数とな
っている。
【００２９】これに対し、本実施形態では、例えば図３
（ａ）に示されているような1/64係数器１６の出力に対
する符号反転処理をこの係数器１６の処理に含めて、図
７（ａ）に示すような-1/64係数器の処理すなわち−１
／６４という負の係数の乗算として扱う。符号を反転さ
せた値を従来のように２の補数で表現するものとする
と、この−１／６４の乗算は、図７（ｂ）に示すよう
に、インバータ２２と加算器２４とから成る符号反転器
に右６ビットシフタ２６を直列に接続した回路により実
行することができる。ここで、右６ビットシフタ２６
は、前述の図１（ｃ）または図２に示したような配線、
すなわち乗算の対象となるデジタル信号の各ビットの信
号線のつなぎ替えにより実現することができる。この場
合、加算器２４から出力される値の最下位側６ビットは
右６ビットシフタ２６により切り捨てられ、加算器２４
によって加算された"１"もこの切り捨ての対象となる。
そこで、本実施形態では、図７（ｃ）に示すような、こ
の加算器２４を除去した回路により−１／６４の乗算を
実行する。この回路は、入力信号Ｉｎの各ビットをイン
バータ２２によって反転させた信号を符号反転信号と
し、右６ビットシフタによりこの符号反転信号に１／６
４を乗算する構成となっている。したがって、この回路
は符号を反転させた値を１の補数で表現していることに
なる。しかし、右６ビットシフタ２６により最下位側６
ビットが切り捨てられるため、この回路の出力信号Ｏｕ
ｔは、符号を反転させた値を２の補数で表現したものと
して扱うことができる。
（ａ）に示されているような1/64係数器１６の出力に対
する符号反転処理をこの係数器１６の処理に含めて、図
７（ａ）に示すような-1/64係数器の処理すなわち−１
／６４という負の係数の乗算として扱う。符号を反転さ
せた値を従来のように２の補数で表現するものとする
と、この−１／６４の乗算は、図７（ｂ）に示すよう
に、インバータ２２と加算器２４とから成る符号反転器
に右６ビットシフタ２６を直列に接続した回路により実
行することができる。ここで、右６ビットシフタ２６
は、前述の図１（ｃ）または図２に示したような配線、
すなわち乗算の対象となるデジタル信号の各ビットの信
号線のつなぎ替えにより実現することができる。この場
合、加算器２４から出力される値の最下位側６ビットは
右６ビットシフタ２６により切り捨てられ、加算器２４
によって加算された"１"もこの切り捨ての対象となる。
そこで、本実施形態では、図７（ｃ）に示すような、こ
の加算器２４を除去した回路により−１／６４の乗算を
実行する。この回路は、入力信号Ｉｎの各ビットをイン
バータ２２によって反転させた信号を符号反転信号と
し、右６ビットシフタによりこの符号反転信号に１／６
４を乗算する構成となっている。したがって、この回路
は符号を反転させた値を１の補数で表現していることに
なる。しかし、右６ビットシフタ２６により最下位側６
ビットが切り捨てられるため、この回路の出力信号Ｏｕ
ｔは、符号を反転させた値を２の補数で表現したものと
して扱うことができる。
【００３０】上記のように本実施形態によれば、符号を
反転させた値を１の補数で表現することにより、"１"を
加算する加算器が不要となる。このため、フィルタの回
路規模を縮小することができ、処理時間の短縮化にも寄
与する。しかも、１の補数処理により得られる符号反転
信号は、シフタ（２-nを乗算する乗算器）を通過した後
は、従来と同様に符号を反転させた値を２の補数で表現
したものとして扱うことができる。
反転させた値を１の補数で表現することにより、"１"を
加算する加算器が不要となる。このため、フィルタの回
路規模を縮小することができ、処理時間の短縮化にも寄
与する。しかも、１の補数処理により得られる符号反転
信号は、シフタ（２-nを乗算する乗算器）を通過した後
は、従来と同様に符号を反転させた値を２の補数で表現
したものとして扱うことができる。
【００３１】＜フィルタ全体の構成方法について＞専用
ハードウェアとして実現されるデジタルフィルタでは、
従来、乗算や、加算、遅延という各機能毎に回路をブロ
ック化した構成となっていた。すなわち、予め決められ
た演算ビット数に対応した乗算器や、加算器、遅延器な
どがそれぞれ一つの回路ブロックとなっていた。したが
って、演算ビット数を増減させる必要が生じた場合、各
機能に対応する回路ブロックの全てを再設計しなければ
ならず、多大な労力を必要とした。そこで本実施形態の
デジタルフィルタでは、演算ビット数を増減させるため
の再設計を容易に行えるように、機能毎ではなくビット
毎に回路をブロック化した構成としている。
ハードウェアとして実現されるデジタルフィルタでは、
従来、乗算や、加算、遅延という各機能毎に回路をブロ
ック化した構成となっていた。すなわち、予め決められ
た演算ビット数に対応した乗算器や、加算器、遅延器な
どがそれぞれ一つの回路ブロックとなっていた。したが
って、演算ビット数を増減させる必要が生じた場合、各
機能に対応する回路ブロックの全てを再設計しなければ
ならず、多大な労力を必要とした。そこで本実施形態の
デジタルフィルタでは、演算ビット数を増減させるため
の再設計を容易に行えるように、機能毎ではなくビット
毎に回路をブロック化した構成としている。
【００３２】以下、本発明を図８に示すＩＩＲ形フィル
タに適用した場合の実施形態について説明する。なお、
このデジタルフィルタでは、乗算すべき係数が２-nまた
は−２-nの形のものに限定されているため（ただし、ｎ
は０以上の整数である）、係数の乗算を行う係数器を前
述のシフタとして実現することができる。
タに適用した場合の実施形態について説明する。なお、
このデジタルフィルタでは、乗算すべき係数が２-nまた
は−２-nの形のものに限定されているため（ただし、ｎ
は０以上の整数である）、係数の乗算を行う係数器を前
述のシフタとして実現することができる。
【００３３】図８のデジタルフィルタは、加算器３２、
遅延器３４、1/64係数器３６、加算器３８、遅延器４０
が順に接続されるとともに、遅延器３４の出力がフィー
ドバック信号ｐとして、遅延器４０の出力がフィードバ
ック信号ｑとして、それぞれ加算器３２および４０に入
力され、さらに遅延器４０の出力が係数器４２により係
数-1/128を乗算されてフィードバック信号ｒとして加算
器３２および３８に入力される構成となっている。
遅延器３４、1/64係数器３６、加算器３８、遅延器４０
が順に接続されるとともに、遅延器３４の出力がフィー
ドバック信号ｐとして、遅延器４０の出力がフィードバ
ック信号ｑとして、それぞれ加算器３２および４０に入
力され、さらに遅延器４０の出力が係数器４２により係
数-1/128を乗算されてフィードバック信号ｒとして加算
器３２および３８に入力される構成となっている。
【００３４】本実施形態では、上記構成における加算器
３２、３８や遅延器３４、４０などの処理要素のそれぞ
れについての１ビット分の回路を接続することにより本
フィルタの全機能に対応する１ビット分の回路を形成
し、これを一つの回路ブロック（以下「単位フィルタ回
路」という）とする。図９は、この単位フィルタ回路の
一構成例を示す回路図であり、本実施形態では、このよ
うな単位フィルタ回路を処理対象のデジタル信号の各ビ
ットに対応して複数個用いる。したがって、用いられる
各単位フィルタ回路の入力信号Ｉｎ1と出力信号Ｏｕｔ1
は、それぞれ、図８のフィルタの入力信号Ｉｎと出力信
号Ｏｕｔの各ビットに対応する。
３２、３８や遅延器３４、４０などの処理要素のそれぞ
れについての１ビット分の回路を接続することにより本
フィルタの全機能に対応する１ビット分の回路を形成
し、これを一つの回路ブロック（以下「単位フィルタ回
路」という）とする。図９は、この単位フィルタ回路の
一構成例を示す回路図であり、本実施形態では、このよ
うな単位フィルタ回路を処理対象のデジタル信号の各ビ
ットに対応して複数個用いる。したがって、用いられる
各単位フィルタ回路の入力信号Ｉｎ1と出力信号Ｏｕｔ1
は、それぞれ、図８のフィルタの入力信号Ｉｎと出力信
号Ｏｕｔの各ビットに対応する。
【００３５】図９の単位フィルタ回路は、セレクタ５
２、５８と、１ビットの加算器５４、６０と、１ビット
のレジスタ５６、６２と、インバータ６４とを備えてお
り、加算器５４、６０は、図８における加算器３２、３
８の１ビット分にそれぞれ相当し、レジスタ５６、６２
は、図８における遅延器３４、４０の１ビット分にそれ
ぞれ相当する。そして、レジスタ５６の出力端子を、下
位方向に６ビット分ずらしたビット（６ビット先のビッ
ト）に対応する単位フィルタ回路のセレクタ５８の入力
端子に接続することにより、図８における1/64係数器３
６に相当する部分が実現されている。また、インバータ
６４でビット反転した信号を、下位方向に７ビット分ず
らしたビット（７ビット先のビット）に対応する単位フ
ィルタ回路におけるセレクタ５２およびセレクタ５８の
入力端子に接続することにより、図８における-1/128係
数器４２に相当する部分が実現されている。そして、レ
ジスタ５６から加算器５４へのフィードバック信号ｐ1
は図８におけるフィードバック信号ｐの１ビット分に、
レジスタ６２から加算器６０へのフィードバック信号ｑ
1は図８におけるフィードバック信号ｑの１ビット分
に、７ビット前の単位フィルタ回路におけるインバータ
６４からのフィードバック信号ｒ1は図８におけるフィ
ードバック信号ｒの１ビット分に、それぞれ相当する。
セレクタ５２は、入力信号Ｉｎ1とフィードバック信号
ｐ1とフィードバック信号ｑ1との加算を時分割により実
行するために設けられたものであり、セレクタ５８は、
６ビット前の単位フィルタ回路におけるレジスタ５６の
出力信号とフィードバック信号ｑ1と７ビット前の単位
フィルタ回路におけるインバータ６４の出力信号との加
算を時分割により実行するために設けられたものであ
る。これらの加算を時分割ではなく１度に行う場合は、
２入力の加算器５４、６０の代わりに３入力の加算器を
用いればよく、その場合にはセレクタ５２、５８は不要
となる。なお、図示されていないが、各単位フィルタ回
路の間には、加算器５４、６０のキャリ信号を伝達する
ための配線、すなわち、上位ビットへのキャリ信号を伝
達する信号線および下位ビットからのキャリ信号を伝達
する信号線を接続するための配線も施されている。
２、５８と、１ビットの加算器５４、６０と、１ビット
のレジスタ５６、６２と、インバータ６４とを備えてお
り、加算器５４、６０は、図８における加算器３２、３
８の１ビット分にそれぞれ相当し、レジスタ５６、６２
は、図８における遅延器３４、４０の１ビット分にそれ
ぞれ相当する。そして、レジスタ５６の出力端子を、下
位方向に６ビット分ずらしたビット（６ビット先のビッ
ト）に対応する単位フィルタ回路のセレクタ５８の入力
端子に接続することにより、図８における1/64係数器３
６に相当する部分が実現されている。また、インバータ
６４でビット反転した信号を、下位方向に７ビット分ず
らしたビット（７ビット先のビット）に対応する単位フ
ィルタ回路におけるセレクタ５２およびセレクタ５８の
入力端子に接続することにより、図８における-1/128係
数器４２に相当する部分が実現されている。そして、レ
ジスタ５６から加算器５４へのフィードバック信号ｐ1
は図８におけるフィードバック信号ｐの１ビット分に、
レジスタ６２から加算器６０へのフィードバック信号ｑ
1は図８におけるフィードバック信号ｑの１ビット分
に、７ビット前の単位フィルタ回路におけるインバータ
６４からのフィードバック信号ｒ1は図８におけるフィ
ードバック信号ｒの１ビット分に、それぞれ相当する。
セレクタ５２は、入力信号Ｉｎ1とフィードバック信号
ｐ1とフィードバック信号ｑ1との加算を時分割により実
行するために設けられたものであり、セレクタ５８は、
６ビット前の単位フィルタ回路におけるレジスタ５６の
出力信号とフィードバック信号ｑ1と７ビット前の単位
フィルタ回路におけるインバータ６４の出力信号との加
算を時分割により実行するために設けられたものであ
る。これらの加算を時分割ではなく１度に行う場合は、
２入力の加算器５４、６０の代わりに３入力の加算器を
用いればよく、その場合にはセレクタ５２、５８は不要
となる。なお、図示されていないが、各単位フィルタ回
路の間には、加算器５４、６０のキャリ信号を伝達する
ための配線、すなわち、上位ビットへのキャリ信号を伝
達する信号線および下位ビットからのキャリ信号を伝達
する信号線を接続するための配線も施されている。
【００３６】本実施形態では、上記構成の単位フィルタ
回路を予め決められた演算ビット数だけ用意し、それら
の単位フィルタの間に、係数の乗算に相当する算術シフ
トを実現するための上述の配線、および、加算器５４、
６０のキャリ信号のための上述の配線を施すことによ
り、図８に示したデジタルフィルタを実現している。
回路を予め決められた演算ビット数だけ用意し、それら
の単位フィルタの間に、係数の乗算に相当する算術シフ
トを実現するための上述の配線、および、加算器５４、
６０のキャリ信号のための上述の配線を施すことによ
り、図８に示したデジタルフィルタを実現している。
【００３７】このような本実施形態のデジタルフィルタ
によれば、その回路を機能毎ではなくビット毎にブロッ
ク化しているため、演算ビット数を増減させるための再
設計を容易に行うことができる。例えば、演算ビット数
を増加させるには、既に設計済みの単位フィルタ回路を
増加ビット数だけ追加し、その追加に伴う配線の設計を
行うだけでよい。また、このようなデジタルフィルタを
ＩＣとして作製する場合、ＩＣのレイアウトパターンは
単位フィルタ回路のパターンが繰り返された規則的なも
のとなるため、レイアウト設計が容易となり、チップ面
積も小さくなる。
によれば、その回路を機能毎ではなくビット毎にブロッ
ク化しているため、演算ビット数を増減させるための再
設計を容易に行うことができる。例えば、演算ビット数
を増加させるには、既に設計済みの単位フィルタ回路を
増加ビット数だけ追加し、その追加に伴う配線の設計を
行うだけでよい。また、このようなデジタルフィルタを
ＩＣとして作製する場合、ＩＣのレイアウトパターンは
単位フィルタ回路のパターンが繰り返された規則的なも
のとなるため、レイアウト設計が容易となり、チップ面
積も小さくなる。
【図１】 本発明を適用したデジタルフィルタにおける
係数器の構成を示す図。
係数器の構成を示す図。
【図２】 本発明を適用したデジタルフィルタにおける
係数器の構成の詳細を示す図。
係数器の構成の詳細を示す図。
【図３】 ＩＩＲ形フィルタの一例を示す回路図。
【図４】 本発明を適用したＩＩＲ形フィルタの動作を
説明するための波形図。
説明するための波形図。
【図５】 本発明を適用したＩＩＲ形フィルタの動作を
説明するための波形図。
説明するための波形図。
【図６】 従来のデジタルフィルタにおける符号反転器
の構成を示す図。
の構成を示す図。
【図７】 本発明を適用したデジタルフィルタにおいて
符号反転および乗算を行う回路の構成を示す図。
符号反転および乗算を行う回路の構成を示す図。
【図８】 ＩＩＲ形フィルタの他の例を示す回路図。
【図９】 本発明を図８のＩＩＲ形フィルタに適用した
場合における単位フィルタ回路の一構成例を示す回路
図。
場合における単位フィルタ回路の一構成例を示す回路
図。
【図１０】 従来のＩＩＲ形フィルタにおいて発生して
いたリミットサイクル発振を示す波形図。
いたリミットサイクル発振を示す波形図。
１６…1/64係数器 １８…1/512係数器 ２２…インバータ ２６…右６ビットシフタ
Claims (4)
- 【請求項１】 ０以上の整数ｎを用いて２-nまたは−２
-nの形で伝達関数の係数を表現することができ、かつ、
デジタル信号に対する演算を固定小数点方式で行うデジ
タルフィルタにおいて、 前記デジタル信号と前記係数との乗算値を生成するため
に、前記デジタル信号を右方向へｎビットだけ算術シフ
トさせるシフト手段を備えることを特徴とするデジタル
フィルタ。 - 【請求項２】 ０以上の整数ｎを用いて２-nまたは−２
-nの形で伝達関数の係数を表現することができ、かつ、
デジタル信号に対する演算を固定小数点方式で行う無限
インパルス応答形デジタルフィルタにおいて、 前記デジタル信号と前記係数との乗算値を生成するため
に前記デジタル信号を右方向へｎビットだけ算術シフト
させ、該算術シフト前の前記デジタル信号における最下
位側ｎビットを切り捨てるシフト手段を備えることを特
徴とするデジタルフィルタ。 - 【請求項３】 ０以上の整数ｎを用いて２-nまたは−２
-nの形で伝達関数の係数を表現することができ、デジタ
ル信号に対して符号反転処理を行うとともに固定小数点
方式で演算を行うデジタルフィルタにおいて、 ａ）前記デジタル信号の値の１の補数を前記デジタル信
号の符号反転値として生成する符号反転手段と、 ｂ）前記係数と前記符号反転値との乗算値を生成するた
めに前記符号反転値をｎビットだけ右方向へ算術シフト
させ、該算術シフト前の前記符号反転値における最下位
側ｎビットを切り捨てるシフト手段と、を備えることを
特徴とするデジタルフィルタ。 - 【請求項４】 ０以上の整数ｎを用いて２-nまたは−２
-nの形で伝達関数の係数を表現することができ、かつ、
デジタル信号に対する演算を固定小数点方式で行う処理
要素を含む複数の処理要素から構成されるデジタルフィ
ルタにおいて、 ａ）前記デジタル信号の１ビット分の前記複数の処理要
素から構成される単位フィルタ回路を、前記デジタル信
号を構成する各ビットに対応して複数個備え、 ｂ）前記デジタル信号を右方向へｎビットだけ算術シフ
トさせることによって前記係数と前記デジタル信号との
乗算値を生成するために、前記複数個備える各単位フィ
ルタ回路に含まれる所定の処理要素の入力端子を、該単
位フィルタ回路に対応するビットから最下位ビット方向
へｎビット分ずれたビットに対応する単位フィルタ回路
に含まれる前記所定の処理要素の出力端子に接続してい
る、ことを特徴とするデジタルフィルタ。
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| JP7265831A JPH09116387A (ja) | 1995-10-13 | 1995-10-13 | デジタルフィルタ |
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| JP7265831A JPH09116387A (ja) | 1995-10-13 | 1995-10-13 | デジタルフィルタ |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014107841A (ja) * | 2012-11-29 | 2014-06-09 | Fujitsu Ltd | 歪補償装置及び歪補償方法 |
Families Citing this family (9)
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|---|---|---|---|---|
| DE19738226C1 (de) * | 1997-09-02 | 1999-02-04 | Telefunken Microelectron | Digitale, durchstimmbare Filteranordnung |
| US6112218A (en) * | 1998-03-30 | 2000-08-29 | Texas Instruments Incorporated | Digital filter with efficient quantization circuitry |
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| JP2001250115A (ja) * | 2000-03-03 | 2001-09-14 | Sony Computer Entertainment Inc | ディジタルフィルタ |
| FR2808139B1 (fr) * | 2000-04-25 | 2003-01-03 | Saint Louis Inst | Procede de filtrage a large dynamique pour filtre numerique recursif implante dans un processeur de signal dsp travaillant avec des nombres entiers |
| US7986932B1 (en) | 2002-11-19 | 2011-07-26 | National Semiconductor Corporation | Fixed point FIR filter with adaptive truncation and clipping and wireless mobile station using same |
| US8321489B2 (en) | 2006-09-15 | 2012-11-27 | National Semiconductor Corporation | Software reconfigurable digital phase lock loop architecture |
| DE102012216897B4 (de) * | 2012-09-20 | 2014-09-11 | Siemens Aktiengesellschaft | Methoden zur Minimierung eines Truncation- Fehlers bei einem MRT |
| CN104218918A (zh) * | 2013-05-30 | 2014-12-17 | 无锡华润矽科微电子有限公司 | 实现asic音频处理功能的直流滤波电路 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2027303C3 (de) * | 1970-06-03 | 1975-09-04 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Filter mit frequenzabhängigen Übertragungseigenschaften für elektrische Analogsignale |
| US4321685A (en) * | 1978-11-20 | 1982-03-23 | Masao Kasuga | Circuit for reducing the limit cycle in a digital filter |
| JPS5571316A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Recursive digital filter |
| US4213187A (en) * | 1978-12-14 | 1980-07-15 | Bell Telephone Laboratories, Incorporated | Digital filters with control of limit cycles |
| US4356559A (en) * | 1980-08-01 | 1982-10-26 | Bell Telephone Laboratories, Incorporated | Logic arrangement for recursive digital filter |
| US4791597A (en) * | 1986-10-27 | 1988-12-13 | North American Philips Corporation | Multiplierless FIR digital filter with two to the Nth power coefficients |
| DE3788779T2 (de) * | 1986-10-27 | 1994-06-30 | Philips Nv | Digitales, nicht-rekursives Filter mit Multiplizierkoeffizienten der Basis zwei. |
| JPS63224408A (ja) * | 1987-03-13 | 1988-09-19 | Fuji Xerox Co Ltd | デイジタルフイルタシステム |
| JPH01145699A (ja) * | 1987-12-02 | 1989-06-07 | Nippon Precision Circuits Kk | 音声信号再生回路 |
| JP2957183B2 (ja) * | 1988-07-29 | 1999-10-04 | 日本電気株式会社 | 巡回型ディジタルフィルタ |
| JPH0537299A (ja) * | 1991-04-12 | 1993-02-12 | Sony Corp | 巡回形デイジタルフイルタ |
| JPH05219475A (ja) * | 1992-01-31 | 1993-08-27 | Sony Corp | エンファシス回路 |
| JP3297880B2 (ja) * | 1992-03-18 | 2002-07-02 | テキサス インスツルメンツ インコーポレイテツド | Ｉｉｒディジタル・フィルタ |
| US5287299A (en) * | 1992-05-26 | 1994-02-15 | Monolith Technologies Corporation | Method and apparatus for implementing a digital filter employing coefficients expressed as sums of 2 to an integer power |
| US5339264A (en) * | 1992-07-27 | 1994-08-16 | Tektronix, Inc. | Symmetric transposed FIR digital filter |
| US5477479A (en) * | 1993-03-08 | 1995-12-19 | Nkk Corporation | Multiplying system having multi-stages for processing a digital signal based on the Booth's algorithm |
| US5499375A (en) * | 1993-06-03 | 1996-03-12 | Texas Instruments Incorporated | Feedback register configuration for a synchronous vector processor employing delayed and non-delayed algorithms |
-
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- 1995-10-13 JP JP7265831A patent/JPH09116387A/ja active Pending
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014107841A (ja) * | 2012-11-29 | 2014-06-09 | Fujitsu Ltd | 歪補償装置及び歪補償方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| FR2739991B1 (fr) | 2001-11-30 |
| US5798954A (en) | 1998-08-25 |
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