JPH09120685A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- JPH09120685A JPH09120685A JP7275799A JP27579995A JPH09120685A JP H09120685 A JPH09120685 A JP H09120685A JP 7275799 A JP7275799 A JP 7275799A JP 27579995 A JP27579995 A JP 27579995A JP H09120685 A JPH09120685 A JP H09120685A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】読み出し時の動作マージンが充分確保でき、信
頼性が高い強誘電体記憶装置を実現する。 【解決手段】１ＴＲ−１ＣＡＰ型セルの強誘電体記憶装
置において、メモリセルＭＡのデータ読み出しを行う場
合には、互いに逆相のデータが記録された第１の比較セ
ルＲＭ１’、および第２の比較セルＲＭ２’の合成デー
タと比較読み出しを行い、メモリセルＭＡ’のデータ読
み出しを行う場合には、互いに逆相のデータが記録され
た第１の比較セルＲＭ１、および第２の比較セルＲＭ２
の合成データと比較読み出しを行う。
頼性が高い強誘電体記憶装置を実現する。 【解決手段】１ＴＲ−１ＣＡＰ型セルの強誘電体記憶装
置において、メモリセルＭＡのデータ読み出しを行う場
合には、互いに逆相のデータが記録された第１の比較セ
ルＲＭ１’、および第２の比較セルＲＭ２’の合成デー
タと比較読み出しを行い、メモリセルＭＡ’のデータ読
み出しを行う場合には、互いに逆相のデータが記録され
た第１の比較セルＲＭ１、および第２の比較セルＲＭ２
の合成データと比較読み出しを行う。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルを１個
の選択トランジスタと１個の強誘電体キャパシタより構
成される強誘電体記憶装置に係り、特にその比較セルに
関するものである。
の選択トランジスタと１個の強誘電体キャパシタより構
成される強誘電体記憶装置に係り、特にその比較セルに
関するものである。
【０００２】
【従来の技術】ペロブスカイト構造をなす酸化物強誘電
体材料（たとえばＰｂＺｒＴｉＯ3 等）、またはＢｉ系
層状ペロブスカイト構造をなす酸化物強誘電体材料（た
とえばＢｉＳｒ2 Ｔａ2 Ｏ9 等）を、キャパシタ絶縁膜
として強誘電体キャパシタを構成し、当該強誘電体キャ
パシタの分極方向によって、データを記憶する強誘電体
記憶装置が知られている。
体材料（たとえばＰｂＺｒＴｉＯ3 等）、またはＢｉ系
層状ペロブスカイト構造をなす酸化物強誘電体材料（た
とえばＢｉＳｒ2 Ｔａ2 Ｏ9 等）を、キャパシタ絶縁膜
として強誘電体キャパシタを構成し、当該強誘電体キャ
パシタの分極方向によって、データを記憶する強誘電体
記憶装置が知られている。
【０００３】以下、強誘電体キャパシタのヒステリシス
特性について図９に関連付けて説明する。図９におい
て、（ａ）がヒステリシス特性、（ｂ）および（ｃ）は
互いに逆相の第１のデータ（以下データ１）、および第
２のデータ（以下データ０）が書き込まれたキャパシタ
の状態をそれぞれ示している。
特性について図９に関連付けて説明する。図９におい
て、（ａ）がヒステリシス特性、（ｂ）および（ｃ）は
互いに逆相の第１のデータ（以下データ１）、および第
２のデータ（以下データ０）が書き込まれたキャパシタ
の状態をそれぞれ示している。
【０００４】強誘電体記憶装置は、図９（ａ）に示すヒ
ステリシス特性において、強誘電体キャパシタにプラス
側の電圧を印加（図中Ｃ）して＋Ｑｒの残留分極電荷が
残った状態（図中Ａ）をデータ１（第１のデータ）、マ
イナス側の電圧を印加（図中Ｄ）して−Ｑｒの残留分極
電荷が残った状態（図中Ｂ）をデータ０（第２データ）
として、不揮発性のメモリとして利用する。
ステリシス特性において、強誘電体キャパシタにプラス
側の電圧を印加（図中Ｃ）して＋Ｑｒの残留分極電荷が
残った状態（図中Ａ）をデータ１（第１のデータ）、マ
イナス側の電圧を印加（図中Ｄ）して−Ｑｒの残留分極
電荷が残った状態（図中Ｂ）をデータ０（第２データ）
として、不揮発性のメモリとして利用する。
【０００５】ところで、上述した強誘電体キャパシタ
を、不揮発性の強誘電体記憶装置として利用するものと
して、１個の選択トランジスタと１個の強誘電体キャパ
シタから１メモリセルを構成する方法（以下１ＴＲ−１
ＣＡＰ型セル）を先に提案した。
を、不揮発性の強誘電体記憶装置として利用するものと
して、１個の選択トランジスタと１個の強誘電体キャパ
シタから１メモリセルを構成する方法（以下１ＴＲ−１
ＣＡＰ型セル）を先に提案した。
【０００６】図１０は、１ＴＲ−１ＣＡＰ型セルを有す
る強誘電体記憶装置のメモリアレイ図である。
る強誘電体記憶装置のメモリアレイ図である。
【０００７】図１０のメモリアレイは、いわゆる折り返
しビット線構造をなしており、図中、ＭＡ、ＭＡ’はメ
モリセル、ＭＲＡ、ＭＲＡ’は比較セル、ＷＬＡ、ＷＬ
Ａ’はワード線、ＢＬＡ、ＢＬＡ’はビット線、ＰＬＡ
はプレート電極線、ＲＷＬＡ、ＲＷＬＡ’は比較セルを
駆動するためのワード線、ＲＰＬＡは比較セルを駆動す
るためのプレート電極線、ＣＬは各ビット線ＢＬＡ、Ｂ
ＬＡ’の負荷容量をそれぞれ示している。メモリセルＭ
Ａは選択トランジスタＴＡおよび強誘電体キャパシタＣ
Ａにより構成され、メモリセルＭＡ’は選択トランジス
タＴＡ’および強誘電体キャパシタＣＡ’により構成さ
れる。比較セルＭＲＡ、ＭＲＡ’は、メモリセルＭＡ、
ＭＡ’のデータを比較読み出しするために設けられ、比
較セルＭＲＡの場合には選択トランジスタＴＲＡおよび
強誘電体キャパシタＣＲＡにより構成され、比較セルＭ
ＲＡ’の場合には選択トランジスタＴＲＡ’および強誘
電体キャパシタＣＲＡ’により構成される。
しビット線構造をなしており、図中、ＭＡ、ＭＡ’はメ
モリセル、ＭＲＡ、ＭＲＡ’は比較セル、ＷＬＡ、ＷＬ
Ａ’はワード線、ＢＬＡ、ＢＬＡ’はビット線、ＰＬＡ
はプレート電極線、ＲＷＬＡ、ＲＷＬＡ’は比較セルを
駆動するためのワード線、ＲＰＬＡは比較セルを駆動す
るためのプレート電極線、ＣＬは各ビット線ＢＬＡ、Ｂ
ＬＡ’の負荷容量をそれぞれ示している。メモリセルＭ
Ａは選択トランジスタＴＡおよび強誘電体キャパシタＣ
Ａにより構成され、メモリセルＭＡ’は選択トランジス
タＴＡ’および強誘電体キャパシタＣＡ’により構成さ
れる。比較セルＭＲＡ、ＭＲＡ’は、メモリセルＭＡ、
ＭＡ’のデータを比較読み出しするために設けられ、比
較セルＭＲＡの場合には選択トランジスタＴＲＡおよび
強誘電体キャパシタＣＲＡにより構成され、比較セルＭ
ＲＡ’の場合には選択トランジスタＴＲＡ’および強誘
電体キャパシタＣＲＡ’により構成される。
【０００８】図１０の１ＴＲ−１ＣＡＰ型セルを有する
強誘電体記憶装置においては、たとえば、メモリセルＭ
Ａのデータ読み出しは、読み出しビット線ＢＬＡの折り
返し方向に隣接した比較ビット線ＢＬＡ’に接続された
比較セルＭＲＡ’との比較により行われ、メモリセルＭ
Ａ’のデータ読み出しは、読み出しビット線ＢＬＡ’の
折り返し方向に隣接した比較ビット線ＢＬＡに接続され
た比較セルＭＲＡとの比較により行われる。また比較セ
ルＭＲＡ、ＭＲＡ’においては、それぞれ図９（ａ）の
ヒステリシス特性において、＋Ｑｒまたは−Ｑｒの残留
分極電荷が読み出される場合の中間状態になるように、
たとえばキャパシタ面積またはバイアス電圧等を調節し
て、最適設計される。したがって、１ＴＲ−１ＣＡＰ型
セルにおいては、読み出しセルによる読み出しビット線
と比較セルによる比較ビット線の間の電位差が、センス
アンプＳＡによりに増幅されて、データの判定がなされ
る。
強誘電体記憶装置においては、たとえば、メモリセルＭ
Ａのデータ読み出しは、読み出しビット線ＢＬＡの折り
返し方向に隣接した比較ビット線ＢＬＡ’に接続された
比較セルＭＲＡ’との比較により行われ、メモリセルＭ
Ａ’のデータ読み出しは、読み出しビット線ＢＬＡ’の
折り返し方向に隣接した比較ビット線ＢＬＡに接続され
た比較セルＭＲＡとの比較により行われる。また比較セ
ルＭＲＡ、ＭＲＡ’においては、それぞれ図９（ａ）の
ヒステリシス特性において、＋Ｑｒまたは−Ｑｒの残留
分極電荷が読み出される場合の中間状態になるように、
たとえばキャパシタ面積またはバイアス電圧等を調節し
て、最適設計される。したがって、１ＴＲ−１ＣＡＰ型
セルにおいては、読み出しセルによる読み出しビット線
と比較セルによる比較ビット線の間の電位差が、センス
アンプＳＡによりに増幅されて、データの判定がなされ
る。
【０００９】
【発明が解決しようとする課題】ところで、上述した１
ＴＲ−１ＣＡＰ型セルを有する強誘電体記憶装置におい
ては、以下のような問題がある。
ＴＲ−１ＣＡＰ型セルを有する強誘電体記憶装置におい
ては、以下のような問題がある。
【００１０】すなわち、図１０の１ＴＲ−１ＣＡＰ型セ
ルを有する強誘電体記憶装置においては、上述した比較
セルをメモリセルと同様に１個の選択トランジスタと１
個の強誘電体キャパシタより構成し、比較読み出し時に
上記比較セルがデータ１およびデータ０の中間状態にな
るように、たとえばキャパシタ面積またはバイアス電圧
等を調節しなければならない。
ルを有する強誘電体記憶装置においては、上述した比較
セルをメモリセルと同様に１個の選択トランジスタと１
個の強誘電体キャパシタより構成し、比較読み出し時に
上記比較セルがデータ１およびデータ０の中間状態にな
るように、たとえばキャパシタ面積またはバイアス電圧
等を調節しなければならない。
【００１１】ところが、上記比較セルがデータ１および
データ０の中間状態になるように、最適設計することは
難かしく、また上記比較セルのデータ１およびデータ０
の中間状態からのずれは、読み出しマージンの減少をも
たらしてしまう。さらに、１ＴＲ−１ＣＡＰ型セルにお
いては、読み出しセルまたは比較セルがレイアウト上離
れて配置される。したがって、プロセス上のバラツキに
より、読み出しセルまたは比較セルの特性がバラツク
と、読み出し時の動作マージンが充分確保できなくな
り、信頼性に欠けるという問題がある。
データ０の中間状態になるように、最適設計することは
難かしく、また上記比較セルのデータ１およびデータ０
の中間状態からのずれは、読み出しマージンの減少をも
たらしてしまう。さらに、１ＴＲ−１ＣＡＰ型セルにお
いては、読み出しセルまたは比較セルがレイアウト上離
れて配置される。したがって、プロセス上のバラツキに
より、読み出しセルまたは比較セルの特性がバラツク
と、読み出し時の動作マージンが充分確保できなくな
り、信頼性に欠けるという問題がある。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、強誘電体キャパシタの分極方向
によってデータの記憶を行う強誘電体記憶装置、特に１
ＴＲ−１ＣＡＰ型セルを有する強誘電体記憶装置におい
て、読み出し時の動作マージンが充分確保でき、ひいて
は信頼性の向上を図れる強誘電体記憶装置を提供するこ
とにある。
のであり、その目的は、強誘電体キャパシタの分極方向
によってデータの記憶を行う強誘電体記憶装置、特に１
ＴＲ−１ＣＡＰ型セルを有する強誘電体記憶装置におい
て、読み出し時の動作マージンが充分確保でき、ひいて
は信頼性の向上を図れる強誘電体記憶装置を提供するこ
とにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体記憶装置は、行状に配列されたワ
ード線と列状に配列されたビット線との各交差点に配置
された１個の選択トランジスタと１個の強誘電体キャパ
シタより構成されるメモリセルの上記強誘電体キャパシ
タの分極方向によって、互いに逆相の第１のデータまた
は第２のデータのどちらかのデータを記憶する強誘電体
記憶装置であって、データ読み出し時に選択されたワー
ド線内のそれぞれの読み出しセル毎に対応して、比較読
み出しを行い、かつ互いに逆相のデータを記憶する第１
の比較セルおよび第２の比較セルと、上記読み出しセル
が接続された読み出しビット線毎に対応して、上記第１
の比較セルおよび第２の比較セルが接続された比較ビッ
ト線とを有する。
め、本発明の強誘電体記憶装置は、行状に配列されたワ
ード線と列状に配列されたビット線との各交差点に配置
された１個の選択トランジスタと１個の強誘電体キャパ
シタより構成されるメモリセルの上記強誘電体キャパシ
タの分極方向によって、互いに逆相の第１のデータまた
は第２のデータのどちらかのデータを記憶する強誘電体
記憶装置であって、データ読み出し時に選択されたワー
ド線内のそれぞれの読み出しセル毎に対応して、比較読
み出しを行い、かつ互いに逆相のデータを記憶する第１
の比較セルおよび第２の比較セルと、上記読み出しセル
が接続された読み出しビット線毎に対応して、上記第１
の比較セルおよび第２の比較セルが接続された比較ビッ
ト線とを有する。
【００１４】また、上記強誘電体記憶装置は、データ読
み出し時に、上記読み出しセルのデータを上記読み出し
ビット線に、上記第１の比較セルおよび第２の比較セル
のデータを上記比較ビット線に並列に読み出して、上記
読み出しビット線電位と上記比較ビット線電位の比較結
果により、上記読み出しセルのデータを判定する手段を
有する。
み出し時に、上記読み出しセルのデータを上記読み出し
ビット線に、上記第１の比較セルおよび第２の比較セル
のデータを上記比較ビット線に並列に読み出して、上記
読み出しビット線電位と上記比較ビット線電位の比較結
果により、上記読み出しセルのデータを判定する手段を
有する。
【００１５】また、上記強誘電体記憶装置においては、
上記読み出しセルの強誘電体キャパシタよりも上記第１
の比較セルおよび第２の比較セルの強誘電体キャパシタ
のサイズを小さくする。
上記読み出しセルの強誘電体キャパシタよりも上記第１
の比較セルおよび第２の比較セルの強誘電体キャパシタ
のサイズを小さくする。
【００１６】あるいは、上記強誘電体記憶装置において
は、上記読み出しセルの強誘電体キャパシタと上記第１
の比較セルおよび第２の比較セルの強誘電体キャパシタ
は同サイズとする。
は、上記読み出しセルの強誘電体キャパシタと上記第１
の比較セルおよび第２の比較セルの強誘電体キャパシタ
は同サイズとする。
【００１７】この場合、上記比較ビット線は付加容量を
接続する手段を有し、データ読み出し時に上記比較ビッ
ト線に上記付加容量を接続する。
接続する手段を有し、データ読み出し時に上記比較ビッ
ト線に上記付加容量を接続する。
【００１８】たとえば、上記負荷容量は選択されないメ
モリアレイ内のビット線とすることができる。
モリアレイ内のビット線とすることができる。
【００１９】また、上記強誘電体記憶装置において、上
記第１の比較セルおよび第２の比較セルは、それぞれの
ワード線とビット線との交差点に配置された１個の選択
トランジスタと１個の強誘電体キャパシタと、当該強誘
電体キャパシタと上記選択トランジスタとの接続部を所
定の第１の電位または第２の電位に接続する接続手段を
有する。
記第１の比較セルおよび第２の比較セルは、それぞれの
ワード線とビット線との交差点に配置された１個の選択
トランジスタと１個の強誘電体キャパシタと、当該強誘
電体キャパシタと上記選択トランジスタとの接続部を所
定の第１の電位または第２の電位に接続する接続手段を
有する。
【００２０】また、上記強誘電体記憶装置は、上記デー
タ読み出し後に、上記第１の比較セルを上記第１の電位
に接続することにより上記第１の比較セルに所望のデー
タの書き込みを行い、上記第２の比較セルを上記第２の
電位に接続することにより上記第２の比較セルに所望の
データの書き込みを行う手段を有する。
タ読み出し後に、上記第１の比較セルを上記第１の電位
に接続することにより上記第１の比較セルに所望のデー
タの書き込みを行い、上記第２の比較セルを上記第２の
電位に接続することにより上記第２の比較セルに所望の
データの書き込みを行う手段を有する。
【００２１】本発明の強誘電体記憶装置によれば、１Ｔ
Ｒ−１ＣＡＰ型セルの強誘電体記憶装置において、それ
ぞれの読み出しセル毎に、互いに逆相のデータが記憶さ
れた第１の比較セルおよび第２の比較セルの２個の比較
セルにより構成される比較セルを有し、上記読み出しセ
ルが接続された読み出しビット線と、上記第１の比較セ
ルおよび第２の比較セルが接続された比較ビット線との
間で比較読み出しが行われる。その結果、上記読み出し
セルのデータは、上記第１の比較セルおよび第２の比較
セルの合成データに対して比較が行われることになり、
１データと０データの中間状態と比較されることにな
る。したがって、読み出しマージンの確保が容易とな
る。
Ｒ−１ＣＡＰ型セルの強誘電体記憶装置において、それ
ぞれの読み出しセル毎に、互いに逆相のデータが記憶さ
れた第１の比較セルおよび第２の比較セルの２個の比較
セルにより構成される比較セルを有し、上記読み出しセ
ルが接続された読み出しビット線と、上記第１の比較セ
ルおよび第２の比較セルが接続された比較ビット線との
間で比較読み出しが行われる。その結果、上記読み出し
セルのデータは、上記第１の比較セルおよび第２の比較
セルの合成データに対して比較が行われることになり、
１データと０データの中間状態と比較されることにな
る。したがって、読み出しマージンの確保が容易とな
る。
【００２２】また、上記強誘電体記憶装置において、上
記読み出しセルの強誘電体キャパシタよりも上記第１の
比較セルおよび第２の比較セルの強誘電体キャパシタの
サイズが小さくなるように理想的には半分に設計する。
その結果、上記第１の比較セルおよび第２の比較セルの
合成データは、１読み出しデータと０読み出しデータの
中間値となる。
記読み出しセルの強誘電体キャパシタよりも上記第１の
比較セルおよび第２の比較セルの強誘電体キャパシタの
サイズが小さくなるように理想的には半分に設計する。
その結果、上記第１の比較セルおよび第２の比較セルの
合成データは、１読み出しデータと０読み出しデータの
中間値となる。
【００２３】あるいは、上記強誘電体記憶装置において
は、上記読み出しセルの強誘電体キャパシタと上記第１
の比較セルおよび第２の比較セルの強誘電体キャパシタ
は同サイズとし、上記比較ビット線には負荷容量、理想
的には通常のビット線と同容量の付加容量を接続する。
その結果、上記第１の比較セルおよび第２の比較セルの
合成データを読み出した比較ビット線は、１データの読
み出しビット線と０データの読み出しビット線の中間状
態となる。
は、上記読み出しセルの強誘電体キャパシタと上記第１
の比較セルおよび第２の比較セルの強誘電体キャパシタ
は同サイズとし、上記比較ビット線には負荷容量、理想
的には通常のビット線と同容量の付加容量を接続する。
その結果、上記第１の比較セルおよび第２の比較セルの
合成データを読み出した比較ビット線は、１データの読
み出しビット線と０データの読み出しビット線の中間状
態となる。
【００２４】具体的には、上記付加容量は、選択されな
いメモリアレイ内のビット線とすることにより、通常の
ビット線と同容量にすることが可能である。
いメモリアレイ内のビット線とすることにより、通常の
ビット線と同容量にすることが可能である。
【００２５】また、上記強誘電体記憶装置において、上
記第１の比較セルおよび第２の比較セルは、通常のメモ
リセルと同様の１ＴＲ−１ＣＡＰ型セルの強誘電体キャ
パシタと選択トランジスタとの接続部を、それぞれ所定
の第１の電位または第２の電位に接続する接続手段を有
し、上記データ読み出し後に、それぞれ所定の電位に接
続することにより、互いに逆相の所望のデータの書き込
みを行うことができる。その結果、データ読み出し時に
上記第１の比較セルおよび第２の比較セルのデータ内容
が破壊されても、データの回復が可能となる。
記第１の比較セルおよび第２の比較セルは、通常のメモ
リセルと同様の１ＴＲ−１ＣＡＰ型セルの強誘電体キャ
パシタと選択トランジスタとの接続部を、それぞれ所定
の第１の電位または第２の電位に接続する接続手段を有
し、上記データ読み出し後に、それぞれ所定の電位に接
続することにより、互いに逆相の所望のデータの書き込
みを行うことができる。その結果、データ読み出し時に
上記第１の比較セルおよび第２の比較セルのデータ内容
が破壊されても、データの回復が可能となる。
【００２６】
【発明の実施の形態】図１は、本発明に係る強誘電体記
憶装置、具体的には１ＴＲ−１ＣＡＰ型セルを有する強
誘電体記憶装置における、第１の実施形態を示す図であ
る。
憶装置、具体的には１ＴＲ−１ＣＡＰ型セルを有する強
誘電体記憶装置における、第１の実施形態を示す図であ
る。
【００２７】図１の第１の実施形態は、上述した第１の
比較セルおよび第２の比較セルの強誘電体キャパシタの
サイズが、メモリセルの各強誘電体キャパシタの半分の
サイズに設計されることにより、２つの第１の比較セル
および第２の比較セルの合成データが、１読み出しデー
タと０読み出しデータの中間値となるようにした場合で
ある。
比較セルおよび第２の比較セルの強誘電体キャパシタの
サイズが、メモリセルの各強誘電体キャパシタの半分の
サイズに設計されることにより、２つの第１の比較セル
および第２の比較セルの合成データが、１読み出しデー
タと０読み出しデータの中間値となるようにした場合で
ある。
【００２８】図１のメモリアレイは、いわゆる折り返し
ビット線構造をなすメモリアレイＡにより構成されてい
る。メモリアレイＡにおいて、メモリセルＭＡは選択ト
ランジスタＴ１１および強誘電体キャパシタＣ５により
構成され、メモリセルＭＡ’は選択トランジスタＴ１２
および強誘電体キャパシタＣ６により構成されている。
また、ＷＬＡ、ＷＬＡ’はワード線、ＢＬＡ、ＢＬＡ’
はビット線、ＰＬＡはプレート電極線をそれぞれ示して
いる。
ビット線構造をなすメモリアレイＡにより構成されてい
る。メモリアレイＡにおいて、メモリセルＭＡは選択ト
ランジスタＴ１１および強誘電体キャパシタＣ５により
構成され、メモリセルＭＡ’は選択トランジスタＴ１２
および強誘電体キャパシタＣ６により構成されている。
また、ＷＬＡ、ＷＬＡ’はワード線、ＢＬＡ、ＢＬＡ’
はビット線、ＰＬＡはプレート電極線をそれぞれ示して
いる。
【００２９】さらに、ビット線ＢＬＡに対応して比較セ
ルＲＭ１、ＲＭ２が、またビット線ＢＬＡ’に対応して
比較セルＲＭ１’、ＲＭ２が設けられている。比較セル
ＲＭ１は、選択トランジスタＴ３、強誘電体キャパシタ
Ｃ１およびプリセットトランジスタＴ４により構成さ
れ、プリセット信号ＰＳにより、当該強誘電体キャパシ
タＣ１を電源電圧ＶＣＣの供給ラインに接続することに
より、データ１（第１のデータ）にプリセットする。比
較セルＲＭ２は、選択トランジスタＴ７、強誘電体キャ
パシタＣ３およびプリセットトランジスタＴ８により構
成され、プリセット信号ＰＳにより、当該強誘電体キャ
パシタＣ３を電源電圧ＶＳＳの供給ラインに接続するこ
とにより、データ０（第２のデータ）にプリセットす
る。
ルＲＭ１、ＲＭ２が、またビット線ＢＬＡ’に対応して
比較セルＲＭ１’、ＲＭ２が設けられている。比較セル
ＲＭ１は、選択トランジスタＴ３、強誘電体キャパシタ
Ｃ１およびプリセットトランジスタＴ４により構成さ
れ、プリセット信号ＰＳにより、当該強誘電体キャパシ
タＣ１を電源電圧ＶＣＣの供給ラインに接続することに
より、データ１（第１のデータ）にプリセットする。比
較セルＲＭ２は、選択トランジスタＴ７、強誘電体キャ
パシタＣ３およびプリセットトランジスタＴ８により構
成され、プリセット信号ＰＳにより、当該強誘電体キャ
パシタＣ３を電源電圧ＶＳＳの供給ラインに接続するこ
とにより、データ０（第２のデータ）にプリセットす
る。
【００３０】比較セルＲＭ１’は、選択トランジスタＴ
５、強誘電体キャパシタＣ２およびプリセットトランジ
スタＴ６により構成され、プリセット信号ＰＳにより、
当該強誘電体キャパシタＣ２を電源電圧ＶＳＳの供給ラ
インに接続することにより、データ０（第２のデータ）
にプリセットする。比較セルＲＭ２’は、選択トランジ
スタＴ１０、強誘電体キャパシタＣ４およびプリセット
トランジスタＴ９により構成され、プリセット信号ＰＳ
により、当該強誘電体キャパシタＣ４を電源電圧ＶＣＣ
の供給ラインに接続することにより、データ１（第１の
データ）にプリセットする。また、ＲＷＬ１、ＲＷＬ
１’、ＲＷＬ２、ＲＷＬ２’、ＲＰＬ１、ＲＰＬ２は、
それぞれの比較セルを駆動するためのワード線、プレー
ト電極線をそれぞれ示している。
５、強誘電体キャパシタＣ２およびプリセットトランジ
スタＴ６により構成され、プリセット信号ＰＳにより、
当該強誘電体キャパシタＣ２を電源電圧ＶＳＳの供給ラ
インに接続することにより、データ０（第２のデータ）
にプリセットする。比較セルＲＭ２’は、選択トランジ
スタＴ１０、強誘電体キャパシタＣ４およびプリセット
トランジスタＴ９により構成され、プリセット信号ＰＳ
により、当該強誘電体キャパシタＣ４を電源電圧ＶＣＣ
の供給ラインに接続することにより、データ１（第１の
データ）にプリセットする。また、ＲＷＬ１、ＲＷＬ
１’、ＲＷＬ２、ＲＷＬ２’、ＲＰＬ１、ＲＰＬ２は、
それぞれの比較セルを駆動するためのワード線、プレー
ト電極線をそれぞれ示している。
【００３１】また、トランジスタＴ１、Ｔ２は、プリチ
ャージ信号φＰＣにより、ビット線ＢＬＡ、ＢＬＡ’を
接地電圧ＶＳＳにプリチャージするためのトランジスタ
である。ＳＡはセンスアンプを示し、センスアンプＳＡ
はセンスイネーブル信号φＳＥで活性化される。Ｎ１、
Ｎ２はセンスアンプＳＡの入出力ノードを示し、トラン
ジスタＴ１３、Ｔ１４は、入出力ノードＮ１、Ｎ２を、
選択信号Ｓ１により、それぞれビット線ＢＬＡ、ＢＬ
Ａ’に接続する。
ャージ信号φＰＣにより、ビット線ＢＬＡ、ＢＬＡ’を
接地電圧ＶＳＳにプリチャージするためのトランジスタ
である。ＳＡはセンスアンプを示し、センスアンプＳＡ
はセンスイネーブル信号φＳＥで活性化される。Ｎ１、
Ｎ２はセンスアンプＳＡの入出力ノードを示し、トラン
ジスタＴ１３、Ｔ１４は、入出力ノードＮ１、Ｎ２を、
選択信号Ｓ１により、それぞれビット線ＢＬＡ、ＢＬ
Ａ’に接続する。
【００３２】図２は、図１の第１の実施形態において、
メモリセルＭＡ、ＭＡ’の読み出しを行う場合に、選択
信号Ｓ１の制御により、センスアンプＳＡの入出力ノー
ドＮ１、Ｎ２に、いずれの読み出しセルまたは比較セル
が接続されるかを示す図である。
メモリセルＭＡ、ＭＡ’の読み出しを行う場合に、選択
信号Ｓ１の制御により、センスアンプＳＡの入出力ノー
ドＮ１、Ｎ２に、いずれの読み出しセルまたは比較セル
が接続されるかを示す図である。
【００３３】すなわち、選択信号Ｓ１はハイレベル（ハ
イ）であって、メモリセルＭＡの読み出しを行う場合に
は、ノードＮ１にはメモリセルＭＡが接続され、ノード
Ｎ２には０データが記録された比較セルＲＭ１’、およ
び１データが記録された比較セルＲＭ２’が接続され
る。また、メモリセルＭＡ’の読み出しを行う場合に
は、ノードＮ１には１データが記録された比較セルＲＭ
１、および０データが記録された比較セルＲＭ２が接続
され、ノードＮ２にはメモリセルＭＡ’が接続される。
イ）であって、メモリセルＭＡの読み出しを行う場合に
は、ノードＮ１にはメモリセルＭＡが接続され、ノード
Ｎ２には０データが記録された比較セルＲＭ１’、およ
び１データが記録された比較セルＲＭ２’が接続され
る。また、メモリセルＭＡ’の読み出しを行う場合に
は、ノードＮ１には１データが記録された比較セルＲＭ
１、および０データが記録された比較セルＲＭ２が接続
され、ノードＮ２にはメモリセルＭＡ’が接続される。
【００３４】次に、図１の第１の実施形態における、メ
モリセルに対する書き込み動作および読み出し動作につ
いて説明する。
モリセルに対する書き込み動作および読み出し動作につ
いて説明する。
【００３５】図３は、図１の第１の実施形態において、
メモリセルＭＡに対する書き込み動作の、タイミングチ
ャートを示す図である。図３の書き込み動作は、従来の
１ＴＲ−１ＣＡＰ型セルの強誘電体記憶装置の書き込み
動作と同様である。
メモリセルＭＡに対する書き込み動作の、タイミングチ
ャートを示す図である。図３の書き込み動作は、従来の
１ＴＲ−１ＣＡＰ型セルの強誘電体記憶装置の書き込み
動作と同様である。
【００３６】まず、メモリセルＭＡが接続されたビット
線ＢＬＡを接地電圧ＶＳＳ（０Ｖ）にプリチャージした
後、時刻ｔ１で、当該メモリセルＭＡに書き込むべきデ
ータが１データの場合にはビット線ＢＬＡを電源電圧Ｖ
ＣＣ（３．３Ｖ）に設定し、また、当該メモリセルＭＡ
に書き込むべきデータが０データの場合にはビット線Ｂ
ＬＡを接地電圧ＶＳＳ（０Ｖ）に設定する。
線ＢＬＡを接地電圧ＶＳＳ（０Ｖ）にプリチャージした
後、時刻ｔ１で、当該メモリセルＭＡに書き込むべきデ
ータが１データの場合にはビット線ＢＬＡを電源電圧Ｖ
ＣＣ（３．３Ｖ）に設定し、また、当該メモリセルＭＡ
に書き込むべきデータが０データの場合にはビット線Ｂ
ＬＡを接地電圧ＶＳＳ（０Ｖ）に設定する。
【００３７】次に時刻ｔ２で、メモリセルＭＡが接続さ
れたワード線ＷＬＡを０Ｖから５Ｖに、プレート電極線
ＰＬＡを０Ｖから３．３Ｖに立ち上げる。その結果、メ
モリセルＭＡに書き込むべきデータが０データの場合に
おいて、メモリセルＭＡの強誘電体キャパシタＣ５が、
図９（ａ）のヒステリシス特性においてＤ点の状態に時
刻ｔ３までに移動し、データの書き込みが完了する。
れたワード線ＷＬＡを０Ｖから５Ｖに、プレート電極線
ＰＬＡを０Ｖから３．３Ｖに立ち上げる。その結果、メ
モリセルＭＡに書き込むべきデータが０データの場合に
おいて、メモリセルＭＡの強誘電体キャパシタＣ５が、
図９（ａ）のヒステリシス特性においてＤ点の状態に時
刻ｔ３までに移動し、データの書き込みが完了する。
【００３８】次に時刻ｔ３で、ワード線ＷＬＡを５Ｖに
保持したまま、プレート電極線ＰＬＡを３．３Ｖから０
Ｖに立ち下げる。その結果、メモリセルＭＡに書き込む
べきデータが１データの場合において、メモリセルＭＡ
の強誘電体キャパシタＣ５が、図９（ａ）のヒステリシ
ス特性においてＣ点の状態に時刻ｔ４までに移動し、デ
ータの書き込みが完了する。最後に、ワード線ＷＬＡを
５Ｖから０Ｖに立ち下げることにより、書き込み動作が
終了する。
保持したまま、プレート電極線ＰＬＡを３．３Ｖから０
Ｖに立ち下げる。その結果、メモリセルＭＡに書き込む
べきデータが１データの場合において、メモリセルＭＡ
の強誘電体キャパシタＣ５が、図９（ａ）のヒステリシ
ス特性においてＣ点の状態に時刻ｔ４までに移動し、デ
ータの書き込みが完了する。最後に、ワード線ＷＬＡを
５Ｖから０Ｖに立ち下げることにより、書き込み動作が
終了する。
【００３９】図４は、図１の第１の実施形態において、
たとえばメモリセルＭＡに対する読み出し動作の、タイ
ミングチャートを示す図である。
たとえばメモリセルＭＡに対する読み出し動作の、タイ
ミングチャートを示す図である。
【００４０】まず、時刻ｔ１で、プリチャージ信号φＰ
Ｃを０Ｖから３．３Ｖに立ち上げることにより、メモリ
セルＭＡが接続されたビット線ＢＬＡ、および比較セル
ＲＭ１’、ＲＭ２’が接続されたビット線ＢＬＡ’が０
Ｖにプリチャージされる。また、時刻ｔ２で、プリチャ
ージ信号φＰＣが３．３Ｖから０Ｖに立ち下げられてビ
ット線の初期設定を終了する。
Ｃを０Ｖから３．３Ｖに立ち上げることにより、メモリ
セルＭＡが接続されたビット線ＢＬＡ、および比較セル
ＲＭ１’、ＲＭ２’が接続されたビット線ＢＬＡ’が０
Ｖにプリチャージされる。また、時刻ｔ２で、プリチャ
ージ信号φＰＣが３．３Ｖから０Ｖに立ち下げられてビ
ット線の初期設定を終了する。
【００４１】次に時刻ｔ３で、メモリセルＭＡが接続さ
れたワード線ＷＬＡを０Ｖから５Ｖに、プレート電極線
ＰＬＡを０Ｖから３．３Ｖに立ち上げる。また、比較セ
ルＲＭ１’が接続されたワード線ＲＷＬ１’を０Ｖから
５Ｖに、プレート電極線ＲＰＬ１を０Ｖから３．３Ｖに
立ち上げる。また、比較セルＲＭ２’が接続されたワー
ド線ＲＷＬ２’を０Ｖから５Ｖに、プレート電極線ＲＰ
Ｌ２を０Ｖから３．３Ｖに立ち上げる。その結果、ビッ
ト線ＢＬＡの電位はメモリセルＭＡのデータ読み出しに
応じて、ビット線ＢＬＡ’の電位は比較セルＲＭ１’お
よび比較セルＲＭ２’のデータ読み出しに応じて、それ
ぞれ変化する。
れたワード線ＷＬＡを０Ｖから５Ｖに、プレート電極線
ＰＬＡを０Ｖから３．３Ｖに立ち上げる。また、比較セ
ルＲＭ１’が接続されたワード線ＲＷＬ１’を０Ｖから
５Ｖに、プレート電極線ＲＰＬ１を０Ｖから３．３Ｖに
立ち上げる。また、比較セルＲＭ２’が接続されたワー
ド線ＲＷＬ２’を０Ｖから５Ｖに、プレート電極線ＲＰ
Ｌ２を０Ｖから３．３Ｖに立ち上げる。その結果、ビッ
ト線ＢＬＡの電位はメモリセルＭＡのデータ読み出しに
応じて、ビット線ＢＬＡ’の電位は比較セルＲＭ１’お
よび比較セルＲＭ２’のデータ読み出しに応じて、それ
ぞれ変化する。
【００４２】この場合、読み出しメモリセルＭＡのデー
タが１データの場合には、図９（ａ）のヒステリシス特
性においてプラス側の分極電荷が読み出されるため、図
４に示すようにビット線ＢＬＡの電位はより高い電圧側
に変化し、読み出しメモリセルＭＡのデータが０データ
の場合には、マイナス側の分極電荷が読み出されるた
め、ビット線ＢＬＡの電位はより低い電圧側に変化す
る。また、比較セルＲＭ１’には０データ、比較セルＲ
Ｍ２’には１データが記録されており、さらに上記の比
較セルの強誘電体キャパシタのサイズが、メモリセルの
各強誘電体キャパシタの半分になるように設計されてい
る。したがって、図４に示すようにビット線ＢＬＡ’の
電位は、ビット線ＢＬＡにおいて１データを読み出した
場合、および０データを読み出した場合の電位の、中間
値となる。
タが１データの場合には、図９（ａ）のヒステリシス特
性においてプラス側の分極電荷が読み出されるため、図
４に示すようにビット線ＢＬＡの電位はより高い電圧側
に変化し、読み出しメモリセルＭＡのデータが０データ
の場合には、マイナス側の分極電荷が読み出されるた
め、ビット線ＢＬＡの電位はより低い電圧側に変化す
る。また、比較セルＲＭ１’には０データ、比較セルＲ
Ｍ２’には１データが記録されており、さらに上記の比
較セルの強誘電体キャパシタのサイズが、メモリセルの
各強誘電体キャパシタの半分になるように設計されてい
る。したがって、図４に示すようにビット線ＢＬＡ’の
電位は、ビット線ＢＬＡにおいて１データを読み出した
場合、および０データを読み出した場合の電位の、中間
値となる。
【００４３】ビット線電位が充分に変化した後、次に時
刻ｔ４で、センスイネーブル信号φＳＥを０Ｖから３．
３Ｖに立ち上げることにより、センスアンプＳＡを活性
化する。その結果、センスアンプＳＡによりメモリセル
ＭＡのデータと比較セルＲＭ１’およびＲＭ２’の合成
データとの間で比較増幅が行われ、メモリセルＭＡのデ
ータがラッチされる。
刻ｔ４で、センスイネーブル信号φＳＥを０Ｖから３．
３Ｖに立ち上げることにより、センスアンプＳＡを活性
化する。その結果、センスアンプＳＡによりメモリセル
ＭＡのデータと比較セルＲＭ１’およびＲＭ２’の合成
データとの間で比較増幅が行われ、メモリセルＭＡのデ
ータがラッチされる。
【００４４】次に時刻ｔ５で、比較セルＲＭ１’が接続
されたワード線ＲＷＬ１’、および比較セルＲＭ２’が
接続されたワード線ＲＷＬ２’を５Ｖから０Ｖに立ち下
げ、プリセット信号ＰＳを０Ｖから５Ｖに立ち上げる。
その結果、比較セルＲＭ１’は、図９（ａ）のヒステリ
シス特性において、Ｄ点の状態にプレート電極線ＲＰＬ
１が立ち下がる時刻ｔ６までに移動し、０データの再書
き込みが行われる。
されたワード線ＲＷＬ１’、および比較セルＲＭ２’が
接続されたワード線ＲＷＬ２’を５Ｖから０Ｖに立ち下
げ、プリセット信号ＰＳを０Ｖから５Ｖに立ち上げる。
その結果、比較セルＲＭ１’は、図９（ａ）のヒステリ
シス特性において、Ｄ点の状態にプレート電極線ＲＰＬ
１が立ち下がる時刻ｔ６までに移動し、０データの再書
き込みが行われる。
【００４５】次に時刻ｔ６で、メモリセルＭＡが接続さ
れたプレート電極線ＰＬＡを３．３Ｖから０Ｖに立ち下
げる。その結果、メモリセルＭＡは、図９（ａ）のヒス
テリシス特性において、１データの場合にはＣ点の状態
に、０データの場合にはＢ点の状態に、ワード線ＷＬＡ
が立ち下がる時刻ｔ７までに移動し、当該メモリセルに
対するデータの再書き込みが行われる。
れたプレート電極線ＰＬＡを３．３Ｖから０Ｖに立ち下
げる。その結果、メモリセルＭＡは、図９（ａ）のヒス
テリシス特性において、１データの場合にはＣ点の状態
に、０データの場合にはＢ点の状態に、ワード線ＷＬＡ
が立ち下がる時刻ｔ７までに移動し、当該メモリセルに
対するデータの再書き込みが行われる。
【００４６】また同様に時刻ｔ６で、比較セルＲＭ２’
が接続されたプレート電極線ＲＰＬ２を３．３Ｖから０
Ｖに立ち下げる。その結果、比較セルＲＭ２’は、図９
（ａ）のヒステリシス特性においてＣ点の状態にプリセ
ット信号ＰＳが立ち下がる時刻ｔ８までに移動し、１デ
ータの再書き込みが行われる。最後に、時刻ｔ８で、プ
リセット信号ＰＳを５Ｖから０Ｖに立ち下げることによ
り、読み出し動作が終了する。
が接続されたプレート電極線ＲＰＬ２を３．３Ｖから０
Ｖに立ち下げる。その結果、比較セルＲＭ２’は、図９
（ａ）のヒステリシス特性においてＣ点の状態にプリセ
ット信号ＰＳが立ち下がる時刻ｔ８までに移動し、１デ
ータの再書き込みが行われる。最後に、時刻ｔ８で、プ
リセット信号ＰＳを５Ｖから０Ｖに立ち下げることによ
り、読み出し動作が終了する。
【００４７】以上説明したように、本第１の実施形態に
よれば、たとえば１ＴＲ−１ＣＡＰ型セルの強誘電体記
憶装置において、データ読み出し時に、読み出しセル
は、互いに逆相のデータが記憶された第１の比較セルお
よび第２の比較セルの合成データと、比較読み出しを行
い、比較セルの強誘電体キャパシタのサイズが、メモリ
セルの各強誘電体キャパシタの半分になるように設計さ
れているので、読み出し時の動作マージンが充分確保で
き、ひいては信頼性が高い強誘電体記憶装置を実現する
ことができる。
よれば、たとえば１ＴＲ−１ＣＡＰ型セルの強誘電体記
憶装置において、データ読み出し時に、読み出しセル
は、互いに逆相のデータが記憶された第１の比較セルお
よび第２の比較セルの合成データと、比較読み出しを行
い、比較セルの強誘電体キャパシタのサイズが、メモリ
セルの各強誘電体キャパシタの半分になるように設計さ
れているので、読み出し時の動作マージンが充分確保で
き、ひいては信頼性が高い強誘電体記憶装置を実現する
ことができる。
【００４８】図５は、本発明に係る強誘電体記憶装置、
具体的には１ＴＲ−１ＣＡＰ型セルを有する強誘電体記
憶装置における、第２の実施形態を示す図である。
具体的には１ＴＲ−１ＣＡＰ型セルを有する強誘電体記
憶装置における、第２の実施形態を示す図である。
【００４９】図５の第２の実施形態は、第１の比較セル
および第２の比較セルの強誘電体キャパシタのサイズ
が、メモリセルの各強誘電体キャパシタと同サイズであ
るが、比較ビット線にビット線と同容量の付加容量を接
続することにより、上記第１の比較セルおよび第２の比
較セルの合成データが、１読み出しデータと０読み出し
データの中間値となるようにした場合である。
および第２の比較セルの強誘電体キャパシタのサイズ
が、メモリセルの各強誘電体キャパシタと同サイズであ
るが、比較ビット線にビット線と同容量の付加容量を接
続することにより、上記第１の比較セルおよび第２の比
較セルの合成データが、１読み出しデータと０読み出し
データの中間値となるようにした場合である。
【００５０】図５の第２の実施形態が、図１の第１の実
施形態と異なるのは、ビット線ＢＬＡに付加容量ＣＡ
が、ビット線ＢＬＡ’に付加容量ＣＡ’がそれぞれ動作
に応じて接続できる点にある。そのために、ビット線Ｂ
ＬＡ、ＢＬＡ’にそれぞれ付加容量ＣＡ、ＣＡ’を接続
するための転送ゲートトランジスタＴ１５、Ｔ１６およ
びその選択信号Ｓ２、Ｓ３が、図のように配置されてい
る。
施形態と異なるのは、ビット線ＢＬＡに付加容量ＣＡ
が、ビット線ＢＬＡ’に付加容量ＣＡ’がそれぞれ動作
に応じて接続できる点にある。そのために、ビット線Ｂ
ＬＡ、ＢＬＡ’にそれぞれ付加容量ＣＡ、ＣＡ’を接続
するための転送ゲートトランジスタＴ１５、Ｔ１６およ
びその選択信号Ｓ２、Ｓ３が、図のように配置されてい
る。
【００５１】また、図５の第２の実施形態において、メ
モリセルに対する書き込み動作、および読み出し動作
は、基本的に図１の第１の実施形態の場合と同様であ
る。データ読み出し時に、ビット線ＢＬＡに付加容量Ｃ
Ａ、あるいはビット線ＢＬＡ’に付加容量ＣＡ’が接続
される点のみ異なる。
モリセルに対する書き込み動作、および読み出し動作
は、基本的に図１の第１の実施形態の場合と同様であ
る。データ読み出し時に、ビット線ＢＬＡに付加容量Ｃ
Ａ、あるいはビット線ＢＬＡ’に付加容量ＣＡ’が接続
される点のみ異なる。
【００５２】図６は、図５の第２の実施形態において、
メモリセルＭＡ、ＭＡ’の読み出しを行う場合におい
て、選択信号Ｓ１、Ｓ２、Ｓ３の制御により、センスア
ンプＳＡの入出力ノードＮ１、Ｎ２にいづれの読み出し
セルまたは比較セルが接続されるかを、および付加容量
ＣＡ、ＣＡ’のどちらかが選択されるかを示す図であ
る。
メモリセルＭＡ、ＭＡ’の読み出しを行う場合におい
て、選択信号Ｓ１、Ｓ２、Ｓ３の制御により、センスア
ンプＳＡの入出力ノードＮ１、Ｎ２にいづれの読み出し
セルまたは比較セルが接続されるかを、および付加容量
ＣＡ、ＣＡ’のどちらかが選択されるかを示す図であ
る。
【００５３】すなわち、メモリセルＭＡの読み出しを行
う場合には、選択信号Ｓ１をハイ、Ｓ２をローレベル
（ロー）、Ｓ３をハイにして、ノードＮ１に読み出しセ
ルＭＡが接続され、ノードＮ２には０データが記録され
た比較セルＲＭ１’、および１データが記録された比較
セルＲＭ２’が接続され、付加容量ＣＡ’が選択され
る。また、メモリセルＭＡ’の読み出しを行う場合に
は、選択信号Ｓ１をハイ、Ｓ２をハイ、Ｓ３をローにし
て、ノードＮ１には１データが記録された比較セルＲＭ
１、および０データが記録された比較セルＲＭ２が接続
され、ノードＮ２にはメモリセルＭＡ’が接続され、付
加容量ＣＡが選択される。
う場合には、選択信号Ｓ１をハイ、Ｓ２をローレベル
（ロー）、Ｓ３をハイにして、ノードＮ１に読み出しセ
ルＭＡが接続され、ノードＮ２には０データが記録され
た比較セルＲＭ１’、および１データが記録された比較
セルＲＭ２’が接続され、付加容量ＣＡ’が選択され
る。また、メモリセルＭＡ’の読み出しを行う場合に
は、選択信号Ｓ１をハイ、Ｓ２をハイ、Ｓ３をローにし
て、ノードＮ１には１データが記録された比較セルＲＭ
１、および０データが記録された比較セルＲＭ２が接続
され、ノードＮ２にはメモリセルＭＡ’が接続され、付
加容量ＣＡが選択される。
【００５４】以上説明したように、本第２の実施形態に
よれば、たとえば１ＴＲ−１ＣＡＰ型セルの強誘電体記
憶装置において、データ読み出し時に、読み出しセル
は、互いに逆相のデータが記憶された第１の比較セルお
よび第２の比較セルの合成データと、比較読み出しを行
い、比較セルの強誘電体キャパシタのサイズが、メモリ
セルの各強誘電体キャパシタと同サイズであり、比較ビ
ット線にビット線と同容量の付加容量を接続するように
したので、読み出し時の動作マージンが充分確保でき、
ひいては信頼性が高い強誘電体記憶装置を実現すること
ができる。
よれば、たとえば１ＴＲ−１ＣＡＰ型セルの強誘電体記
憶装置において、データ読み出し時に、読み出しセル
は、互いに逆相のデータが記憶された第１の比較セルお
よび第２の比較セルの合成データと、比較読み出しを行
い、比較セルの強誘電体キャパシタのサイズが、メモリ
セルの各強誘電体キャパシタと同サイズであり、比較ビ
ット線にビット線と同容量の付加容量を接続するように
したので、読み出し時の動作マージンが充分確保でき、
ひいては信頼性が高い強誘電体記憶装置を実現すること
ができる。
【００５５】図７は、本発明に係る強誘電体記憶装置、
具体的には１ＴＲ−１ＣＡＰ型セルを有する強誘電体記
憶装置における、第３の実施形態を示す図である。
具体的には１ＴＲ−１ＣＡＰ型セルを有する強誘電体記
憶装置における、第３の実施形態を示す図である。
【００５６】図７の第３の実施形態は、第１の比較セル
および第２の比較セルの強誘電体キャパシタのサイズ
が、図５の第２の実施形態と同様、メモリセルの各強誘
電体キャパシタと同サイズであるが、比較ビット線に接
続する付加容量が、選択されないメモリアレイ内のビッ
ト線である場合である。比較ビット線に接続する付加容
量を、選択されないメモリアレイ内のビット線とするこ
とにより、比較ビット線容量は読み出しビット線容量の
２倍となり、上記第１の比較セルおよび第２の比較セル
の合成データが、１読み出しデータと０読み出しデータ
の理想的中間値となる。
および第２の比較セルの強誘電体キャパシタのサイズ
が、図５の第２の実施形態と同様、メモリセルの各強誘
電体キャパシタと同サイズであるが、比較ビット線に接
続する付加容量が、選択されないメモリアレイ内のビッ
ト線である場合である。比較ビット線に接続する付加容
量を、選択されないメモリアレイ内のビット線とするこ
とにより、比較ビット線容量は読み出しビット線容量の
２倍となり、上記第１の比較セルおよび第２の比較セル
の合成データが、１読み出しデータと０読み出しデータ
の理想的中間値となる。
【００５７】図７のメモリアレイは、いわゆる折り返し
ビット線構造をなす一対のメモリアレイＡおよびメモリ
アレイＢが、センスアンプＳＡを挟んでそれぞれ互いに
体面する方向に配置されている。
ビット線構造をなす一対のメモリアレイＡおよびメモリ
アレイＢが、センスアンプＳＡを挟んでそれぞれ互いに
体面する方向に配置されている。
【００５８】メモリアレイＡにおいて、メモリセルＭＡ
は選択トランジスタＴ１１および強誘電体キャパシタＣ
５により構成され、メモリセルＭＡ’は選択トランジス
タＴ１２および強誘電体キャパシタＣ６により構成され
ている。また、ＷＬＡ、ＷＬＡ’はワード線、ＢＬＡ、
ＢＬＡ’はビット線、ＰＬＡはプレート電極線をそれぞ
れ示している。
は選択トランジスタＴ１１および強誘電体キャパシタＣ
５により構成され、メモリセルＭＡ’は選択トランジス
タＴ１２および強誘電体キャパシタＣ６により構成され
ている。また、ＷＬＡ、ＷＬＡ’はワード線、ＢＬＡ、
ＢＬＡ’はビット線、ＰＬＡはプレート電極線をそれぞ
れ示している。
【００５９】さらに、ビット線ＢＬＡに対応して比較セ
ルＲＭＡが、またビット線ＢＬＡ’に対応して比較セル
ＲＭＡ’が設けられている。比較セルＲＭＡの場合に
は、選択トランジスタＴ３、強誘電体キャパシタＣ１お
よびプリセットトランジスタＴ４により構成され、プリ
セット信号ＰＳにより、当該強誘電体キャパシタＣ１を
電源電圧ＶＣＣの供給ラインに接続することにより、デ
ータ１（第１のデータ）にプリセットする。
ルＲＭＡが、またビット線ＢＬＡ’に対応して比較セル
ＲＭＡ’が設けられている。比較セルＲＭＡの場合に
は、選択トランジスタＴ３、強誘電体キャパシタＣ１お
よびプリセットトランジスタＴ４により構成され、プリ
セット信号ＰＳにより、当該強誘電体キャパシタＣ１を
電源電圧ＶＣＣの供給ラインに接続することにより、デ
ータ１（第１のデータ）にプリセットする。
【００６０】比較セルＲＭＡ’の場合には、選択トラン
ジスタＴ５、強誘電体キャパシタＣ２およびプリセット
トランジスタＴ６により構成され、プリセット信号ＰＳ
により、当該強誘電体キャパシタＣ２を電源電圧ＶＳＳ
の供給ラインに接続することにより、データ０（第２の
データ）にプリセットする。また、ＲＷＬＡ、ＲＷＬ
Ａ’、ＲＰＬＡは、それぞれの比較セルを駆動するため
のワード線、プレート電極線をそれぞれ示している。
ジスタＴ５、強誘電体キャパシタＣ２およびプリセット
トランジスタＴ６により構成され、プリセット信号ＰＳ
により、当該強誘電体キャパシタＣ２を電源電圧ＶＳＳ
の供給ラインに接続することにより、データ０（第２の
データ）にプリセットする。また、ＲＷＬＡ、ＲＷＬ
Ａ’、ＲＰＬＡは、それぞれの比較セルを駆動するため
のワード線、プレート電極線をそれぞれ示している。
【００６１】メモリアレイＢにおいて、メモリセルＭＢ
は選択トランジスタＴ１７および強誘電体キャパシタＣ
７により構成され、メモリセルＭＢ’は選択トランジス
タＴ１８および強誘電体キャパシタＣ８により構成され
ている。また、ＷＬＢ、ＷＬＢ’はワード線、ＢＬＢ、
ＢＬＢ’はビット線、ＰＬＢはプレート電極線をそれぞ
れ示している。
は選択トランジスタＴ１７および強誘電体キャパシタＣ
７により構成され、メモリセルＭＢ’は選択トランジス
タＴ１８および強誘電体キャパシタＣ８により構成され
ている。また、ＷＬＢ、ＷＬＢ’はワード線、ＢＬＢ、
ＢＬＢ’はビット線、ＰＬＢはプレート電極線をそれぞ
れ示している。
【００６２】さらに、ビット線ＢＬＢに対応して比較セ
ルＲＭＢが、またビット線ＢＬＢ’に対応して比較セル
ＲＭＢ’が設けられている。比較セルＲＭＢは、選択ト
ランジスタＴ７、強誘電体キャパシタＣ３およびプリセ
ットトランジスタＴ８により構成され、プリセット信号
ＰＳにより、当該強誘電体キャパシタＣ３を電源電圧Ｖ
ＳＳの供給ラインに接続することにより、データ０（第
２のデータ）にプリセットする。
ルＲＭＢが、またビット線ＢＬＢ’に対応して比較セル
ＲＭＢ’が設けられている。比較セルＲＭＢは、選択ト
ランジスタＴ７、強誘電体キャパシタＣ３およびプリセ
ットトランジスタＴ８により構成され、プリセット信号
ＰＳにより、当該強誘電体キャパシタＣ３を電源電圧Ｖ
ＳＳの供給ラインに接続することにより、データ０（第
２のデータ）にプリセットする。
【００６３】比較セルＲＭＢ’は、選択トランジスタＴ
１０、強誘電体キャパシタＣ４およびプリセットトラン
ジスタＴ９により構成され、プリセット信号ＰＳによ
り、当該強誘電体キャパシタＣ４を電源電圧ＶＣＣの供
給ラインに接続することにより、データ１（第１のデー
タ）にプリセットする。また、ＲＷＬＢ、ＲＷＬＢ’、
ＲＰＬＢは、それぞれの比較セルを駆動するためのワー
ド線、プレート電極線をそれぞれ示している。
１０、強誘電体キャパシタＣ４およびプリセットトラン
ジスタＴ９により構成され、プリセット信号ＰＳによ
り、当該強誘電体キャパシタＣ４を電源電圧ＶＣＣの供
給ラインに接続することにより、データ１（第１のデー
タ）にプリセットする。また、ＲＷＬＢ、ＲＷＬＢ’、
ＲＰＬＢは、それぞれの比較セルを駆動するためのワー
ド線、プレート電極線をそれぞれ示している。
【００６４】トランジスタＴ１、Ｔ２は、プリチャージ
信号φＰＣにより、ビット線ＢＬＡ、ＢＬＡ’を接地電
圧ＶＳＳにプリチャージするためのトランジスタであ
る。トランジスタＴ１９、Ｔ２０は、プリチャージ信号
φＰＣにより、ビット線ＢＬＢ、ＢＬＢ’を接地電圧Ｖ
ＳＳにプリチャージするためのトランジスタである。ま
たは、センスアンプＳＡは、センスイネーブル信号φＳ
Ｅで活性化される。転送ゲートトランジスタＴ１３、Ｔ
１４、Ｔ１５、Ｔ１６は、センスアンプＳＡの入出力ノ
ードＮ１、Ｎ２を、選択信号Ｓ１、Ｓ２、Ｓ３、Ｓ４に
より、それぞれビット線ＢＬＡ、ＢＬＡ’、ＢＬＢ、Ｂ
ＬＢ’のいずれかに接続する。
信号φＰＣにより、ビット線ＢＬＡ、ＢＬＡ’を接地電
圧ＶＳＳにプリチャージするためのトランジスタであ
る。トランジスタＴ１９、Ｔ２０は、プリチャージ信号
φＰＣにより、ビット線ＢＬＢ、ＢＬＢ’を接地電圧Ｖ
ＳＳにプリチャージするためのトランジスタである。ま
たは、センスアンプＳＡは、センスイネーブル信号φＳ
Ｅで活性化される。転送ゲートトランジスタＴ１３、Ｔ
１４、Ｔ１５、Ｔ１６は、センスアンプＳＡの入出力ノ
ードＮ１、Ｎ２を、選択信号Ｓ１、Ｓ２、Ｓ３、Ｓ４に
より、それぞれビット線ＢＬＡ、ＢＬＡ’、ＢＬＢ、Ｂ
ＬＢ’のいずれかに接続する。
【００６５】また、図７の第３の実施形態において、メ
モリセルに対する書き込み動作、および読み出し動作
は、基本的に図１の第１の実施形態の場合と同様であ
る。データ読み出し時に、選択されたメモリアレイ内の
比較ビット線に、選択されないメモリアレイ内のビット
線が接続される点が異なる。
モリセルに対する書き込み動作、および読み出し動作
は、基本的に図１の第１の実施形態の場合と同様であ
る。データ読み出し時に、選択されたメモリアレイ内の
比較ビット線に、選択されないメモリアレイ内のビット
線が接続される点が異なる。
【００６６】図８は、図７の第３の実施形態において、
メモリセルＭＡ、ＭＡ’、ＭＢ、ＭＢ’の読み出しを行
う場合において、選択信号Ｓ１、Ｓ２、Ｓ３、Ｓ４の制
御により、センスアンプＳＡの入出力ノードＮ１、Ｎ２
にいずれの読み出しセルまたは比較セルが接続されるか
を示す図である。
メモリセルＭＡ、ＭＡ’、ＭＢ、ＭＢ’の読み出しを行
う場合において、選択信号Ｓ１、Ｓ２、Ｓ３、Ｓ４の制
御により、センスアンプＳＡの入出力ノードＮ１、Ｎ２
にいずれの読み出しセルまたは比較セルが接続されるか
を示す図である。
【００６７】すなわち、メモリセルＭＡの読み出しを行
う場合には、選択信号Ｓ１をハイ、Ｓ２をハイ、Ｓ３を
ロー，Ｓ４をハイにして、ノードＮ１に読み出しセルＭ
Ａが接続され、ノードＮ２には０データが記録された比
較セルＲＭＡ’、および１データが記録された比較セル
ＲＭＢ’が接続される。また、メモリセルＭＡ’の読み
出しを行う場合には、選択信号Ｓ１をハイ、Ｓ２をハ
イ、Ｓ３をハイ、Ｓ４をローにして、ノードＮ１に１デ
ータが記録された比較セルＲＭＡ、および０データが記
録された比較セルＲＭＢが接続され、ノードＮ２には読
み出しセルＭＡ’が接続される。
う場合には、選択信号Ｓ１をハイ、Ｓ２をハイ、Ｓ３を
ロー，Ｓ４をハイにして、ノードＮ１に読み出しセルＭ
Ａが接続され、ノードＮ２には０データが記録された比
較セルＲＭＡ’、および１データが記録された比較セル
ＲＭＢ’が接続される。また、メモリセルＭＡ’の読み
出しを行う場合には、選択信号Ｓ１をハイ、Ｓ２をハ
イ、Ｓ３をハイ、Ｓ４をローにして、ノードＮ１に１デ
ータが記録された比較セルＲＭＡ、および０データが記
録された比較セルＲＭＢが接続され、ノードＮ２には読
み出しセルＭＡ’が接続される。
【００６８】また、メモリセルＭＢの読み出しを行う場
合には、選択信号Ｓ１をロー、Ｓ２をハイ、Ｓ３をハ
イ、Ｓ４をハイにして、ノードＮ１に読み出しセルＭＢ
が接続され、ノードＮ２には０データが記録された比較
セルＲＭＡ’、および１データが記録された比較セルＲ
ＭＢ’が接続される。また、メモリセルＭＢ’の読み出
しを行う場合には、選択信号Ｓ１をハイ、Ｓ２をロー、
Ｓ３をハイ、Ｓ４をハイにして、ノードＮ１に１データ
が記録された比較セルＲＭＡ、および０データが記録さ
れた比較セルＲＭＢが接続され、ノードＮ２には読み出
しセルが接続される。
合には、選択信号Ｓ１をロー、Ｓ２をハイ、Ｓ３をハ
イ、Ｓ４をハイにして、ノードＮ１に読み出しセルＭＢ
が接続され、ノードＮ２には０データが記録された比較
セルＲＭＡ’、および１データが記録された比較セルＲ
ＭＢ’が接続される。また、メモリセルＭＢ’の読み出
しを行う場合には、選択信号Ｓ１をハイ、Ｓ２をロー、
Ｓ３をハイ、Ｓ４をハイにして、ノードＮ１に１データ
が記録された比較セルＲＭＡ、および０データが記録さ
れた比較セルＲＭＢが接続され、ノードＮ２には読み出
しセルが接続される。
【００６９】以上説明したように、本第３の実施形態に
よれば、たとえば１ＴＲ−１ＣＡＰ型セルの強誘電体記
憶装置において、データ読み出し時に、読み出しセル
は、互いに逆相のデータが記憶された第１の比較セルお
よび第２の比較セルの合成データと、比較読み出しを行
い、比較セルの強誘電体キャパシタのサイズが、メモリ
セルの各強誘電体キャパシタと同サイズであり、比較ビ
ット線に付加容量として、選択されないメモリアレイ内
のビット線を接続するようにしたので、読み出し時の動
作マージンが充分確保でき、ひいては信頼性が高い強誘
電体記憶装置を実現することができる。
よれば、たとえば１ＴＲ−１ＣＡＰ型セルの強誘電体記
憶装置において、データ読み出し時に、読み出しセル
は、互いに逆相のデータが記憶された第１の比較セルお
よび第２の比較セルの合成データと、比較読み出しを行
い、比較セルの強誘電体キャパシタのサイズが、メモリ
セルの各強誘電体キャパシタと同サイズであり、比較ビ
ット線に付加容量として、選択されないメモリアレイ内
のビット線を接続するようにしたので、読み出し時の動
作マージンが充分確保でき、ひいては信頼性が高い強誘
電体記憶装置を実現することができる。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
たとえば１ＴＲ−１ＣＡＰ型セルの強誘電体記憶装置に
おいて、読み出し時の動作マージンが充分確保でき、ひ
いては信頼性が高い強誘電体記憶装置を提供することが
できる。
たとえば１ＴＲ−１ＣＡＰ型セルの強誘電体記憶装置に
おいて、読み出し時の動作マージンが充分確保でき、ひ
いては信頼性が高い強誘電体記憶装置を提供することが
できる。
【図１】本発明に係る強誘電体記憶装置における、第１
の実施形態を示す図である。
の実施形態を示す図である。
【図２】図１の第１の実施形態において、読み出し動作
時に、センスアンプのそれぞれ入出力ノードがいずれの
読み出しセルまたは比較セルに接続されるかを示す図で
ある。
時に、センスアンプのそれぞれ入出力ノードがいずれの
読み出しセルまたは比較セルに接続されるかを示す図で
ある。
【図３】図１の第１の実施形態において、メモリセルに
対する書き込み動作のタイミングチャートを示す図であ
る。
対する書き込み動作のタイミングチャートを示す図であ
る。
【図４】図１の第１の実施形態において、メモリセルに
対する読み出し動作のタイミングチャートを示す図であ
る。
対する読み出し動作のタイミングチャートを示す図であ
る。
【図５】本発明に係る強誘電体記憶装置における、第２
の実施形態を示す図である。
の実施形態を示す図である。
【図６】図５の第２の実施形態において、読み出し動作
時に、センスアンプのそれぞれ入出力ノードがいずれの
読み出しセルまたは比較セルに接続されるかを示す図で
ある。
時に、センスアンプのそれぞれ入出力ノードがいずれの
読み出しセルまたは比較セルに接続されるかを示す図で
ある。
【図７】本発明に係る強誘電体記憶装置における、第３
の実施形態を示す図である。
の実施形態を示す図である。
【図８】図７の第３の実施形態において、読み出し動作
時に、センスアンプのそれぞれ入出力ノードがいずれの
読み出しセルまたは比較セルに接続されるかを、示す図
である。
時に、センスアンプのそれぞれ入出力ノードがいずれの
読み出しセルまたは比較セルに接続されるかを、示す図
である。
【図９】強誘電体キャパシタのヒステリシス特性、およ
び互いに逆相の第１のデータ、第２のデータが書き込ま
れたキャパシタを示す図である。
び互いに逆相の第１のデータ、第２のデータが書き込ま
れたキャパシタを示す図である。
【図１０】１ＴＲ−１ＣＡＰ型セルを有する強誘電体記
憶装置のメモリアレイを示す図である。
憶装置のメモリアレイを示す図である。
Ａ、Ｂ…メモリアレイ ＭＡ、ＭＡ’、ＭＢ、ＭＢ’…メモリセル ＲＭ１、ＲＭ１’、ＲＭ２、ＲＭ２’、ＲＭＡ、ＲＭ
Ａ’、ＲＭＢ、ＲＭＢ’…比較セル Ｃ１〜Ｃ８…強誘電体キャパシタ ＣＡ、ＣＢ…付加容量 Ｔ１、Ｔ２、Ｔ１９、Ｔ２０…プリチャージ用トランジ
スタ Ｔ１３〜Ｔ１６…転送ゲート用トランジスタ Ｔ３〜Ｔ１２、Ｔ１７〜Ｔ１８…選択トランジスタ（ま
たはプリセットトランジスタ） ＷＬＡ、ＷＬＡ’、ＷＬＢ、ＷＬＢ’…メモリセル用ワ
ード線 ＲＷＬ１、ＲＷＬ１’、ＲＷＬ２、ＲＷＬ２’、ＲＷＬ
Ａ、ＲＷＬＡ’、ＲＷＬＢ、ＲＷＬＢ’…比較セル用ワ
ード線 ＰＬＡ、ＰＬＢ…メモリセル用プレート電極線 ＲＰＬ１、ＲＰＬ２、ＲＰＬＡ、ＲＰＬＢ…比較セル用
プレート電極線 ＢＬＡ、ＢＬＡ’、ＢＬＢ、ＢＬＢ’…ビット線 ＳＡ…センスアンプ φＳＥ…センスイネーブル信号 φＰＣ…プリチャージ信号 ＰＳ…プリセット信号
Ａ’、ＲＭＢ、ＲＭＢ’…比較セル Ｃ１〜Ｃ８…強誘電体キャパシタ ＣＡ、ＣＢ…付加容量 Ｔ１、Ｔ２、Ｔ１９、Ｔ２０…プリチャージ用トランジ
スタ Ｔ１３〜Ｔ１６…転送ゲート用トランジスタ Ｔ３〜Ｔ１２、Ｔ１７〜Ｔ１８…選択トランジスタ（ま
たはプリセットトランジスタ） ＷＬＡ、ＷＬＡ’、ＷＬＢ、ＷＬＢ’…メモリセル用ワ
ード線 ＲＷＬ１、ＲＷＬ１’、ＲＷＬ２、ＲＷＬ２’、ＲＷＬ
Ａ、ＲＷＬＡ’、ＲＷＬＢ、ＲＷＬＢ’…比較セル用ワ
ード線 ＰＬＡ、ＰＬＢ…メモリセル用プレート電極線 ＲＰＬ１、ＲＰＬ２、ＲＰＬＡ、ＲＰＬＢ…比較セル用
プレート電極線 ＢＬＡ、ＢＬＡ’、ＢＬＢ、ＢＬＢ’…ビット線 ＳＡ…センスアンプ φＳＥ…センスイネーブル信号 φＰＣ…プリチャージ信号 ＰＳ…プリセット信号
Claims (8)
- 【請求項１】 行状に配列されたワード線と列状に配列
されたビット線との各交差点に配置された１個の選択ト
ランジスタと１個の強誘電体キャパシタより構成される
メモリセルの上記強誘電体キャパシタの分極方向によっ
て、互いに逆相の第１のデータまたは第２のデータのど
ちらかのデータを記憶する強誘電体記憶装置であって、 データ読み出し時に、選択されたワード線内のそれぞれ
の読み出しセル毎に対応して、比較読み出しを行い、か
つ互いに逆相のデータを記憶する第１の比較セルおよび
第２の比較セルと、 上記読み出しセルが接続された読み出しビット線毎に対
応して、上記第１の比較セルおよび第２の比較セルが接
続された比較ビット線とを有する強誘電体記憶装置。 - 【請求項２】 データ読み出し時に、上記読み出しセル
のデータを上記読み出しビット線に、上記第１の比較セ
ルおよび第２の比較セルのデータを上記比較ビット線に
並列に読み出して、上記読み出しビット線電位と上記比
較ビット線電位の比較結果により、上記読み出しセルの
データを判定する手段を有する請求項１記載の強誘電体
記憶装置。 - 【請求項３】 上記第１の比較セルおよび第２の比較セ
ルの強誘電体キャパシタのサイズが上記読み出しセルの
強誘電体キャパシタより小さい請求項１記載の強誘電体
記憶装置。 - 【請求項４】 上記読み出しセルの強誘電体キャパシタ
と上記第１の比較セルおよび第２の比較セルの強誘電体
キャパシタは同サイズである請求項１記載の強誘電体記
憶装置。 - 【請求項５】 上記比較ビット線は付加容量を接続する
手段を有し、データ読み出し時に上記比較ビット線に上
記付加容量を接続する請求項４記載の強誘電体記憶装
置。 - 【請求項６】 上記付加容量は選択されないメモリアレ
イ内のビット線である請求項５記載の強誘電体記憶装
置。 - 【請求項７】 上記第１の比較セルおよび第２の比較セ
ルは、それぞれのワード線とビット線との交差点に配置
された１個の選択トランジスタと１個の強誘電体キャパ
シタと、当該強誘電体キャパシタと上記選択トランジス
タとの接続部を所定の第１の電位または第２の電位に接
続する接続手段を有する請求項１記載の強誘電体記憶装
置。 - 【請求項８】 上記データ読み出し後に、上記第１の比
較セルを上記第１の電位に接続することにより上記第１
の比較セルに所望のデータの書き込みを行い、上記第２
の比較セルを上記第２の電位に接続することにより上記
第２の比較セルに所望のデータの書き込みを行う手段を
有する請求項７記載の強誘電体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7275799A JPH09120685A (ja) | 1995-10-24 | 1995-10-24 | 強誘電体記憶装置 |
| KR1019960045323A KR100444560B1 (ko) | 1995-10-24 | 1996-10-11 | 강유전체기억장치 |
| US08/734,776 US5754466A (en) | 1995-10-24 | 1996-10-22 | Ferroelectric memory having pair of reference cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7275799A JPH09120685A (ja) | 1995-10-24 | 1995-10-24 | 強誘電体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120685A true JPH09120685A (ja) | 1997-05-06 |
Family
ID=17560576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7275799A Pending JPH09120685A (ja) | 1995-10-24 | 1995-10-24 | 強誘電体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5754466A (ja) |
| JP (1) | JPH09120685A (ja) |
| KR (1) | KR100444560B1 (ja) |
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| CN1118826C (zh) * | 1997-08-30 | 2003-08-20 | 三星电子株式会社 | 具有基准单元阵列块的铁电随机存取存储器器件 |
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| US7295456B2 (en) | 1999-06-02 | 2007-11-13 | Kabushiki Kaisha Toshiba | Chain ferroelectric random access memory (CFRAM) having an intrinsic transistor connected in parallel with a ferroelectric capacitor |
| JP2010267373A (ja) * | 2000-11-27 | 2010-11-25 | Hitachi Ltd | 半導体装置 |
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| JPH11110976A (ja) * | 1997-10-02 | 1999-04-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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